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Campus de Rennes

Option ECSÉlectronique, Communications, Systèmes

L’option ECS est couplée au Master Recherche MARS de l’Université de Rennes Ihttp://www.rennes.supelec.fr/ren/fi/ecs

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E C S

Systèmeembarqué

Traitementdes images et du son

AlgorithmesArchitectures

Codage canal

Modulations numériques

Codagesource

ÉlectroniqueFPGA,

µP, DSP

K = 0 53 41 2 6

Liens avec les domaines de recherche de l’équipe SCEE

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Modes d’enseignement

Enseignement oral42%

Électifs et langues

8%

Études pratiques

15%

Projet / CEI35%

Enseignement oral 325h

23%

Enseignement pratique 325h

23%

TFE/Stage 750h54%

3ème année hors stageOrganisation typique d’une option 3A à Supélec

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EnseignementECS

Les grands thèmes

Électronique 29 %

Signal et Communications 29 %

Conception des Systèmes 26 %

Électifs et langues 16 %

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Électronique

Électronique analogique

Circuits intégrés, interconnexions, ...

Opérateurs numériques

Composants programmables (FPGA)

Microprocesseurs

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Signal et Communications

Modulations numériques

Codage de canal

Codage de sources multimédiaet traitement des signaux analytiques et non analytiques

Réseaux et protocoles

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Conception des Systèmes

Conception des SoC/SoPC numériquesSystèmes embarqués (mixtes, HF, …)Langages de description (VHDL, SystemC)Systèmes embarqués (automobile, ...)Test & testabilité ; QualitéManagement, organisation et métiers

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Enseignement pratique

Étudesen binôme ou trinôme

Systèmes FPGA/SOC 8 séancesSystèmes DSP 6 séancesSystèmes ASIC 8 séances

CEI (Projet)en binôme ou trinôme

janvier à fin mars 50 séances rapport et soutenance

Travail de fin d’études (Stage)5 mois à partir de début avril

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Étude 1 : systèmes SOC

SignalVGA

Liaisonsérie

Cœur processeur NIOS,programmation en C,

opérations complexes, 50 Hz

Synthèse signal VGA

Portes logiques, description en VHDL,

opérations élémentaires, 25MHz

Animation

Synthèse primitives

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Étude 2 : systèmes DSP

Gestion temps réel du système

Synthèse sonore

Analyse (FFT rapide)

CNACAN

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Étude 3 : systèmes ASIC

Intégration d’un réseau de neurones à impulsions

Outil Cadence

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CEI / ProjetsQuelques exemples

Thales, EADS, Philips, Sagem, Thomson R&D, DOREMI Labs, …FPGA / VHDL :

- Décodeur entropique pour DCI/JPEG2000- Smart Radio Challenge (SDR Forum).

Algorithmes :- compression d’images- Reconnaissance de visages- Modèles actifs d’apparence (AAM)- Egalisation - Estimation de mouvement (vidéo)

Architectures : Enregistreur audiovisuel multivoies

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Des carrières dans tous les secteurs

et à tous les niveaux

•Avionique Aérospatial•Automobile•Analyse financière •Ressources humaines•Transports routiers•Médecine

•Électronique professionnelle•Télécommunications•Composants électronique•Audio vidéo professionnelle•Électronique Grande Diffusion•EDF

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Double diplôme

Université de Rennes I - Insa de RennesSupélec …

Master de recherche MARS

IGRMAE (1 an)

MEJ au CFJM (2 ans)

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Enseignants

• Pierre LERAY• Yves LOUËT• Christophe MOY• Renaud SÉGUIER• Gilles TOURNEUR• Jacques WEISS

Permanents :

50% des cours magistraux sont faits par des intervenants extérieurs,Académiques ou industriels (Valéo, IBM, Bull, Atmel, Spidcom, …)

Extérieurs :

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Analyse de visagecompression/détection/synthèse

ARM Système d’expl.+ = = +

DSP TSNokia, Ericsson…

Détection de visages pour la visio-conférence

Compression de visage (MPEG4 – vidéotéléphonie)

Synthèse de visage 3D : Avatars

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Traitement embarquémultimodal (image/son)

Identification de personnesAudio (sur une phrase type) / vidéo (reconnaissance de visage)

Reconnaissance de la paroleAudio (reconnaissance vocale) / vidéo (lecture labiale)

Risc 64 bits, 576 MhzLiaison WiFi, capteurs audio/vidéo