Les Convertisseurs Analogiques Numériques

Convertisseur Analogique Numérique ESIEE - Olivier Français

Acquisition de données VII.3

Les Convertisseurs Analogiques Numériques

Le but du CAN est de convertir un signal analogique continu en un signal discret etcela de manière régulière (à la fréquence d'échantillonnage).

Il existe différents types de convertisseur qui vont se différencier par leur temps deconversion et leur coût (Surface de silicium).

∑−

=→1n

0

ii

can 2bNV

Les convertisseurs à intégration

I Le convertisseur simple rampe

I.1 Principe

A la valeur de la tension d�entrée on fait correspondre une impulsion dont la largeurest proportionnelle à cette tension. Cette impulsion vient contrôler l�autorisation às�incrémenter d�un compteur. On génère ainsi le code binaire de sortie en comptantplus ou moins longtemps en fonction de l�amplitude du signal à convertir.

VinComparateur

I

RAZ

Vc

C

Horloge (T)

ClkCompteur

n

RAZ

départ

Comparateur

Vc

Compteur

t

t

t

0

0

0

pente : I/C

RAZ

Figure 1 : Principe du convertisseur simple rampe

I.2 Phases de fonctionnement

Phase 1 : RAZ Vc=0 et N=0

Phase 2 : Integration aux bornes du condensateur sous un courant constant tant que latension du condensateur Vc est inférieur à la tension à convertir Vin.

tC

IIdt

C

1Vc == ∫

⇒< VinVc on compte tous les T, T période de l�horloge système.

Phase 3 : Vc=VinLe comparateur bascule et bloque le compteur à sa dernière valeur N :

T

Vin

I

CN =



On obtient une valeur comptée N qui est fonction de Vin, C, I et T.

I.3 Caractéristiques+ Avantages :

- Simple et peu coûteux.- Inconvénients :

- N dépend de C donc de la tolérance sur C.- Lent car nécessite 2N cycles d�horloges pour effectuer une conversion.- Comme il n�y a pas de synchronisme entre l�horloge et le RAZ, cela induit une

imprécision de 1 période au début et à la fin de la conversion soit une erreurmoyenne de 1,5 quantum.

II Le convertisseur à rampe numériqueII.1 Principe

Dans ce cas, on remplace l�intégrateur analogique par un convertisseur N/A :

t0

Vin Vcna

porte

Compteur Horloge

CNA

Vin

N

Figure 2 : Principe du convertisseur à simple rampe

La rampe est ainsi réalisée de manière numérique. Le temps n�intervient plus commevariable.

III Le convertisseur double rampe (ou par intégration)III.1 principe

On effectue une double intégration de manière à faire s�annuler les erreurs dues auxcomposants :

R

C

-

+Compteur

Vin

Vref

-

+

RAZSignaux de commandes

Sorties numériques

Figure 3 : Architecture du convertisseur double rampe



III.2 Phases de fonctionnementPhase 1: On charge une capacité pendant un

temps T0, fixé, sous la tension àmesurer. To représente un cyclecomplet du compteur.

Phase 2 : On décharge la capacité sous unetension fixée Vref. Durant cettedécharge, on incrémente uncompteur (n bits) qui une fois ladécharge terminée, sera l'imagenumérique de la tension à quantifier.

On notera qu�il faut que Vref et Vin soit de signe opposé.

La durée de fonctionnement du compteur est alors : Vref

VinToT =

On s�affranchit de l�incertitude sur la capacité. Seule la tension de référence intervientdans la mesure ainsi que le nombre (N) d�impulsions Te enregistrées durant T.

On a : To=2nTe et T=Nte, d�où : Vref

Vin2N n=

Ces convertisseurs offrent une bonne résolution, mais sont très lents. On peut lesutiliser avec des cycles de conversion de 20ms de manière à s�affranchir de l�influence dusecteur (50Hz). Au USA, on utilise des temps de conversion de 16.6ms du à la fréquence duréseau qui est de 60Hz.

Ils sont utilisés dans le cas de mesure de température, de valeurs quasi-constantes. Eninstrumentation basse fréquence, on peut atteindre une résolution de 18 bits.

On ne peut espérer des temps de conversion très courts car il nécessite au moins 2*2N

cycles d�horloge par acquisition.

IV Le convertisseur par pesées (approximations) successivesC�est une vieille approche qui est en phase d�être remplacée par les convertisseur

Pipeline.

IV.1 Principe

On détermine les valeurs des différents bits l�un après l�autre en commençant par leMSB, un peu à la manière d�un marchande de marché :



....b4

Vrefb

2

VrefVin 2n1n ++= −−

1

0

1

0

Vo/2

Vo/4

Oui

Oui

Non

Vo/2

Vo/4

+-

+-

Vin

Figure 4 : Principe de la pesée successive

Le signal est comparé à une tension de référence: Vo/2. S'il est supérieur, on luiretranche cette valeur et on met le bit de comparaison à '1', sinon on met le bit de comparaisonà '0' et on le compare à la tension suivante.

2

VrefVin ⇔ puis

4

Vrefb

2

VrefVin 1n ⇔− − etc�.

On effectue ainsi un encadrement progressif de plus en plus fin.Ainsi pour un CAN N bits, en N coups on obtient la conversion.Il est plus lent que le Flash. Ainsi pour 16 bits, il lui faut en moyenne un temps de

conversion de 10µs. Il est très adapté à des signaux audio.

IV.2 Mise en �uvre

On dispose d�un registre qui à chaque coup d�horloge va décaler le code initial pourarriver au code final :

Horloge

Registre à approx. successives

C.N.A.

Vin

Rétour (sup = 1; Inférieur = 0)

Bascules D

n bits

Figure 5 : Elaboration d�un convertisseur à approximations successives

On effectue une comparaison de la tension à convertir Vin avec la tension issue duCNA connecté au registre. Le premier code issu du registre est 1000 ( Cas d�un CAN 4 bits),code correspondant à la tension « moitié » (Vref/2). Puis on décale ce code vers *100 puis**10 etc� A la place de «*», on vient placer le résultat de la comparaison. Si la tensiond�entrée est supérieure on positionne un «1», si elle est inférieure on positionne un «0».



Ci-dessous un exemple de cycle de conversion :

1101110010111010100110000111

VinVcna

Vref/2

3Vref/4

t

Sortie registre 1000 1100 1010 1011Retour Sup. Inf. Sup. Inf.Retenu 1*** 10** 101* 1010

Figure 6 : Evolution du code au cours des pesées successives

V Le convertisseur Flash (ou par comparaison directe)V.1 Principe

Vref

3/4

1/2

1/4

Q1

Q0

Vin

Figure 7 : le convertisseur Flash

C'est un réseau de comparateur mis en parallèle. Un codage sur n bits nécessite 1n2 −

comparateurs et résistances.Le type de conversion est lié au choix des valeurs de résistances :

PositionRésistance

Quantification linéaireCentrée

Quantification linéairePar défaut

Connectée Vref 3R/2 R� R R� R R

Connectée Masse R/2 R

La conversion est faite en un coup d�horloge, c'est un système qui est très rapide (1->300Mhz) mais qui coûte très cher. Utilisé en vidéo (30Mhz), il est limité à 12 bits (coût etfabrication de l'encodeur).

Le passage d�un code « thermométrique » au code binaire est très gourmand en termede surface de silicium. (2n-1 comparateurs) et consomme de la puissance.

8 bits 400 Mhz 2.7 W 6*8 mm²6 bits 6 Ghz 2 W 3*4 mm²



VI Le convertisseur semi-flashVI.1 Principe

La conversion se fait en deux étapes :

- Phase 1 : on utilise un premier CAN Flash qui détermine les principaux bits de poidsfort.

- Phase 2 : on soustrait la tension des bits de poids fort à la tension d�entrée pourensuite déterminer les bits de poids faible.

Flash5 bits

CNA

Flash8 bits

Poids Forts

Poids faibles

5

8+ -

Vin

Figure 8 : le convertisseur semi-Flash

On utilise un premier CAN sur N1 bits pour déterminer le MSB. Puis un CNA sur N1bits de manière à retrancher la partie entière, le résidu est converti à l�aide d�un CAN sur N2bits.

Ainsi en deux coups d�horloge on effectue la conversion. L�avantage réside en ladiminution de la surface de Silicium nécessaire comparé à un CAN Flash. On appelle aussi cetype de Convertisseurs des convertisseurs série parallèle. On peut ainsi augmenter larésolution en diminuant la surface de la puce comparativement au Flash, mais on augmenterale temps de conversion. On trouve des CAN sur ce principe en 8 bits à 40Mhz.

VII Bilan comparatif rapide des CAN

Durée de CV Fréq. Utilisation Nbre de bits CoûtDouble pente 2N cycles kHz > 16 bits $

Approximations N cycles 50 khz 16 bits $$

Flash 1 cycles > 10 Mhz 10 - 12 bits $$$

VIII Convertisseur PipelineVIII.1 Principe

C�est un convertisseur qui se comporte comme un semi flash auquel on a ajouté unE/B entre chaque étage.

A chaque coup d�horloge, on fait effectue n conversions en parallèle. Chaqueconversion étant dédié à une partie du code. En traversant le convertisseur (en n clocks), latension d�entrée est convertie en commençant par les bits de poids forts et finissant par les bitsde poids faibles.



Nous prendrons ci-dessous le cas d�un convertisseur pipeline 12 bits décomposés en 3étages de 4 bits chacun :

S/H

ADC

DAC

Register

Register

*16+

-

4

4 bits

4 bits

[n-2]

[n-1]

[n]

S/H

ADC

DAC

Register

*16+

-

4

4 bits

[n-2]

[n-1]

S/H

ADC

4

[n-2]

MSB LSB...........

Stage 1 Stage 2 Stage 3

[n] [n-1] [n-2]Vin

A chaque front d�horloge, on effectue 3 conversions en parallèle au travers de chaquecellule. Chaque conversion correspond à une partie du code binaire.

Etage 1 : MSB de l�entrée correspondant à l�instant [n]Etage 2 : Bits intermédiaires de l�entrée correspondant à l�instant [n-1]Etage 3 : LSB de l�entrée correspondant à l�instant [n-2]

A la fin de chaque étape, on calcule le résidu de la conversion partielle, ce résidu estensuite recalé à la pleine échelle par une multiplication..

Ce convertisseur possède un temps de latence nécessaire à la propagation de l�entréedans les cellules (ici 3 coûts d�horloge).

Mais une fois le convertisseur « chargé », à chaque coût d�horloge il sort une data.

VIII.2 Cas du pipeline N étages 1 bits C�est une structure comparable au CV algorithmique :

S/H

+

-*2

Vr/2Vr/2

+

-

ADC 1 bit bi

Stage 2 Stage 3 ...

Vin

Stage 1

DAC 1 bit

Chaque étage marche en parallèle de manière décalée.Il sont utilisable en video (10-14 bits ; 100khz 100Mhz). Par contre on ne peut faire

d�asservissement numérique du à la présence du temps de latence.

IX Convertisseur AlgorithmiqueLa conversion s�effectue bit après bit du MSB au LSB. Il suffit de reprendre le premier

étage du pipeline (1 bit) et de le reboucler sur lui même :



S/H

+

-*2

Vr/2Vr/2

+

-�

ADC 1 bit biVin

Stage 1

DAC 1 bit

On effectue un encadrement progressif du code binaire finale.Il faut N coups d�horloge pour obtenir le code finale qui est obtenu de manière série.

Bien évidemment, ce type de convertisseur occupe une surface de silicium réduite, consommepeu et n�est pas cher.

X Convertisseur à suréchantillonnageX.1 Principe

Quant on veut améliorer la précision d�un convertisseur, on augmente le nombre debits. Dans le cas d�un convertisseur à suréchantillonnage, on se base sur un codageminimaliste (un bit) qui se déroule à très haute fréquence bien au delà de la fréquence dite deshannon (Fe=2Fmax).

De cette manière, on étale le spectre du bruit de quantification sur une plus grandegamme de fréquence, améliorant ainsi le rapport signal sur bruit. De plus, les convertisseurs àsuréchantillonage ont la particularité à repoussé le bruit en haute fréquence, diminuantd�autant ce bruit dans la bande passante. C�est donc par un échantillonnage à haute vitesseque l�on augmente la précision.

X.2 Influence sur le bruit de quantificationLors de la numérisation d�un signal sur N bits, le codage de l�amplitude sur un nombre

fini de possibilité entraîne un bruit de quantification.Ce bruit de quantification se caractérise par sa puissance de bruit :

12

qP

2

b =

avec q le pas de quantification N2

maxVq

∆=

Ce qui donne un rapport signal sur bruit :

dB76.1N02,6)Pb

Pslog(10SNR db +==

Un bit de code rajoute 6dB de SNR. Cela revient à dire qu�un SNR de 120dBcorrespond à une quantification sur 20bits.

La répartition spectrale de cette puissance de bruit donne une densité spectrale depuissance uniforme répartie entre �Fe/ et Fe/2 avec comme amplitude :

Fe12

q)f(Dsb

2

=



0

��

Signal

Bruit

SNR

fe/2

Si on échantillonne le même signal mais cette fois-ci à une fréquence K foissupérieure, on va diviser d�autant la densité spectrale du bruit qui va cette fois s�étaler entre �KFe/2 et KFe/2 :

0

Signal

Bruit

SNR

fe/2 KFe/2

Ainsi dans la bande de fréquence [0 ;Fe/2] la puissance du bruit est divisé par K, soitun SNR :

)Klog(10dB76.1N02,6SNR db ++=Utiliser une fréquence d�échantillonnage 4 fois supérieure à la fréquence dite de

Shannon revient à augmenter le SNR de 6 db soit un gain de 1 bit.

Par cette technique on va pouvoir améliorer le SNR d�une chaîne d�acquisition etsoulager le filtre anti-repliement en entrée de chaîne. En effet il doit laisser passer jusqu�àFmax (Fe/2) et couper au plus à Kfe/2.

Pour revenir à un format et débit de données désiré, on utilise un filtre numérique quipermet de mettre en forme le bruit en le repoussant dans les Hautes Fréquences, puis unedécimation (Comb filter) permet en moyennant les données de se recaler à un débit à lafréquence Fe.

***************Evolution du Spectre (voir transparent ESIEE Exposé)

*****************

X.3 Le modulateur deltaUn modulateur delta se compose d�un comparateur et d�un intégrateur.

Ve +

-

1/pIntegration

Fe

Delta outpu

+V

-VComparator



On compare le signal d�entrée (Ve) à la sortie de l�intégrateur (Vs.int). En fonction decette comparaison, on va venir modifier le signe de la tension d�entrée de l�intégrateur. Decette manière, la tension Vsint va tendre à suivre l�évolution de la tension Ve :

Si Ve>Vs.int : on va intégrer positivement de manière à « forcer » Vs.int à serapporcher de Ve.

Si Ve < Vs.int : on va tendre à faire diminuer Vs.int en appliquant une tensionnégative à l�entrée de l�intégrateur.

Delta output

Input comparator voltage

t

t

On obtient une sortie sur un bit en fréquence élevée.Par cette modulation, on effectue un codage de la pente (dérivée) du signal. La

démodulation reprend la même structure du modulateur auquel on associe un filtre passe bas.

Low Pass filter

DataAnalog output

Remarque : il existe des structures de modulateur delta qui adapte leur pente d�intégration enfonction de la nature du signal (AN1544 Motorola)

X.4 Structure Delta sigmaCette structure découle du modulateur delta. En rajoutant sur l�entrée du signal un

intégrateur, le modulateur delta effectue alors un codage de l�amplitude du signal d�entrée. lecomparateur voit deux intégrateurs sur ses entrées, en les faisant alors glisser en sortie ducomparateur, on obtient la structure du convertisseur sigma delta :

Ve+

-1/p

Intégrateur

Fe

Sortie delta

+V

-V

De manière macroscopique, on s�assure que la valeur moyenne de la sortie delta suivela valeur moyenne de la tension d�entrée. En cas d�écart, l�intégrateur vient compenser.

VeVsdelta =La sortie est dans ce cas sur un bit en très haute fréquence. On associe au convertisseur

un filtre numérique décimateur qui a pour objectif de fournir un signal numérique au formatdésiré et à la fréquence souhaitée. De plus il élimine le bruit hors de la bande passante dusignal.



Modulateur Filtrenumériquedécimateur

Sortie sur 1 bit

Sortie N bits à Fe

********Modélisation :

(Le gain en SNR est plus que 10log(K) entre 0 et Fe/2) - Cours Yves Blanchard (I5)Evolution spectre

************

XI Bilan comparatifs des convertisseurs (Chiffres de 1997�)

Type de CV Fréquence Résolution SurfaceAnalogique

SurfaceNumérique

Consommation

Compteur 100Khz 14-16 bits 300 transistors 500 portes 10 mWattsSimple rampe 100Khz 10-12 bits 100 transistors 100 portes 10 mWattsDouble rampe 100Khz >16 bits 150 transistors 150 portes 10 mWattsApprox. Successives 1Mhz 14-16 bits 300 transistors 500 portes 10 mWattsAlgorithmique 1Mhz 14-16 bits 100 transistors 100 portes 1 mWattFlash >100Mhz 12-14 bits 2500 transistors 5000 portes 1 WattSub-ranging 50Mhz 12-14 bits 600 transistors 500 portes 100 mWattsPipeline 100Mhz 10-12 bits 800 transistors 200 portes 100 mWattsSigma-delta 1Mhz >20 bits 1000 transistors 5000 portes 100 mWatts

Remarque :Comparateur : 10 transistorsAmpli-op : 50 transistorsDAC (N bits) : 2N transistors + 2N portesRegistre : 5 portes par bitCompteur : 6 portes par bit

Convertisseur Numérique Analogique ESIEE - Olivier Français

Acquisition de données VIII.1

CHAPITRE VIII

Les Convertisseurs Numériques Analogiques

Olivier Français, 2000



SOMMAIRE

I RÔLE ................................................................................................................................................................... 3

I.1 DÉFINITION ..................................................................................................................................................... 3I.2 PRINCIPE ......................................................................................................................................................... 3

II STRUCTURE DE CNA .................................................................................................................................... 3

II.1 CNA À RÉSISTANCES PONDÉRÉES (PARALLÈLES) .......................................................................................... 3II.2 RÉSEAU R-2R : STRUCTURE EN ÉCHELLE À COMMUTATION DE COURANT ..................................................... 4

III.2.1 Cas 1 cellule ......................................................................................................................................... 4III.2.2 Cas 2 cellules........................................................................................................................................ 5II.2.3 Cas n cellules ......................................................................................................................................... 5II.2.4 Exemple de CNA à réseau R-2R : AD7532 ou DAC830 ........................................................................ 6II.2.5 Modélisation d�un CNA R-2R ................................................................................................................ 6II.2.6 Montage de sortie associé...................................................................................................................... 6II.2.7 Glitch ..................................................................................................................................................... 8

III APPLICATION DES CNA : MULTIPLIEUR / DIVISEUR....................................................................... 8

III.1 MULTIPLIEUR ............................................................................................................................................... 8III.2 DIVISEUR...................................................................................................................................................... 9



Les Convertisseurs Numériques Analogiques

I Rôle

I.1 Définition

On souhaite à partir d�une information numérique, codée sur n bits, récupérer unsignal analogique, image du numérique.

02n1n b....bb −− ⇒ [ ]00

11

2n2n

1n1nn

refout 2b2b...2b2b

2

VV ++++= −

−−

−

000 001 010 011 100 101

0

1

2

3

4

5

Ideal Straight LineAnalog Output

Digital Input Code

Step Height (1LSB)

La tension de sortie est obtenue en effectuant une opération de sommation sur ngrandeurs multiples de deux les unes par rapport aux autres.

I.2 Principe

Chaque bit va être associé à un interrupteur qui connectera (1) ou non (0) une source(de courant) sur la sortie.

II Structure de CNA

II.1 CNA à résistances pondérées (parallèles)A un montage de sortie qui fait office de convertisseur courant - tension, on associe un

réseau parallèle de n résistances de valeurs multiples de 2 entres elles. Ces n résistancesjouent le rôle de source de courant.

Figure 1 : CNA à réseau parallèle



[ ]00

11

2n2n

1n1nn

refout 2b2b...2b2b

2

VV ++++= −

−−

−

Bien que très simple comme structure, elle pose un problème pour la réalisation desrésistances. Dans le cas d�un CNA 8 bits, il faut une précision inférieure à 0.4% sur lafabrication des résistances. De plus la gamme de variation des résistances va de 1 à 2n. Leurvaleur doit de plus être très supérieure à la valeur des Ron des interrupteurs. La linéarité duconvertisseur sera liée à la précision des résistances. Un convertisseur de 16 bits sur ceprincipe n�est pas réaliste.

On voit simplement qu�un offset sur l�A.Op. de sortie entrainera une translation de ladroite de transfert vers la droite ou la gauche. De même, la résistance permettant la conversioncourant tension, si elle est incorrecte, entrainera une erreur de gain.

II.2 Réseau R-2R : structure en échelle à commutation de courant

Ce type de CNA, qui est le CNA conventionnellement utilisé, ne fait appel qu�à deuxvaleurs de résistances différentes (R � 2R) ce qui simplifie ainsi sa mise en �uvre par rapportà la structure parallèle précédente.

III.2.1 Cas 1 cellule

La structure du CNA R-2R s�oriente autour du montage ci-dessous :

Figure 2 : Réseau R-2R à une cellule

Un réseau (R � 2*2R) est associé à un convertisseur courant � tension. Le réseau estalimenté sous une tension Vref. Un interrupteur, commandé par l�état du bit bo, oriente lecourant dans la branche soit vers le convertisseur courant - tension (bo=1) soit vers la masse(bo=0) :

1ère remarque :Le courant traversant la résistance R du réseau se divise en deux à travers lesrésistances 2R.

2de remarque :L�impédance vue par la source Vref est indépendante de l�état de l�interrupteurcommandé par bo et elle vaut 2R. Ainsi, la résistance 2R placée en fin du réseau peutelle-même être remplacée par un nouveau réseau R-2R.

L�expression de la tension de sortie est :



bo4

Vbo

2

IRV refref

out −=−=

III.2.2 Cas 2 cellulesOn reprend le montage « une cellule » et on remplace la résistance 2R de fin de réseau

par un nouveau réseau R-2R :

Figure 3 : Réseau R-2R à deux cellules

L�impédance vue par la source Vref est toujours 2R. Le courant se divise de deux endeux à travers les réseaux R-2R :

−−=

4

1b

2

boRIV refout

II.2.3 Cas n cellules

La structure complète est l�association de n cellules cascadées selon un réseau enéchelle :

Figure 4 : Réseau R-2R à n cellules

La tension de sortie est proportionnelle à l�amplitude du code binaire :

[ ]1n

ref00

11

2n2n

1n1n1n

refout

2

VN2b2b...2b2b

2

VV +

−−

−−+ =++++=



II.2.4 Exemple de CNA à réseau R-2R : AD7532 ou DAC830

La structure est identique à celle développée précédemment :

Figure 5 : Structure interne de CNA AD7532

Cette fois-ci, l�impédance d�entrée du montage est R.On note que l�ensemble des résistances est intégré ainsi que la résistance, ici appelée

Rfb (feedback), qui peut assurer la conversion courant � tension.

Le calcul des courants sortant donne :

)2b...2b(R2

VrefI 0

01n

1nn1out ++= −−

)2b...2b(R2

VrefI 0

01n

1nn2out ++= −−

Ce calcul suppose que les courants de sortie Iout1 et Iout2 sont à la masse. Iout1 estdirectement proportionnel au code N. On peut remarquer que la somme des courants de sortieest constant :

−=+n

n

2out1out2

12

R

VrefII

La différence des courants de sortie est :

−−=−n

n

1out2out1out2

12

R

VrefI2II

On n�a dans ce cas une évolution entre R

Vref− et R

Vref de la différence du courant.

II.2.5 Modélisation d�un CNA R-2RA partir de ce que l�on a vu précédemment, on pourra représenter un CNA par la

structure suivante :

CNA

Rfb

N

Vref

Iout1

Iout2

II.2.6 Montage de sortie associé

1. Sortie unipolaire



Figure 6 : montage unipolaire

L�utilisation d�un seul Amplificateur Opérationnel suffit. Mais dans ce cas, la sortie dede signe constant.

2. Sortie bipolaire

Dans ce cas, on souhaite avoir une tension de sortie qui puisse évoluer entre +/-Vref :

�

-

+

-

+

S1

S2

J1

J2

R

R1

R2 Vout

A.Op.

A.Op.

Figure 7 : Montage bipolaire

Le montage ci-dessus fait appel à deux A.Op. La résistance R peut être la résistanceRfb intégrée dans le composant. La valeur de la tension de sortie est :

−= 2J

2R

1R1JRfbVs

En prenant R1=R2, on obtient une sortie bipolaire symétrique.

Remarque :

On se méfiera du montage à un seul A.Op :

+-

Iout

Iout

Ucna

R

R

Figure 8 : montage bipolaire à un A.Op.



Dans ce cas, les sorties Iout et Iout n�étant pas directement reliées à la masse, le calculde ces courants est perturbé pas la présence des résistances. Si celles-ci sont suffisammentpetites devant la valeur des résistances intégrées on pourra considérer le calcul juste.

On peut aussi utiliser un montage à trois A.Op. qui utilise deux convertisseurs courant- tension pour chaque courant Iout1 et Iout2, ils sont ensuite associés à un soustracteur. Mais cemontage n�apporte pas d�amélioration au montage à deux A.Op.

II.2.7 GlitchLors de la conversion d�un code binaire en tension analogique, on commute des

courants par l�intermédiaire d�interrupteurs. Or cette commutation n�est pas instantanée, deplus les interrupteurs de commute pas tous en même temps. Notamment, l�interrupteur associéau MSB est celui qui doit commuté le plus de courant, c�est donc celui qui est le plus lent.Cela se traduit par des glitch qui représentent la commutation progressive des interrupteurs.

Ce phénomène est le plus flagrant lors du passage du code 0111 au code 1000. Lerégime transitoire fait que le code passe par les transitions suivantes :

0111 ⇒ 0110 ⇒ 0100 ⇒ 0000 ⇒ 1000La dernière transition fait passer la sortie du code 0000 au code 1000, ce qui se traduit

par des variations importantes de la tension de sortie sous la forme de parasites que l�onappelle Glitch. Au code zéro, la tension tend à aller vers 0 volt puis au code 1000 vers Vref/2dans le cas d�un code unipolaire positif.

Remarque :Le CNA à réseau d�échelle :Cette structure de convertisseurs présente l�avantage de ne provoquer la commutation

que d�un seul interrupteur par code. Cela permet d�éliminer les régimes transitoires (Glitch)qui peuvent apparaître sur certains CNA :

Figure 9 : CNA à réseau d�échelle

III Application des CNA : multiplieur / diviseur

III.1 MultiplieurLa tension de sortie d�un CNA est du type :



Vref2

NVout

n=

Si N est fonction d�un tension V1 (par l�usage d�un CAN) et si l�entrée du CNA estreliée à une tension V2, alors Vout est l�image du produit de V1 Par V2.

2V.1V*kVout =

III.2 DiviseurSoit la mise en �uvre suivante d�un CNA R2R :

+-C.N.A.Vref(Cna)

N

Vin

Rfb

VoutIout

Iout �

L�entrée Rfb est une entrée qui est connectée via une résistance intégrée Rfb à la pattede sortie Iout (on prendra Rfb=R).

Les équations du montage sont :ε= AVout

RfbIoutVin −=ε+

R2

NVoutIout

n=

En prenant A comme infini, on obtiend :

N

Vin2Vout

n

−=

On est donc capable de diviser une tension d�entrée Vin par un chiffre binaire N.

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