ELE6306 : Test de systèmes électroniques Projet de cours Détection, Diagnostique des fautes sur...

ELE6306 : Test de systèmes électroniques

Projet de cours

Détection, Diagnostique des fautes sur FPGA

Véronique Manfoumbi; Hervé Achigui

Professeur : A. Khouas

Département de génie électrique

École Polytechnique de Montréal

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Projet, ELE6306 - 11 avr. 2023 École Polytechnique de Montréal

Plan

Introduction

Architecture des FPGA

Modèles des fautes

Détection des fautes

Diagnostique des fautes

Conclusion

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Architecture FPGA (Xlinx)

Bloc Logique

Matrices de Routage

IO Mux

CLB (Bloc Logique Programmable)

I/O Ports

Segments de Line

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Architecture des FPGA suite

FPGA : Field Programmable Gate Array CLB : Blocks logiques programmables

Logique combinatoire Registre

SM : Matrices de Routage I/O ports (Port d’entrée–sortie

programmable)

LUT

FF

CLB

MUX

N1 N2 N3

E1

E2

E3

S3S2S1

W3

W2

W1

Points d’interconnex

ion programmabl

e

Switch Fermé

0

1

Switch Ouvert

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SRAM – Based FPGA

LUT

FF

MUX

Cellules Mémoires de configuration

CLB

Interconnexions

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Modèle de fautes

Modèles des fautes (cellules logiques et

interconnexions) Fautes de Collages (Stuck Ats) Stuck-Open

Fautes de circuits ouverts Bridgings

Fautes de court-circuit

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Détection des fautes :Classification des techniques de détection des fautes

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Détections des fautes : BIST

Avantages Ne rajoute pas de surface (disparition des

données lors de reconfiguration FPGA pour opération normale)

Généralement BIST rajoute 10-30% de matériel

Désavantages Demande une grande

flexibilité de ressources d’interconnexion

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Détections des fautes

Méthodes des arbres ET/OR

I1 AND I2 AND I3CLBconfigurés

commedes AND

Modulesoustest

(BUT)

Modulesoustest

(BUT)

Modulesoustest

(BUT)

CLBconfigurés

commedes AND

CLBconfigurés

commedes AND

CLBconfigurés

commedes OR

CLBconfigurés

commedes OR

CLBconfigurés

commedes OR

TPG (vecteurs de test)

I3I2I1

I1 OR I2 OR I3I1 AND I2 AND I3CLB

configuréscomme

des AND

CLBconfigurés

commedes AND

CLBconfigurés

commedes AND

TPG (vecteurs de test)

I3I2I1

I1 OR I2 OR I3CLB

configuréscommedes OR

CLBconfigurés

commedes OR

CLBconfigurés

commedes OR

Modulesoustest

(BUT)

Modulesoustest

(BUT)

Modulesoustest

(BUT)

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METHODE NAIVE

Connections IN-OUT du CLB

directe au IN-OUT du FPGA

Test externe au FPGA

CLB testé indépendamment

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TEST UNIVERSEL

Utilité pour FPGA non programmé

C-testable

temps de test indépendant de taille de matrice CLB

Variation C-testable nombre d’étapes programmables

indépendant de grosseur de matrice CLB

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COMPARAISON DES MÉTHODES

Difficile de comparer

Méthode spécifique à un FPGA précis

Structure des FPGA diffère grandement

Exemple: BIST originalement conçu pour ORCA

(Lucent Optimized Reconfigurable Cell Array)

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Détections des fautes : Test IDDQ

Avantages Ne souffre pas des limitations des FPGA des pins

d’entrées-sorties Pas besoin de conduire les signaux de sorties du test

sur off-chip pour observation

Désavantages Temps de test très long car temps de mesure long

Test de tensionIDDQ utilisé pour tester différentes parties de la puceTest des entrées-sorties

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Détection des fautes sur des interconnexions

Pourquoi ?80% des transistors dans un FPGA sont utilisés pour les interconnexionsLes interconnexions utilisent plus de 50% de la surface du chipOrigine de la majorité des défautsModèles des fautes complexe à définir

Deux familles de testsBISTNon-BIST

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Test des Interconnexions : BIST

Usage blocs logiques pour la

génération des vecteurs de

test, et l’analyseur de

résultat Vérifier la propagation des ‘‘0’’

et des ‘‘1’’ Pour chaque pair de segment,

vérifier la propagation du ‘‘0’’ et du ‘‘1’’

BIST avec algorithme

de génération et

vérification de la parité

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Test des Interconnexions : Non – BIST

Trois configurations

requises au minimum

Pour chaque configuration Génération et application

des vecteurs de test

Nouvelles techniques Usage de la SRAM pour

changer dynamiquement les configurations de test pendant l’application des vecteurs de test.

Orthogonal Diagonal–1 Diagonal–2

Configurations pour le test des interconnexions

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Détection des fautes : DFTconception en vue du test

Méthode I Connexion des CLB sous forme d’une matrice unidimensionnelle (1-D)

Permet de tester le FPGA comme un ensemble d’éléments indépendant.

Avantage : indépendant de la grandeur du FPGA Principe

Légère modification de la mémoire SRAM de programmation du FPGA

Décalage des données de configuration Exécution du test en chargeant en mémoire les données de

configuration une seule fois, au lieu de le faire pour chaque séquence de test.

Méthode II Amélioration de la méthode de décalage des données pour tester les

fautes dans les CLB et les interconnexions.

Inconvénient : Méthode non applicable si les mémoires sont des RAM classiques Impossibilité de décaler les données pour les RAM

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Classification des techniques pour le diagnostique des fautes sur les FPGA

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Diagnostique des fautes : BIST Amélioré - 1

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Diagnostique des fautes : BIST Amélioré - 2

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Méthodes des arbres ET/OR

Même stratagème que pour détection de

fautes

Refaire test en tournant la puce de 90o test effectué 2 fois

Composant symétrique

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Diagnostique des fautes : Interconnexions

Deux méthodes : BISTNon – BIST

Contrainte : requiert un nombre

beaucoup plus élevé de configurations

de tests.

Y. Yu et al. présentent une méthode

qui permet de diagnostiquer toutes les

fautes dans un FPGA avec un minimum

de huit configurations de test.

T. Liu et al. proposent une méthode

qui utilise cinq configurations de test.

Diagnostique des fautesdans les inteconnexions

Méthode en utilisant laprogrammabilité

Méthodes utilisant la conceptionen vue du test (DFT)

BISTTest par

décalage desdonnées

Méthodesstandard

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Diagnostique des fautes : Interconnexions - 2

La minimisation du nombre de configuration de test se fait au détriment du taux de couverture de chacun des tests. La méthode de T. Liu et al. appliquée sur le FPGA de Xilinx XC4013,

donne un taux de couverture de 67%.

La performance des algorithmes qui réalisent le diagnostique dépend beaucoup de la complexité du modèle utilisé pour simuler le FPGA.

S. McCracken : Nouvelle méthode de configuration de test des interconnexions Réduction du temps d’exécution des tests et diagnostiques des

fautes. Dédiée aux circuits FPGA dynamiquement configurables Tire avantage du FPGA a avoir une section qui soit

reprogrammable Permet ainsi l’utilisation simultanée de différentes configurations

de tests pour un même vecteur de test.

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Conclusion

Détection & Diagnostique des fautes Tests utilisant la programmabilité du FPGA Conception en vue du test Test IDDQ

Nouvelle tendance – FPGA qui tolèrent des fautes Lorsqu’un algorithme identifie la cellule ou l’interconnexion

qui est défectueuse, Configuration d’un autre chemin Restriction de l’accès à la ressource défectueuse

tout en permettant l’utilisation normale du FPGA.

Nouvelle génération des FPGA SOC (System On Chip),

Plusieurs circuits embarqués

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Conclusion – Tolérance des fautes

Avant le décalage Après le décalage

DéviationBroches E/S

CLB DisponibleCLB défectueuxCLB

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Questions

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Technique de décalage de données - 1

Programmation du FPGA en vu du test Mémoire du FPGA Mémoire externe qui contient d’autres données de

configuration

Pourquoi Décaler les données de configuration ? Pour un changement mineur de configuration du FPGA

Chargement complet de toutes les données de configuration à partir de la mémoire externe

Chaque configuration contient des millions de bits Test du FPGA pour chacune des configurations

Nécessité de minimiser le nombre de configuration

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Technique de décalage de données - 2

Technique décalage des

donnéesModifier la SRAM (permettre le décalage des données)

Homogénéité de la

structure du FPGADifférentes rangées ont des structures identiquesLongueur des données de configuration identique pour toutes les rangés Connexion sérielle des cellules de configuration

F

T

MultiplexeurAdditionnel

Partie Homogène des SRAM Partie Non - Homogène des SRAM

Données

Cellule deConfigurationAdditionnelle

EntréeSerielle

Commandede Control

Cellule deConfiguration

Horloge deConfiguration

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