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Retour d’expérience CADENCE « FPGA System Planner (FSP) » CADENCE « FPGA System Planner (FSP) » ECOLE D’ELECTRONIQUE NUMERIQUE NUMERIQUE Aussois 20-24 juin 2016 01‐juin‐2016 v1 Ch. Renard, Subatech, IN2P3/CNRS‐UBL, Nantes, F44307, France Ecole d’électronique numérique Aussois 20‐24 juin 2016 Diapo 1
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Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
ECOLED’ELECTRONIQUE
NUMERIQUENUMERIQUE
Aussois 20-24 juin 2016
01‐juin‐2016 v1 Ch. Renard, Subatech, IN2P3/CNRS‐UBL, Nantes, F44307, FranceEcole d’électronique numérique Aussois 20‐24 juin 2016 Diapo 1
Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
Introduction Introduction
Aide mémoire “dans FSP”
Aide mémoire “dans projmgr”
aide mémoire "dans Concept" aide mémoire dans Concept
Conclusion
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Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
Introduction
•Les composants que j’implémente dans FSP :•Le(s) FPGA•Les capas de découplage d’alim
•Les composants que j’implémente dans Concept :•Les mémoires de programmation•Les résistances (pull‐up, pull‐down et terminaison)•Les connecteurs•Les drivers•…
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##### dans FSP #####Dans FSP
[SPB166 Carte_Regionale_V5]$ fpgasysplanner"clic droit sur FPGA"‐>[Update Instance FootPrint...][Design Connectivity Window]‐>[Net View]‐>[Power Pins][Tools]‐>[Decoupling Capacitors...]
Select a power signal[+Add]
"Library:Cell:View" [...][Design Connectivity Window]‐>[Net View]
"clic droit sur "interface name=xxx"‐>[Edit VI...][ ][Save][Validate][OK]
[D i ] >[D l t ll t ][Design]‐>[Delete all nets...][Design]‐>[Run Design...][Generate]‐>[Symbols...][Generate] >[Schematics ]
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[Generate]‐>[Schematics...]
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Dans FSP
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Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
Dans FSP
Tous les composants en p« Virtual Interface »
Placement aussi proche que possible que dans Allegro
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Dans FSP
R i l l T Pi F i l I/O é ifi Renseigner la colonne « Target Pin Function » pour les I/O spécifiques
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#### dans projmgr ####
Dans projmgr
#### dans projmgr ####//[SPB166 Carte_Regionale_V5]$ projmgr
[Setup]‐>[Tools]‐>[PCB Editor]‐>[Path]‐>Library]PSMPATH /CAO/cds/SPB166/tools/fsp/samples/dra/PSMPATH /CAO/cds/SPB166/tools/fsp/samples/dra/PADPATH /CAO/cds/SPB166/tools/fsp/samples/dra/
[Setup]‐>[cds.lib]DEFINE fsp reg v5 lib ../fsp/fsp reg v5/output/dehdl/fsp reg v5 libp_ g_ _ / p/ p_ g_ / p / / p_ g_ _DEFINE fsp_fe_lib ../fsp/fsp_reg_v5/output/dehdl/fsp_fe_lib
[Setup]‐>[Available Libraries]"fsp_reg_v5_lib"‐>[Add]"fsp_fe_lib"‐>[Add]
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#### dans Concept ####[C ] [Add]
Dans Concept
[Component]‐>[Add][Library]‐>"fsp_reg_v5_lib"‐>"fsp_carte_test_region"
"No parts found,..."[Add][Add]
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Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
Dans Concept
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Retour d’expérienceCADENCE « FPGA System Planner (FSP) »CADENCE « FPGA System Planner (FSP) »
Dans Allegro
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Conclusion
•Simple d’utilisation (avec aide mémoire)•Hotline efficace
•Empreintes BGA pour Allegro non fournies pour GBA
N’hésitez pas à poser des questions
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N hésitez pas à poser des questions
