電子情報工学基礎

第１１回

電子回路

ディジタル回路と半導体集積回路

７．１ アナログ回路時間的に連続して変化する電圧や電流の信号（音声、電波）

を扱う回路

増幅回路（アンプ）、変調回路（FM、AM)、発信回路

７．２ ディジタル回路スイッチング（ON、OFF)により論理演算を行なう回路

AND回路、OR回路、CPU、メモリ ・・

電子回路

• 論理学を数学的に解析するため、2値論理を取り入れた (G. Boole)。

• 真(true)と偽(false)を、１と０に対応付け。

• 1はすなわち5V(Vcc), 0はすなわち0V(GND)などの電気的取り決めを行なうことができる。

論理代数(ブール代数)を扱う

DIGITAL回路=電圧を0と1に単純化

ディジタル回路

トランジスタで実現(ディジタル回路）

コンピュータのハードウェア

論理回路の組み合わせ

論理回路

• ある入力に対し、あらかじめ与えられた論理条件に従って論理判断を行い、その結果を出力する回路

• 「組み合せ論理回路」

• 論理素子、論理ゲートの組み合せで構成

• 全加算器や半加算器も論理回路

• 「順序回路」

• 状態を持つ、順を追って処理を行なう

• コンピュータは順序回路

• ディジタル回路で実現する場合、電圧の高低を論理変数の1,0に対応付け

基本論理回路と電子回路による実現

論理回路

AB

Z

f1f2

fn

入力 出力

組み合わせ回路

記憶回路

入力 出力

0011

0101

0110

1100

A+BABBA

出力入力

0011

0101

0110

1100

A+BABBA

出力入力

基本論理演算

① 論理和(OR)

② 論理積(AND)

③ 否定(NOT) （インバータ）

④ 論理積否定(NAND) (not AND)

⑤ 論理和否定(NOR) (not OR)

⑥ 排他的論理和(XOR) (exclusive OR)

1111

0101

0110

0000

ABA+BBA

出力入力

1111

0101

0110

0000

ABA+BBA

出力入力

01

10

AA

出力入力

01

10

AA

出力入力

入力 出力

0 0 0

0 1 1

1 0 1

1 1 0

論理代数の基本法則（１）AA = A （べき等則）

（２）A = A （否定則）

（３）AB = A+B （ド・モルガンの定理）

Aが真 Bが真

AB A

B

論理素子(論理ゲート)

XOR回路(排他的論理和)

（インバータ回路）

AND回路(論理積)

OR回路(論理和)

NOT回路(否定)

AB

ABAB

A+B A A

AB

ABAB

A+B

NAND回路(論理積否定)

NOR回路(論理和否定)

• 現在のコンピューターはCMOSで構成

• 低消費電力(論理処理を行なう時のみ電流が流れる)

AND、OR、NAND・・をFETで作る

論理素子(論理ゲート)をトランジスタで実現

CMOS : 相補形(Complementary) MOS回路

PMOSとNMOSのFETの組み合せ素子

デバイス基本構造 ： ソース、ドレーン、ゲートpチャネルMOSFET、nチャネルMOSFET

電界効果トランジスタ(FET)

NMOS

Drain

Source

Gate

PMOS

Source

Drain

Gate

Source

Drain

Gate

Drain

Source

Gate

nチャネルMOSFET

p形Si

• nチャネルMOSFETの上に，pチャネルMOSFETが直列に接続

• ゲートを共通の入力端子，ドレインを共通の出力端子

CMOSによるインバータ回路（NOT回路）

VoVi

NOT回路

Vi

p-MOSFET(ゲート電圧が0の時ON)

n-MOSFET(ゲート電圧がVDDの時ON)

ゲート

ゲート

ドレイン

ソース

ソース

VDD

VoVi = 0 またはVDD

Vo = 0 またはVDD

MOSFETの動作

・pチャネルMOSFET

ソースに対してゲートが負にバイアスされると、p型チャネルが生成してソース・ドレイン間に電流が流れる

・ nチャネルMOSFET

ソースに対してゲートが正にバイアスされるとn型チャネルが生成してソース・ドレイン間に電流が流れる

pMOSのソース

nMOSのソース

Vi

p-MOSFET

n-MOSFET

ゲート

ゲート

ドレイン

VDD

Vo

インバーター動作(0が入力、Vi = 0V)

1. nチャネルMOSFETでは，チャネルが形成されないため，ソース・ドレーン間はオフ状態

2. pチャネルMOSFETでは，ゲート電圧(0V)がソース電圧(VDD) よりも低くバイアスされるため，ｐチャネルが形成され，ソース・ドレイン間がオン状態

3. pチャネルMOSFETのドレイン電位はVDDと等しくなり，Vo =

VDDとなる

4. 論理出力は1となる．

Vi=0p-MOSFET

n-MOSFET

ゲート

ゲート

ドレインVo=VDD

VDD

負にバイアス

バイアスせず OFF

(遮断状態)

ON

（導通状態)

ソース

ソース

OFF

(遮断状態)

ON

（導通状態)

正にバイアス

インバーター動作(1が入力、Vi =VDD)

1. nチャネルMOSFETでは，ゲート電圧(VDD) がソース電圧(0V)

よりも高くバイアスされるため，ｎチャネルが形成され，ソース・ドレイン間は導通し，オン状態

2. pチャネルMOSFETでは，チャネルが形成されず，オフ状態

3. nチャネルMOSFETのドレイン電位は0Vと等しくなり，Vo =

0Vとなる

4. 論理出力は0となる．

Vi=VDD

p-MOSFET

n-MOSFET

ゲート

ドレイン

VDD

Vo=0

ゲート

ソース

ソース

バイアスせず

NOT論理演算の実現pMOS/nMOSが同時にONにならない

素演算系

（１） (AA)(BB) = AB = A+B = A+B

（２） (AB)(AB) = AB =AB

（３）AA = A

NAND、又はNORだけで、OR、AND、NOTの

基本演算を実現可能 ＝ 「素演算系をなす」

全ての論理回路をNAND、又はNORだけで組むことができる。

なぜNANDを使うか?

• CMOSでAND(FET6個)より少ない素子数で構成できる(FET4個)

A

B

AB

AND=NOT+NAND

NAND型フラッシュメモリ⇒携帯ミュージックプレーヤー

VＤＤ

CMOSによるNANDゲート

Vi1 Vi2 VO

0 0 1

0 1 1

1 0 1

1 1 0

Vi1

Vi1

Vi2

VO

nMOSFET

nMOSFET

pMOSFETpMOSFET

Vi2VO

VＤＤ

CMOSによるNANDゲート（入力0,0）

Vi1 Vi2 VO

0 0 1

0 1 1

1 0 1

1 1 0

Vi1

Vi1

Vi2

VO

nMOSFET

nMOSFET

pMOSFETpMOSFET

Vi2VO

0

0×

×

↓ ↓

1

0 0 1

1

VＤＤ

CMOSによるNANDゲート(入力0,1)

Vi1 Vi2 VO

0 0 1

0 1 1

1 0 1

1 1 0

Vi1

Vi1

Vi2

VO

nMOSFET

nMOSFET

pMOSFETpMOSFET

Vi2VO

0

1↓

×

↓ ×1

0 1 1

1

VＤＤ

CMOSによるNANDゲート(入力1,1)

Vi1 Vi2 VO

0 0 1

0 1 1

1 0 1

1 1 0

Vi1

Vi1

Vi2

VO

nMOSFET

nMOSFET

pMOSFETpMOSFET

Vi2VO

1

1↓

×

↓

×0

1

組合せ論理回路

• すべての出力 fn は入力A~Zを用いた論理式で一意に決まる。(記憶・状態を持たない)

• ある時刻における出力がその時刻の入力のみで決定

• 多入力・多出力回路

組合せ論理回路の例

一致回路 ：入力が一致したときに出力が１

111

001

010

100

fBA

出力入力

111

001

010

100

fBA

出力入力

BAABf

順序回路

O(tn)I(tn)

入力が同じでも、状態が違えば出力は違う

状態・記憶

クロック

t1, t2,… tn

• 記憶回路を用いてフィードバックをかけた組み合せ論理回路

• 時刻t1, t2,… tnという区切り(クロック)を設け，以前の出力値

が出力に影響する。

• 状態(記憶)という概念を持つ

論理演算数が増加すると、演算速度が低下し、製造コストが上昇

⇒ 同じ動作の論理回路を、出来るだけ少ない演算数で実現する事が必要

（１）基本法則を用いた簡単化

（２）カルノー図を用いた簡単化

カルノー図：論理式の真理値表を二次元的に表現

ABABA

ABABA

BB

ABABA

ABABA

BB

BABCABCA

BABCABCA

BABCABCA

BABCABCA

CC

BABCABCA

BABCABCA

BABCABCA

BABCABCA

CC

2変数 3変数

論理回路の簡単化

例） ３つの入力の内、過半数が１の場合に限り、出力が１となる組合せ論理回路を求める

1111

1011

1101

0001

1110

0010

0100

0000

fCBA

出力入力

1111

1011

1101

0001

1110

0010

0100

0000

fCBA

出力入力

BABCABCA

BABCABCA

BABCABCA

BABCABCA

CC

BABCABCA

BABCABCA

BABCABCA

BABCABCA

CC

f = ABC + ABC + ABC + ABC

f = AB + BC + AC

カルノー図を用いた簡単化

真理値表 カルノー図

p基板

多結晶シリコン（ゲート）

p基板

酸化膜（薄い） n型ウェル

CMOS集積回路の製作工程(1)

Si(1)

(2)

(3)

p基板

酸化膜

イオン打ち込みで形成したn型拡散層

イオン打ち込みで形成したp型拡散層

CMOS集積回路の製作工程(2)

n n p p

p形基板

・ LSI ：≧ 1,000 素子 / チップ・ VLSI ：≧ 100,000 素子 / チップ・ ULSI ：≧ 1,000,000 素子 / チップ

1個のゲート

ｎ型とｐ型の両方が一度にできる→CMOS

n+イオン打ち込み p+イオン打ち込み

p基板

p基板

電極

(4)

(5)