Outils de ConceptionESME Programme Généralités (3h) Flow de conception (4h)-demo Simulation...

Outils de ConceptionESME

Programme

•Généralités (3h)

•Flow de conception (4h)-demo

•Simulation analogique et syntaxe Spice (8h)

•Simulation logique et le langage Verilog (2h)

•Simulation mixte (1h)

•VHDL-AMS (3h)

•Outils de Verification et de test (3)


Différentes familles de circuit-intégrés

Asic ProgrammableStandard

Ram, Rom, µP, DAC,ADC,PWM, PLL,74…etc

Prédiffusé, précaratérisé,full-custom

FPGA, PLD, CPLD



Prédiffusés

Précaractérisés

Full-Custom

Petite à moyenne quantitéRapide mais non optimisé

Moyenne à grande quantité

Grande à très grande quantié

Maximum d’optimisation, coût élevé

Asic



Standard

•Majorité des ventes de semiconducteur

•Exemple de Athlon d’AMD: 22 millions de transistors, 650MHz interne, 200MHz externe, technologie 0.25µ , Prix 615$ (fin 2000)

•Intel P4 55 millions, 2.2GHz, 400MHz, 0.13µ , Prix 565$ (jan 2002)



ASIC

•Conception onéreuse mais souvent obligatoire

•Technologie 0.13µ sur wafer 8”

• Plusieurs millions de transistors

•Prix de piéce peut atteindre + 1,000$ !



Programmable

•Remplace le prédiffusé

•Technologie 0.18µ

• 2 millions de portes, Exemple: Xilinx Virtex-E, XCV1000E, 660 E/S, 27 648 blocs logiques, 311MHz. XCV3200E performance double!

•Prix : 16$ à 582$ pour 100,000 à 2 millions portes

•Très à la mode !


Outils de conception pour les CIs

• Obligatoire pour la conception

•Prix souvent non négligeable

•Vérification obligatoire avant lancement

•Front-end commun, back-end différent

•Sign-off par le fondeur dans le cas des Asics


Outils de conception pour les CIs

ASICFPGA

Graphique, HDL

Vérification

Synthèse P&R

P&R

programmation

Fabrication

Testbenches, Stimulis

Test physisque

Cycle plus long

Taux de couverture obligatoire

contraintes


Implantation des circuits intégrés sub-micronique

• La performance et les critères de timing deviennent très sensibles ( technologie 0.25µ et 0.13µ )

•La simulation fonctionnelle n’est plus suffisante

•Les itérations entre le layout et la synthèse s’accroîssent

•Le process de developpement nécessite des nouveaux outils



Conception hérarchiqueet synthèse

Netlist de portes

Placeur/ Routeurcontrôlé

Sign-off - Fab

Floorplan

Contraintes de timings

Bibliothèquestimings

Bibliothèques physique



Outil de synthèse

Optimisation des timings

Source RTL

Netlist VHDL ou Verilog

Optimisation des surfaces

Optimisation des interconnexions

GDSII

Timing garanti pour chaque chemin

Placement des cellules correctement dimensionné

Routage respectant les timings en contrôlant des espacements et des largeurs de métal



Source RTL

Floorplan HDL

Synthèse

Floorplan blocs

Routage globalSynthèse et optimisation

par blocverification

par preuve formelleRoutage de cellule

Vérification de timing et DRC

Vérification de EMC

Sign-off GDSII Fab

Layout P&R


La Covérification

• Conception système

• Temps de conception limité

• Adapté aux systèmes possédants un Asic ou FPGA avec un coeur de CPU ou DSP

• Adapté aux sytèmes possédants un Asic ou FPGA en plus des CPU et DSP

• Environnement lourd et difficile à mettre en oeuvre


La Covérification

IP Logiciels

AlgorithmeDSP

Protocoles Standard

IP Matériels

Coeurs RISC

CoeursDSP

FocntionsPCI,USB...

Spécification

Conception Système(Co-design)

Chaîne de conceptionC,C++

Chaîne de conception HDL

Partition Validée

Logiciel Matériel

Logiciel dédié

ModulesSoft IP

CoeursMatériel

dédiéBlocs

Hard IP

Co-vérification hard-soft


Environnement de la covérification

Logiciel embarqué

Cou

assembleur

API Cartographie

mémoire

Modèle CPU

Modèlesfonctionnels

dulogiciel

applicatif

Modèlesfonctionnels

de Bus

Matérielembarqué

Cou

HDL

Débogueurlogiciel

Débogueurmatériel

Lien

Co-design

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