LE BUS PCI 2 ième partie: Les signaux Sommaire - Repère

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LE BUS PCI2ième partie: Les signauxSommaire - Repère

Deuxième partie:

Les signaux

Notations, conventions

Description et caractéristiques

Cours_bus_PCI_1_02

1ière partie: Présentation

2ième partie: Les signaux

3ième partie: Les échanges de données

4ième partie: L ’Arbitrage

5ième partie: Les transactions particulières

6ième partie: Les aspects électriques, timings

7ième partie: Bridge PCI / PCI

8ième partie L ’espace de configuration

9ième partie Les performances

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LE BUS PCI2ième partie: Les signauxNotations, conventions

# ou * Ces symboles, à la fin des noms des signaux,indiquent que ceux ci sont actifs à 0 V

Actif, inactif Est relatif à l ’état des signaux par rapport aux fronts

d ’horloge et non aux transitions des signaux euxmêmes.

Front Ces termes sont relatifs aux fronts montants de Front d ’horloge ou CLK l ’horloge.

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LE BUS PCI2ième partie: Les signauxDescription et caractéristiques

Initiateurcom

patible PC

I

AD[31..00]

C/BE[3..0]

PAR

Frame#TRDY#IRDY#

STOP#DEVSEL#

IDSEL

PERR#SERR#

REQ#GNT#

CLKRST#

AD[63..32]

C/BE[7..4]

PAR64REQ64#ACK64#

LOCK#

INTA#INTB#

INTD#INTC#

SBO#SDONE

TDITDOTCKTMSTRST#

Adresses& Données

Signauxde contrôle

Signaux d ’arbitrage(maîtres seulement)

Système

Extension64 bit

Signaux de contrôle(atomic accesses)

Demandesd ’interruptions

GestionCache

JTAG(IEEE 1149.1)

Brochesnécessairesà laconfigurationde baseMaître: 49

Brochesoptionnelles

(de 70 à 80broches en tout)

Signaux dereporting d ’erreur

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Cible

compatible P

CI

AD[31..00]

C/BE[3..0]

PAR

Frame#TRDY#IRDY#

STOP#DEVSEL#

IDSEL

PERR#SERR#

CLKRST#

AD[63..32]

C/BE[7..4]

PAR64REQ64#ACK64#

LOCK#

INTA#INTB#

INTD#INTC#

SBO#SDONE

TDITDOTCKTMSTRST#

Adresses& Données

Signauxde contrôle

Signaux dereporting d ’erreur

Système

Extension64 bit

Signaux de contrôle(atomic accesses)

Demandesd ’interruptions

GestionCache

JTAG(IEEE 1149.1)

Brochesnécessairesà laconfigurationde base Cible: 47

Brochesoptionnelles

(de 70 à 80broches en tout)

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Les types:

Caractéristique Signification

In Défini un signal standard en entrée

Out Défini un signal standard en sortie

T/S Défini un signal bi-directionnel 3 états en sortie

S/T/S Soutenu, 3 états

Ce type indique que le signal doit être mis à« 1 » pendant 1 cycle avant d’être activé

O/D Collecteur ouvert

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Signaux Système CLK Horloge bus

Synchronisation sur fronts montants

RST# Reset

CLKRUN# OptionIndique aux agents lorsque CLK va être coupée

Signaux d ’arbitrage REQ# Bus Request

Entrées de l ’arbitre, sorties des initiateursLes initiateurs activent ces signaux lorsqu ’ils veulent faire un accès au

bus

GNT# Bus GrantSorties de l ’arbitre, entrées des initiateursL ’initiateur va avoir le contrôle du bus dès la fin du cycle en cours

Il y a autant de REQ# et GNT# que d ’initiateurs dans le système

La phase d ’arbitrage se fait en même temps que les transferts

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Signaux de contrôle

FRAME# Indique le début et la fin d ’une transaction

TRDY# Target ReadySignal activé quand la cible est prête à achever une transaction

IRDY# Initiator ReadyPendant une écriture: Indique la période de validité des donnéesPendant une lecture: L’initiateur est prêt à recevoir des données

STOP# Signal activé quand la cible demande à ce que la transaction en cours

soit stoppé

IDSEL Initialization Device SelectChip select lors d ’un accès à un registre de configuration

LOCK# OptionSignal utilisé pour bloquer l ’adresse d ’un agent

DEVSEL# Signal activé par une cible quand cette dernière a décodé son adresse

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Bus de données et d ’adresses: AD[31:0]Signaux de commande/enable: C/BE#[3:0]Signal de parité: PAR AD[31:0] Bus multiplexé

PAR Parité

Phase d ’adressage AD[31:0] contient l ’adresse de départC/BE#[3:0] contient la commandePAR drivé par l ’initiateur

Phase de données AD[31:0] contient les donnéesC/BE#[3:0] indiquent les octets validentPAR drivé par l ’émetteur des données

Signal C/BE# actif Octet valide

C/BE3# AD[31:24]

C/BE1# AD[23:16]

C/BE2# AD[15:08]

C/BE0# AD[07:00]

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Signaux d ’interruption: Maximum 4: INTA#, INTB#, INTC#, INTD# Actifs à « 0 »

Signaux de reporting d ’erreur PERR# Parity error

Émis par tout agent détectant une erreur de parité (PAR)

SERR# System errorÉmis par tout agent ayant détecté une erreur grave pouvant mettre

encause l ’intégrité du système (autre que PAR)

Signaux d ’extension à 64 bits AD[63:32] Bus de données et d ’adresses

C/BE#[7:4] Signaux de commande/enable pour les 4 octets de poids fort

PAR64 Signal de parité pour les 4 octets de poids fort

REQ64# Activé par un initiateur pour demander une transaction 64 bitsMême timing que FRAME#

ACK64# Activé par la cible en réponse à REQ64#Même timing que DEVSEL#

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Support cache: Option

SBO# Snoop BackoffSi actif, indique un « cache hit »

SDONE Snoop DoneInactif: Recherche de la donnée en cache en coursActif: Recherche terminée

Si SBO# inactif et SDONE actif: Cache vidée

Signaux JTAG: Option TCK Horloge du bus IEEE 1149.1

TDI Entrée série des données de test

TDO Sortie série des résultats de test

TMS Si actif, sélectionne le mode test

TRST# Reset asynchrone de la logique de test

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Signal Type Signal Type

CLK In GNT# T/S

RST# In PERR# S/T/S

AD[31:0] – AD[63:0] T/S SERR# O/D

C/BE#[3:0] – C/BE#[7:4] T/S SBO# In ou Out

PAR – PAR64 T/S SDONE In ou Out

FRAME# S/T/S REQ64# S/T/S

TRDY# S/T/S ACK64# S/T/S

IRDY# S/T/S TCK In

STOP# S/T/S TDI In

LOCK# S/T/S TDO Out

IDSEL In TMS In

DEVSEL# S/T/S TRST# In

REQ# T/S INTA# INTD# O/D

LE BUS PCI 2 ième partie: Les signaux Sommaire - Repère

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