Jednostavan logički analizatores.elfak.ni.ac.rs/Papers/LogickiAnalizatorSeminarskiRad.pdf · LVTTL...

1

Univerzitet u Nišu Elektronski fakultet Katedra za elektroniku

Jednostavan logički analizator

Jednostavan sistem za logičku analizu digitalnih signala

baziran na USB interfejsu i alterinom CPLD kolu serije MAXII

Studenti:

Stojanović Nenad 9812

Stojanović Zoran 9806

2

Sadržaj Sadržaj ..............................................................................................................................................................2

I DEO ............................................................................................................................................................8

Spisak skraćenica:.............................................................................................................................................. 9

1. OSNOVNI PRINCIPI FPGA KOLA ..................................................................................................... 12

1.1 Arhitektura FPGA kola...................................................................................................................12

1.2 Konfigurabilni Logički Blokovi (CLB blokovi) ..............................................................................12

1.3 Konfigurabilni U/I Blok..................................................................................................................13

1.4 Programibilni sprežni blokovi.........................................................................................................14

1.5 Kolo za taktovanje..........................................................................................................................15

1.6 Uporedni pregled anti-osigurača, SRAM i Fleš EEPROM memorija .........................................15

1.7 Primeri za FPGA familije kola........................................................................................................17

1.8 Tehnologije u razvoju .....................................................................................................................17

1.9 JEZGRA.......................................................................................................................................18

1.9.1 IP jezgra ........................................................................................................................................ 18

1.9.2 Integrisana jezgra ..........................................................................................................................18

1.9.3 Procesorska jezgra.........................................................................................................................18

1.9.4 DSP jezgra .................................................................................................................................... 19

1.9.5 Analogna jezgra ............................................................................................................................19

1.10 Zahtevi za upotrebu hardverskih i/ili softverskih rešenja ...............................................................19

1.11 Integracija množača, sabirača i MAC-a.........................................................................................20

1.12 Grananje takta i takt menadžer ......................................................................................................21

1.13 Frekventna sinteza ........................................................................................................................22

1.14 Fazno pomeranje signala...............................................................................................................23

1.15 Specijalni U/I upravljački stepeni..................................................................................................23

1.16 Primena PLL-a i DLL-a ................................................................................................................23

1.17 Upotreba magistrala za prenos podataka .......................................................................................24

2. CYCLONE FPGA SERIJA KOLA...................................................................................................... 25

2.1 Osnovne karakteristike .................................................................................................................25

3

2.2 Funkcionalni opis – Cyclone FPGA kola ......................................................................................26

2.3 LAB struktura – ( struktura Grupe logičkih blokova )....................................................................28

2.4 Sistem veza za međusobno povezivanje LAB-ova- sprežne veze...................................................29

2.5 LAB upravljački signali ................................................................................................................29

2.6 Logički element............................................................................................................................29

2.7 MultiTrack sprežne veze...............................................................................................................30

2.8 Ugrađena memorija ......................................................................................................................31

2.9 U/I struktura .................................................................................................................................31

2.10 Softver..........................................................................................................................................32

2.11 Obeležavanje Cyclone serije .........................................................................................................32

3. CYCLONE II SERIJA FPGA KOLA................................................................................................... 33

3.1 Cyclone II FPGA kolo ..................................................................................................................33


3.3 Funkcionalni opis .........................................................................................................................35

3.4 Logički element............................................................................................................................36

3.5 Grupa Logičkih Blokova ( LAB )..................................................................................................37

3.6 LAB sprežne veze.........................................................................................................................38

3.7 LAB upravljački signali ................................................................................................................39


3.9 Globalna mreža za taktovanje i PLL petlje ....................................................................................40

3.10 Ugrađena memorija ......................................................................................................................41

3.11 Ugrađeni množači.........................................................................................................................41

3.12 U/I struktura .................................................................................................................................43

3.13 Softver..........................................................................................................................................43

3.14 Obeležavanje Cyclone II serije......................................................................................................43

4. CYCLONE III FPGA KOLA ................................................................................................................44


4.2 Cyclone III Arhitektura.................................................................................................................46

4.3 Logički elementi i LAB struktura..................................................................................................46

4


4.5 Memorijski Blokovi......................................................................................................................47

4.6 Ugrađeni Množači i Podrška za Digitalno Procesiranje Signala .....................................................47

4.7 U/I Karakteristike .........................................................................................................................47

4.8 Mreže za taktovanje i PLL petlje...................................................................................................48

4.9 Obeležavanje Cyclone III serije ...................................................................................................48

5. SERIJA STRATIX I KOLA .................................................................................................................49

5.1 Osnovne odlike Stratix I serije kola...............................................................................................49

5.2 Funkcionalni opis najznačajnijih karakteristika .............................................................................52


5.4 Blok za Digitalno Procesiranje Signala (DSP)...............................................................................55

5.5 TriMatrix Memorijski Blok...........................................................................................................57

5.6 U/I struktura .................................................................................................................................57

5.7 Softver..........................................................................................................................................58

5.8 Obeležavanje Stratix serije............................................................................................................58

6. SERIJA STRATIX II FPGA KOLA.................................................................................................... 59

6.1 Karakteristike STRATIX II serije: ................................................................................................59

6.2 Funkcionalni opis najznačajnijih karakteristika .............................................................................61


6.4 ALM – Adaptive Logic Modules (Adaptivni Logički Moduli) .......................................................64

6.5 Blok za Digitalno Procesiranje Signala (DSP)...............................................................................65


6.7 TriMatrix Memorijski blokovi ......................................................................................................66

6.8 Mreže za taktovanje i PLL petlje...................................................................................................66

6.9 U/I struktura .................................................................................................................................66

6.10 Softver..........................................................................................................................................67

6.11 Obeležavanje Stratix II serije ........................................................................................................67

7. SERIJA STRATIX III FPGA KOLA .................................................................................................. 68

7.1 Osnovni pregled serije ..................................................................................................................68

5

7.2 Karakteristike STRATIX III serije: ...............................................................................................69

7.3 Arhitekturne karakteristike Stratix III serije ..................................................................................71

7.3.1 Grupa Logičkih Blokova ( LBA ) i Adaptivni Logički Moduli ( ALM ) ................................... 71

7.3.2 MultiTrack Međusobno povezivanje .........................................................................................71

7.3.3 TriMatrix Memorijski Blokovi................................................................................................... 71

7.3.4 DSP Blokovi...............................................................................................................................72

7.3.5 Mreže za taktovanje i PLL petlje ...............................................................................................72

7.3.6 U/I struktura ...............................................................................................................................72

7.3.7 Spoljni Memorijski Interfejsi ..................................................................................................... 73

7.3.8 Progarmibilno napajanje ............................................................................................................ 73

7.4 Softver..........................................................................................................................................73

7.5 Obeležavanje Stratix III serije.......................................................................................................73

8. MAX 3000A SERIJA.............................................................................................................................74

8.1 Karakteristike ...............................................................................................................................74

8.2 Opšti opis .....................................................................................................................................75

8.3 Funkcionalni opis kola..................................................................................................................76

8.4 LAB struktura...............................................................................................................................76

8.5 Makroćelije ..................................................................................................................................77

8.6 Dodatni signali rezultat/uslov........................................................................................................78

8.7 Deljeni dodatni signali rezultat/uslov ............................................................................................79

8.8 Paralelni dodatni logički resursi ....................................................................................................79

8.9 PIA – programibilna grupa sprežnih veza......................................................................................80

8.10 U/I - Upravljački Blokovi .............................................................................................................81

8.11 Operativni radni parametri ............................................................................................................82

9. MAX 7000 SERIJA................................................................................................................................83

9.1 Karakteristike ...............................................................................................................................83

9.2 Opšti opis .....................................................................................................................................84

9.3 Fukcionalni opis kola....................................................................................................................85

MAX 7000 arhitektura sastoji se iz sledećih elemenata:..........................................................................85

6

9.4 LAB struktura...............................................................................................................................87

9.5 Makroćelije ..................................................................................................................................87

9.6 Dodatni signali rezultat/uslov........................................................................................................89

9.7 Deljeni dodatni signali rezultat/uslov ............................................................................................89

9.8 Paralelni dodatni logički resursi ....................................................................................................90

9.9 PIA – programibilna grupa sprežnih veza......................................................................................90

9.10 U/I Upravljački Blokovi ..............................................................................................................91

9.11 Potrošnja MAX 7000 serije...........................................................................................................92

10 MAX II SERIJA................................................................................................................................93


10.2 Funkcionalni opis .........................................................................................................................94

10.3 LAB Struktura ..............................................................................................................................96

10.4 Sistem veza za međusobno povezivanje LAB-ova, sprežne veze ...................................................96

10.5 LAB Upravljački signali ...............................................................................................................97

10.6 Logički elemenat ..........................................................................................................................97


10.8 UFM memorijski blok ..................................................................................................................99

10.9 U/I Struktura...............................................................................................................................100

10.10 Softver........................................................................................................................................100

10.11 Obeležavanje MAX II serije .......................................................................................................100

II DEO.......................................................................................................................................................101

Jednostavan logički analizator....................................................................................................................101

11. Realizacija hardvera i softvera ...................................................................................................... 102

11.1 Uvod ..........................................................................................................................................102

11.2 Projektovanje el.šeme i štampane ploče uz pomoć prog.paketa Altium2004 ................................105

11.3 Projekatovanje u programskom paketu Quartus6.0......................................................................115

11.4 Programiranje CPLD kola pomoću ByteBlasterII programatora .................................................124

11.5 Instaliranje drajvera ....................................................................................................................126

11.6 Kratak opis windows aplikacije za Jednostavni Logički Analizator .............................................128

7

11.7 Laboratorijska vežba...................................................................................................................129

11.8 Procedura kod izvođenja laboratorijske vežbe .............................................................................132

Literatura: ....................................................................................................................................................134

8

I DEO

9

Spisak skraćenica:

AES Advanced Encryption Standard

AHDL Altera Hardware Description Language

ALM Adaptive Logic Module

ALUT Adaptive Lookup table

ASIC Application-specific integrated circuit

BGA Ball grid array

BST Boundary Scan testing

CFM Configuration flash memory block

CLB Configurable Logic Block

CPDL Complex programmable logic device

CRAM Card Random Access Memory

CRC Cyclic redundancy check

DCT Discrete cosine transform

DPA Dynamic phase alignment

DDR Double-Data-Rate Synchronous Dynamic Random Access Memory

DLL Digital delay-locked loops

DM Data mask (pin)

DQ Distributed Quering

DQS Distributed Quering System

DSP Digital signal processing

ECC Elliptic curve cryptography

EEPROM Electrically Erasable Programmable Read-Only Memory

EQFP Enhanced quad flat pack package

FBGA Fine pitch ball grid array package

FC RAM Fast Cycle RAM

FFT Fast Fourier Transform

FIFO First In, First Out

FIR Finite impulse response

10

FPGA In field programmable gate arrey

GCLK global clock

GND:PWD Ground-to-Power down signal

HDL Hardware description language

HDTV High-definition television

HSTL High Speed Transceiver Logic

IEEE Institute of Electrical and Electronics Engineers

IIR Infinite impulse response

IP Intellectual property

IOE Input/Output Element

ISP In-system programmability

JTAG Joint Test Action Group

LAB Logical Arrey Block

LE Logical element

LED Light emitting diodes

LVCMOS Low voltage Complementary metal–oxide–semiconductor

LVDS Low voltage differential signaling technology

LVPECL Low-voltage positive emitter-coupled logic

LVTTL Low voltage Transistor–Transistor Logic

LUT Lookup table

MAC Multiply, Add and aCcumulate

NCO Numerically controlled oscillator

PCI Peripheral Component Interconnect

PCISIG Peripheral Component Interconnect Special Interest Group

PCI-X Peripheral Component Interconnect Extended

PHY Physical-layer interface

PLCC Plastic Leaded Chip Carriers

PLD Programmable logic device

PLL Phase-locked loops

PPDS Poin-to-Point Differential Signaling

11

PQFP Plastic quad flat pack package

PSOC Programmable System-on-Chip

QDRII Quad Data Rate

QFP Quad Flat Package

Quratus II PLD Design Software

RAM Random access memory

RCLK readout clock

RLDRAM Reduced Latency DRAM

ROM Read-only memory

RSDS Reduced Swing Differential Signaling

SDRAM Synchronous dynamic random access memory

SERDES Serializer/Deserializer

SPARC Scalable processing architecture

SRAM Static random access memory

SSTL Stub Series Terminated logic

TQFP Thin Quad Flat Pack

UBGA Ultra thin Ball. Grid Array package

UFM User flash memory block

U/I ulazno/izlazni

U/I-E ulazno/izlazni element

VHDL Verilog HDL

ZBT SRAM Zero bus turnaround SRAM

12

1. OSNOVNI PRINCIPI FPGA KOLA

Skraćenica FPGA izvedena je iz Field-programmable gate arrey što u prevodu ima značenje na licu mesta programabilan niz gejtova. Strukture ovih kola imaju velike sličnosti sa ASIC – integrisano kolo za specifične aplikacije. Osnovne karakteristike FPGA kola su sledeće:

• Reprogramiranje hardverske strukture se izvodi lako i jednostavno • Brzina rada je velika • Potrošnja mala • Cena relativno niska u odnosu na ASIC

U osnovi sva FPGA kola su projektovana sa ciljem da se u fazi realizacije dizajna sva kola tipa ASIC zamene FPGA kolima u cilju verifikacije rešenja. Time se u značajnoj meri smanjuju cene razvoja novih proizvoda i skraćuje vreme od ideje do realizacije.

1.1 Arhitektura FPGA kola

Svaki FPGA proizvođač nudi proizvod koji ima specifičnu arhitekturu, u suštini FPGA čipovi su veoma slični po strukturi. Opšta struktura je prikazana na slici1-1.Arhitekturu čine konfigurabilni logički blokovi, konfigurabilni U/I blokovi, i programibilne sprežne veze. Pored toga postoji kolo za taktovanje koje se koristi za taktovanu pobudu svakog logičkog bloka. Takođe logički resursi ALU-ovi, memorije, i dekoderi mogu biti sastavni deo FPGA kola. Tri osnovna tipa programibilnih elemenata kod FPGA kola su statički RAM, anti – osigurači, i fleš EEPROM. Ali se proizvode i FPGA kola sa hibridnom fleš-SRAM tehnologijom.

1.2 Konfigurabilni Logički Blokovi (CLB blokovi)

Ovi blokovi sadrže u sebi logiku FPGA kola. Kod krupnozrnastih arhitektura koje danas veliki broj proizvođača FPGA kola koriste, ovi CLB blokovi imaju u sebi dovoljan iznos logike koji je neophodan za kreiranje konačnih automata sa malim brojem stanja (vidi Sliku1-2.).

Slika 1-1 Osnovna struktura FPGA kola

13

CLB sadrži RAM koji se koristi za generisanje proizvoljnih kombinacionih logičkih funkcija (ovaj RAM se često naziva LUT – tabela pretraživanja). CLB takođe sadrži i flip – flopove koji se koriste kao taktovani memorijski elementi, kojima se pridružuju multiplekseri čija je uloga da usmeravaju puteve logičkih signala, kako u okviru internog razvođenja tako i signala koji se prihvataju od spoljnih resursa. Multiplekseri M2 i M6, omogućavaju da se izabere polaritet ulaznog signala (0 ili 1), koji se koristi za taktovanje flip – flopova, kao i dozvola i zabrana rada flip-flopova. (M3 i M7)

Slika 1-2 FPGA Konfigurabilni CLB Blok

1.3 Konfigurabilni U/I Blok

Konfigurabilni ulazno / izlazni – U/I blok, prikazan na slici 1-3., koristi se za prihvatanje signala u čipu i za generisanje izlaznih signala iz čipa. Konfigurabilni U/I blok čine jedan ulazni i jedan izlazni bafer, čiji izlazi mogu biti trostatički i sa otvorenim kolektorom. Obično su pull-up otpornicima prikačeni naviše, a ponekad se koriste i pull-down, ovi baferi se koriste kao završne impendanse signala i magistrala, čime se izbegava potreba za korišćenjem diskretnih spoljnih otpornika koji bi se ugrađivali van kola.

Polarizacijom signala na izlazu (0 ili 1) može se podesiti izlaz, tako da bude aktivan ili za visok ili za nizak nivo signala, i često se faktor košenja izlaza može podesiti tako da se postiže brza ili spora promena rasta ili opadanja signala. Na izlazima su postavljeni flip-flopovi tako da se taktovani signali mogu generisati direktno na izlazne pinove bez stvaranja kašnjenja u signalu, omogućavajući lakše usklađivanje FPGA kola zahtevima priključnih spoljnjih uređaja. Na sličan način, flip-flopovi na ulazu redukuju kašnjenje signala omogućujući smanjenje vremena držanja nivoa signala za FPGA kolo.

14

Slika 1-3 Konfigurabilni U/I Blok

1.4 Programibilni sprežni blokovi

Na Slici 1-4. prikazana je hijerahija sprežnih veznih resursa. Korišćenjem dugih linijskih provodnika mogu se povezivati međusobno fizički udaljeni CLB blokovi a da pritom ne dođe do indukovanja značajnog kašnjenja signala. Dugi linijski provodnici se koriste i kao magistrale FPGA čipa. CLB blokovi koji se fizički nalaze blizu jedan drugom, povezuju se kratkim provodnicima. Svojstvo tranzistora da radi kao prekidač se ovde koristi za ostvarivanje i prekidanje veze između različitih sprežnih provodnih linija. FPGA kolo sadrži programibilne matrice velikog broja prekidača (switch matrice), koje omogućavaju da signali iz bilo kog dela kola (funkcionalnog ili U/I bloka) budu prosleđeni do bilo kog drugog dela (funkcionalnog ili U/I bloka), pritom formiraju ogroman broj specifičnih i fleksibilnih načina povezivanja ovih internih linijskih provodnika. Trostatički baferi se koriste za povezivanje CLB blokova na linijske provodnike stvarajući na ovaj način magistrale u FPGA kolima. Specijalnu vrstu dugih linijskih provodnika, male impendanse i velike brzine prostiranja signala, čine globalne linije za taktovanje. Globalne linije za taktovanje su povezane sa baferima takt signala i sa svakim elementom koji se taktuje unutar svakog CLB bloka. Ovakvim načinom prenosa signala za taktovanje u FPGA kolu, ostvarena su minimalna odstupanja u takt signalima usled prenosa do različitih flip-flopova unutar kola.

U ASIC-u vremensko kašnjenje signala je rezultat prenosa signala metalnim provodnicima kojima su povezani logički elemenati u kolu. Kod FPGA kola ova kašnjenja nastaju prolaskom signala kroz sprežne blokove. Da bi se izvršilo povezivanje jednog CLB bloka sa drugim CLB blokom, često konekcija mora biti ostvarena preko većeg broja tranzistora i matrica velikog broja programibilnih prekidača, pri čemu svaki element unosi sebi svojstveno kašnjenje.

15

Slika1-4 Programibilne sprežne veze u FPGA kolu

1.5 Kolo za taktovanje

U čipu FPGA kola raspeređena je specijalna vrsta U/I blokova, koji se nazivaju takt drajverima. Ovi baferi su povezani sa ulazima FPGA kola i vrše prihvatanje i prenos takt signala na globalne linije za taktovanje. Takt linije su projektovane da omoguće brzu propagaciju signala sa malim faktorom košenja u signalu. Trebamo zapaziti da je sinhroni rad FPGA kola, imperativ, jer jedino globalne linije za taktovanje mogu garantovati kašnjenje i apsolutnu vrednost faktora košenja signala.

1.6 Uporedni pregled anti-osigurača, SRAM i Fleš EEPROM memorija

Postoje tri vrste konkurentnih tehnologija koje se primenjuju u programiranju FPGA kola. Programiranje upotrebom SRAM memorija, obuhvata upotrebu malog statičkog RAM-a za svaki programibilni element. Kada je bit upisa nula, onda je prekidač isključen, a kada je bit upisa jedinica, tada prekidač prelazi u uključeno stanje. Sledeći metod u programiranju FPGA kola se zasniva na upotrebi anti-osigurača, oni predstavljaju mikroskopske strukture koje za razliku od standardnog osigurača u normalnom stanju nemaju spoj. Upotrebom velike jačine struje za vreme programiranja, čini da se dva kraja anti-osigurača spoje i ostvare kontakt. Treći i relativno najnoviji metod u programiranju FPGA kola zasnovan je na upotrebi fleš EPROM memorija za svaki programibilni element.

16

Prednosti i nedostaci FPGA kola zasnovanih na SRAM-u:

• Ovo je najčešća tehnologija u upotrebi i stalno se tehnološki razvija u cilju optimizacije performansi

• SRAM je reprogramibilan. FPGA kola mogu se reprogramirati veliki broj puta, čak i kada je izvršena integracija FPGA kola unutar nekog sistema, način reprogramiranja se ne menja

• Nedostatak sistema zasnovanog na SRAM memorijama ogleda se u tome što zapis u SRAM-u nije stalan, zapravo male oscilacije u naponu napajanja mogu izazvati promenu zapisa

• SRAM tehnologija je imala veliko kašnjenje usled komplikovanog rutiranja signala pa je zahvaljujući tome sporija od ostalih tehnologija, ali sa stalnim unapređivanjem tehnologije ovaj nedostatak je skoro prevaziđen

• SRAM FPGA kola imaju veću potrošnju i manju pouzdanost od ostalih tehnologija u upotrebi. Pri svakom startovanju, SRAM se mora reprogramirati, što umanjuje pouzdanost jer je moguće preslušati niz-podataka kojim se reprogramira SRAM. Mogu se kupiti SRAM FPGA kola, u kojima je ugrađen ključ za dekripciju ovog programskog niza ulaznih podataka, ali ova tehnologija poskupljuje izradu i usporava komponentu.

• SRAM je podložan i greškama u bit-ovima što nije slučaj sa ostalim tehnologijama.

Sa stanovišta tržišta SRAM tehnologija ima daleko veće prednosti nego nedostatke, što je ovu tehnologiju učinilo najdominantnijom u upotrebi danas.

Prednosti i nedostaci tehnologije sa anti-osiguračima:

• Bezbednost podataka je na višem nivou od SRAM-a

• Veze su kraće i skoro da nemaju kašnjenja stoga je i brzina veća

• Tehnologija zasnovana na anti-osiguračima ima manju potrošnju od SRAM tehnoligije, a čuvanje informacije je pouzdanije jer nema potrebe za reprogramiranjem pri svakom startovanju

• Glavni nedostaci su komplikovan proces proizvodnje i nemogućnost reprogramiranja što je i uslovilo spor razvoj ove tehnologije.

Fleš FPGA kola sadrže najbolje osobine iz obe predhodno navedene tehnologije:

• Pouzdanost podataka je na nivou tehnologije sa anti-osiguračima

• Reprogramibilnost je na nivou SRAM tehnologije

• Koriste standardni proizvodni proces kao SRAM tehnologija a odlikuje ih mala potrošnja poput tehnologije sa anti-osiguračima

17

• Brzina je na relativno visokom nivou

Trenutno jedan proizvođač FPGA kola koristi fleš a drugi hibridnu tehnologiju fleš/SRAM. Očekuje se da će primena fleš tehnologije doneti nove napredke u poboljšanju performansi i smanjenju cene izrade FPGA kola.

1.7 Primeri za FPGA familije kola

Primeri FPGA familija sa SRAM tehnologijom:

• Altera Stratix II i Cyclone II serija kola

• Atmel AT6000 i AT40K serija

• Lattice LatticeEC i LatticeECP serija

• Xilinix Spartan-3 i Virtex-4 serija

Primeri FPGA familija sa tehnologijom anti-osigurača:

• Actel SX i Accelerator serije kola

• Quicklogic Eclipse II serija kola

Primer FPGA familija sa Fleš tehnologijom:

• Actel Pro ASIC serija kola

Primer FPGA kola sa hibridnom fleš-SRAM tehnologijom:

• LatticeXP serija kola

1.8 Tehnologije u razvoju

Jezgro: Kada se kaže jezgro misli se na veliku samoodrživu funkcionalnu celinu. Postoje dve vrste jezgara:

• Softversko jezgro, poznato još kao IP jezgro, ovu tehnologiju treba shvatiti kao skup logičkih funkcija a ne kao fizičku implementaciju logičkih elemenata, sastoji iz HDL kôda odnosno jezika za opis hardvera.

• Hardverska – tvrda jezgra, predstavljena su fizičkom implementacijom funkcija, korišćenjem hardverskih logičkih elemenata. Ova jezgra su poznata kao integrisana jezgra jer su fizički ugrađena u čip i okružena su programibilnim logičkim elementima.

18

Mnogi proizvođači FPGA kola danas u ponudi imaju „jezgra”. Sa povećanjem gustine pakovanja programibilnih uređaja, omogućeno je stvaranje Programibilnog sistema na čipu (PSOC). Cilj programibilnih uređaja bio je zamena logičkih elemenata koji su bili nepromenjljivi, a danas se celi sistemi mogu smestiti unutar jednog programibilnog uređaja. Postoje tri načina kako možemo implementirati kompleksne funkcije u dizajn FPGA kola. Prvi je da sami projektujemo logiku i smestimo je unutar programibilnih logičkih elemenata. Drugi način je da kupimo HDL kôd i izvršimo implementaciju u naš HDL kôd. Treći način je da proizvođač komponente uključi funkciju kao ugrađenu ćeliju u dizajn kola koje kupujemo. Drugi način predstalja softversko jezgro ili IP jezgro, dok treći način se može uzeti kao primer hardverskog ili tvrdog jezgra.

1.9 JEZGRA

1.9.1 IP jezgra

IP jezgra predstavljaju intelektualnu svojinu, i kao takva se najčešće prodaju od strane trećih lica koja se specijalizuju za projektovanje ovakvih rešenja. IP jezgra se sada nalaze i u ponudi samih proizvođača FPGA kola. Ovakvi proizvodi štede vreme i olakšavaju projektovanje, predstavljaju proverena i karakterizovana rešenja, često su moguće izmene na njima tako da se mogu dodavati i oduzimati određene funkcije i tako prilagođavati projektnim zahtevima. Nažalost cena ponekada može biti jako visoka, a i optimizacija HDL kôda je od presudnog zanačaja, može se desiti da je kôd optimizovan za jednog proizvođača hardvera a da za druge bude jako loš u primeni.

1.9.2 Integrisana jezgra

Integrisana jezgra predstavljaju idealno rešenje za većinu korisnika što je i osnovni razlog zašto se u ponudi sve većeg broja proizvođača nalaze komponente sa integrisanim jezgrima. Integrisano jezgro je optimizovano za tehnologiju u kojoj je izgrađena komponenta, i najčešće omogućava dobre performanse i nisku potrošnju. Pošto je željena funkcija postavljena kao samostalna ćelija na pločici silicijuma, njene performanse neće zavisiti od ostatka vašeg dizajna, nije potrebno rutiranje iste, jer je to već odradio proizvođač na najbolji mogući način. Nedostak ovakvog integrisanog rešenja jeste vezivanje procesa projektovanja sistema za proizvode jednog proizvođača, sem u slučaju ako neki drugi proizvođač ima podršku za isti proizvod, što najčešće nije slučaj.

1.9.3 Procesorska jezgra

Ovo je najčešći oblik integrisanih jezgra i IP jezgra. Ako je procesorsko jezgro integrisano, moguće je predvideti potrošnju i performanse uređaja. Upotrebom već razvijenog softvera za programiranje, testiranje i debagiranje, uprošćava se posao projektanta i omogućava skraćivanje potrebnog vremena za realizaciju finalnog tržišnog proizvoda.

19

1.9.4 DSP jezgra

Procesori za digitalno procesiranje signala – DSP, se proizvode kao integrisana hardverska rešenja ili IP jezgra – softverska rešenja. Ovo su specijalno projektovani procesori za rad sa analognim signalima. Najčešće se upotrebljavaju za filtriranje i kompresiju video i audio signala. Mnogo se razmatralo da li će sa povećanjem snage osnovnih procesora, DSP procesori izgubiti svoju ulogu, jer će njihovu funkciju preuzeti osnovni procesori. Sa povećanjem upotrebe interneta i povećanja video i audio zahteva u sistemima, za sada se samo povećava potreba za DSP procesorima a ne kao što se izprva mislilo da će se ova upotreba DSP-a smanjiti.

Slika 1-5 DSP Blok

1.9.5 Analogna jezgra

Proizvođači FPGA kola sve više u svojim proizvodima uključuju još jedno integrisano jezgro – analogno jezgro. Kao primer se može uzeti PHY jezgro koje se upotrebljava u mrežnim uređajima, kao drajver mrežnih signala.

1.10 Zahtevi za upotrebu hardverskih i/ili softverskih rešenja

Jedan od osnovnih zahteva za upotrebu hardverskih ili softverskih rešenja u projektovanju jeste: Koliko brzo želimo da se određena funkcija izvršava?

• Pikosekundne i nanosekundne logike – su ekstremno brzinski zahtevne i mogu se ostvariti isključivo hardverskom implementacijom

• Mikrosekundne logike – one predstavljaju solidno brze funkcije ali se mogu realizovati primenom hardverskih ali i softverskih rešenja pri projektovanju FPGA kola

20

• Milisekundne logike – ove funkcije služe za emitovanje svetlosnih signala na LED diodama, čitanje položaja prekidača itd. Realizacija ovakvih funkcija bi bila apsurdna upotrebom hardvera, pa se realizacija vrši softverskim kodom u mikroprocesoru. Hardverska implementacija ovih funkcija može biti jako kompleksna, i zauzimala bi fizički veliku površinu (upotreba velikog broja brojača za stvaranje odgovarajućeg kašnjenja), a u današnjim mikroprocesorima se softverski kod za ovakve funkcije veoma brzo izvršava.

Danas sve veći broj High-end FPGA kola u sebi sadrži jedan ili više integrisanih mikroprocesora. Tako da se funkcije koje su obavljane izvan FPGA kola sada izvršavaju unutar njega, povećavajući na ovaj način ukupne performanse sistema i smanjujući potrošnju što ih čini idealnim za prenosive sisteme, Slika 1-6.

Slika 1-6 Jedan i više ugrađenih mikroprocesora unutar FPGA kola.

1.11 Integracija množača, sabirača i MAC-a

Množenje kao funkcija, realizuje se povezivanjem velikog broja logičkih elemenata, što stvara jako spore množače. A kako veliki broj funkcija zahteva upotrebu množača to se unutar FPGA kola integrišu specifične logičke strukture–blokovi množača Slika 1-7.

Slika 1-7 Čip sa ugrađenim blokovima množača i RAM-ova

21

Na sličan način mnoga FPGA kola sadrže i specijalne sabiračke blokove. Jedna od konstantnih operacija koju zahteva DSP blok jeste: pomnoži, saberi i zapamti – MAC (Multiply, Add and aCcumulate) slika 1-8. Za realizaciju ovakve funkcije potrebno je kombinovanje velikog broja resursa: recimo da su nam na raspolaganju ugrađeni množači koje treba povezati sa sabiračem načinjenog od više međusobno povezanih logičkih blokova, dok rezultat treba generisati sa flip-flopom koji će rezultat smestiti u neki od RAM blokova, zato se danas integrišu gotove logičke strukture koje realizuju ovakve funkcije.

Slika 1-8 Funkcije jezgra koje formiraju MAC

1.12 Grananje takta i takt menadžer

Svi sinhroni elementi unutar FPGA kola moraju da se pokreću takt signalima. Uobičajeno poreklo takvog signala je izvan FPGA kola, ulaz ovog signala je preko unapred definisanog pina na FPGA kolu.

Grananje takt signala – signal se unutar kola grana od ulaza pa na dalje kao „grane drveta sa stabla“, cilj grananja je da takt signal stigne do svakog flip-flopa približno u istom vremenskom trenutku. Ako bi se signal za taktovanje prenosio sa jednog na drugi flip–flop i tako redom, tada bi flip–flop koji je najbliži ulazu ovog signala mnogo ranije video signal od onog flip–flopa koji je poslednju u nizu. Greška koja se javlja jeste vremenska razdešenost signala, treba imati u vidu da ni struktura grananja signala nije idealna, jer do određenog razdešenja ipak dolazi. Ovi problemi se obično prevazilaze uvođenjem više ulaza za takt signal ili stvaranje više internih struktura grananja u samom FPGA kolu.

Takt menadžer – umesto da se signal sa ulaza vodi na drvo za grananje signala on se vodi na specijalno projektovan blok koji se naziva takt – menadžer, njegova uloga je da generiše više „ćerki takt signala”, Slika 1-9.

22

Slika 1-9 Menadžer takt signala

U FPGA kolima mogu se integrisati više menadžera takt signala, a oni mogu posedovati i dodatne funkcije:

• Uklanjanje Jitter-a, (odstupanja u takt signalu) • Frekventna sinteza • Fazno pomeranje

Odstupanja (Jitter-i) u takt signalu javljaju se kao posledica činjenice da u realnosti ivica

takt signala ne stiže u svakom ciklusu u istom trenutku već nekad ide ispred a nekad kasni. Ovakva pojava izaziva stvaranje odstupanja ili Jitter-a. Ako se izvrši superpozicija ovih takt signala jedan na drugi dobio bi se „nejasan – fuzzy” takt signal, slika 1-10. Uloga menadžera takt signala jeste da odstrani ovo odstupanje i da takt signali koje on dalje distribuira budu „čisti”.

1.13 Frekventna sinteza

Recimo da ulazni takt signal u FPGA kolo nije ono što nam zaista treba. U tom slučaju takt menadžer može izvesti ćerke signale, umnožavanjem ili deljenjem originalnog ulaznog signala, Slika 1-11.

Slika 1-10 Pojava odstupanja u takt signalu

23

Slika1-11 Frekventna sinteza takt signala

1.14 Fazno pomeranje signala

Fazno pomeranje signala u nekim slučajevima neophodno je postojanje signala, koji jedan u odnosu na drugi, su pomereni za određenu vremensku instancu ili možemo slobodno reći da kasne jedan za drugim. Neki takt menadžeri nam mogu omogućiti pomeranje za određene konstantne vrednosti kao naprimer: za 120◦ i 240◦ (trofazna takt šema) ili 90◦, 180◦ i 270◦ (četvorofazna takt šema), dok postoje i menadžeri takta koji omogućuju proizvoljno pomeranje.

Slika 1-12 Fazno pomeranje signala

1.15 Specijalni U/I upravljački stepeni

Specijalni upravljački U/I stepeni se integrišu unutar programibilnih uređaja. Nove magistrale unutar personalnih računara moraju da imaju veoma oštru kontrolu sinhronizacije i moraju se upravljati veoma specifičnim i impendasno usklađenim kolima. U/I baferi moraju imati veoma specifične naponske pragove. Sada se u dizajnu FPGA kola nude i ovi specifično dizajnirani U/I stepeni koji ispunjavaju ove napredne zahteve. Današnja FPGA kola mogu imati i preko hiljadu U/I pinova. Za ovu svrhu su razvijeni U/I pinovi za opšte namene, što je omogućilo implementaciju različitih standarda u komunikaciji sa spoljašnjim perifernim uređajima (dodatnim memorijskim blokovima, PCI interfejsima, mikroprocesorima...). takođe ostvarena je podrška za različite standarde naponskih logičkih nivoa (2.5 V, 3.3 V, 5.0 V).

1.16 Primena PLL-a i DLL-a

Jedan deo takt menadžera u FPGA kolima zasnovan je na PLL-u (phase-locked loops), a drugi na DLL-u (digital delay-locked loops ili digitalnim petljama sa konstantnim kašnjenjem). Ove petlje se koriste u generisanju vremenskih signala za sinhronizaciju uređaja. PLL se može realizovati upotrebom digitalnih ili analognih tehnika dok DLL po definiciji je digitalna funkcija.

24

Prednosti pri upotrebi DLL-a su preciznost, stabilnost, otpornost na šumove, smanjena potrošnja i bolje jitter performanse.

1.17 Upotreba magistrala za prenos podataka

Tradicionalan način premeštanja velike količine podataka između uređaja jeste u upotrebi magistrala za podatke. Na početku (1975 godine) mikroprocesori su imali osmobitne (8-bit) magistrale, kako je potreba za količinom podataka rasla tako se i magistrala širila, prešlo se na šesnaestobitne (16-bit) pa 32-bitne, 64-bitne i tako dalje. Problem koji se javlja jeste potreba za velikim brojem pinova na uređaju kao i komplikovano rutiranje veza unutar kola. Kako je kompleksnost rasla sve je bilo teže izbeći neželjene promene signala u vodovima, tj. pojavili su se problemi sa impendansama, parazitnim kapacitivnostima i induktivnostima itd. Iz tih razloga danas visoko – performansna FPGA kola imaju gigabitne prijemno – predajne blokove. Ovi blokovi koriste par diferencijalnih signala, za predaju se koristi TX data signale a za primanje RX data signale. Ovakav način komunikacije omogućio je postizanje velikih brzina u prenosu podataka koji se danas kreću i do nekoliko milijardi bitova u sekundi. Danas FPGA kola mogu sadržati i po nekoliko ovakvih blokova za prenos informacija

Slika 1-13 Gigabitni primo – predajni blok

Stalni razvoj tehnologije doprinosi stvaranju novih logičkih elemenata kao i novih razvojnih alata za njihovo postavljanje i programiranje. Posebno je bitan razvoj novih alata jer sa daljim razvojem komponenti, povećanju kompleksnosti dizajna, rasta performansi sistema, upotreba jednog ili više ugrađenih procesora, stvorena je potreba za što boljim iskorišćavanjem postojećih i svih potencijalno novih mogućnosti FPGA kola, kao i potrebama za optimizacijom dizajana. Razvoj ovakvog softvera omogućava uprošćen rad sa hardverom, rad na jednom višem nivou isključuje neophodnost poznavanja detaljne arhitekture FPGA kola, iz razloga što će se implementacija naše logike izvršiti softverskim alatom razvijenim baš za ovu svrhu od strane proizvođača FPGA kola.

25

2. CYCLONE FPGA SERIJA KOLA

Cyclone® serija FPGA kola, bazirana je na 1.5V-om, 0.13µm-skom, SRAM tehnološkom procesu sa primenom bakra u svim slojevima izrade komponente, sa gustinom pakovanja i do 20,060 logičkih elemenata (LE) i do 288Kbits RAM-a. Karakterišu se PLL-ovima koji su zaduženi za generisanje takt signala i podrškom za rad sa DDR SDRAM-om i fast-cycle RAM-om. Cyclone serija predstavlja ekonomično rešenje u domenu prenosa podataka. Podržava različite U/I standarde, uključujući i LVDS pri prenosu podataka do 640 Mbita u sekundi, 66-33MHz, 64-32bit-nim PCI interfejsima za periferijalno komuniciranje sa podržanim ASSP i ASIC uređajima. Altera uz Cyclone seriju nudi serijski komunikacioni uređaj koji služi za njihovo konfigurisanje, sa jako prihvatljivom cenom.

2.1 Osnovne karakteristike

Cyclon serija se odlikuje sledećim karteristikama:

§ Od 2,910 do 20,060 logičkih elemenata LE-a § Do 294,912 RAM bits ( 36,864 bytes ) § Podrška konfigurisanja kroz uređaj za serijsku komunikaciju § Podrška za LVTTL, LVCMOS, SSTL-2, i SSTL-3 I/O standarde § Podrška za 66- i 33-MHz, 64- i 32-bit-nim PCI standardom § Podrška za LVDS U/I velike brzine do 640Mbits § Podrška za LVDS U/I male brzine do 311Mbits § 311Mbits RSDS U/I podrška § Do dva PLL po uređaju ostvaruju umnožavanje takt signala i fazno

pomeranje § Do osam globalnih linija za taktovanje i šest takt signala dostupno je po

svakom LAB redu § Podrška za spoljnu memoriju, uključujući DDR SDRAM (133MHz),

FCRAM i SDRAM § Podrška za intelektualnu svojinu megafunkcija od strane Altera

MegaCore® funkcija i Altera Megafunction Partners Program

U sledećim tabelama dat je kratak pregled o broju osnovnih elemenata u okviru Cyclone serije.

Tabela 2–1. Cyclone Komponentne Karakteristike

Karakteristike EP1C3 EP1C4 EP1C6 EP1C12 EP1C20

LEs 2,910 4,000 5,980 12,060 20,060

M4k RAM block (128 × 36 bits) 13 17 20 52 64

Ukupno RAM bit-ova 59,904 78,336 92,160 239,616 294,912

PLL 1 2 2 2 2

Maksimalan broj U/I pinova 104 301 185 249 301

26

Cyclone serija se izrađuje u FineLine BGA kućištu i QFP – četvorostruko-ravnom kućištu.

Dopuna: (1) – tanko QFP kućište, (2) – plastično QFP kućište

Vertikalna migracija komponenti je moguća, vodi se računa o rezervisanim pinovima, JTAG pinova, i pinovima za napajanje. Ako se planira mogućnost migracije komponenti onda se projekat bazira na komponenti sa najvećom gustinom pakovanja, jer ona ima najveći broj rezervisanih pinova. Upotrebom Quartus II softvera dobija se automatska raspodela layout-a pinova za određenu migracionu listu.

Tabela 2–3. Cyclone QFP & FineLine BGA Veličine kućišta

Dimenzije 100-Pin TQFP

144-Pin TQFP

240-Pin PQFP

256-Pin FineLine BGA



Nagib (mm) 0.5 0.5 0.5 1.0 1.0 1.0

Površina (mm2) 256 484 1,024 289 361 441

Dužina x širina (mm × mm) 16 × 16 22 × 22 34.6 × 34.6 17 × 17 19 × 19 21 × 21

2.2 Funkcionalni opis – Cyclone FPGA kola

Cyclone® komponente imaju dvodimenzionalnu arhitekturu, arhitehturu redova i kolona, u kojima se implementira logika. Sistem međusobnog povezivanja kolona i redova omogućuje povezivanje između LAB-ova i memorijskih blokova.

Osnovni gradivni blokovi su LAB-ovi, koji se sastoje iz deset logičkih elemenata po svakom LAB-u. Logički element predstavlja najmanju logičku celinu u kojoj se implementiraju logičke funkcije. LAB-ovi su grupisani u redovima i kolonama. Cyclone uređaji sadrže od 2,310 do 20,060 logičkih elemenata.

M4k RAM blokovi su true dual-port memorijski blokovi sa 4k bit-a memorije plus bitovi parnosti (4,608 bit-a). Blokovi omogućuju rezervisanu pravu dual-port, simple dual-port, ili single-port memoriju do 36-bit/s širine na frekvencijama do 250 MHz. Raspoređivanje blokova se vrši

Tabela 2–2. Cyclone Opcije Pakovanja & U/I broj Pinova

Komponenta 100-Pin TQFP (1) 144-Pin TQFP 240-Pin PQFP

(2) 256-Pin

FineLine BGA 324-Pin

FineLine BGA 400-Pin

FineLine BGA

EP1C3 65 104 EP1C4 249 301

EP1C6 98 185 185 EP1C12 173 185 249 EP1C20 233 301

27

po kolonama duž kola između određenih LAB-ova. Cyclone komponente nude od 60 do 288 Kbit-a ugrađene memorije.

Svaki U/I pin Cyclone komponente je spojen sa jednim U/I elementom koji su raspoređeni po perifernim krajevima LAB redova i kolona. U/I pinovi podržavaju različite jednostruke i diferencijalne U/I standarde, kao 66- i 33-MHz, 64- i 32-bit-ni PCI standard i LVDS U/I standard do 640 Mbit-a u sekundi. Svaki U/I-E (U/I element) sadrži bidirekcioni U/I bafer i tri registra za registrovanje ulaza, izlaza, i signala za postavljanje stanja na izlazu. Primenom DQS, DQ i DM pinova i lancima za kašnjenje omogućeno je povezivenje sa spoljnim memorijama kao DDR SDRAM i FCRAM do frekvencija od 133 MHz (266 Mbits).

Cyclone komponente imaju globalnu mrežu za taktovanje i do dva PLL-a. Globalna mreža za taktovanje se sastoji iz osam globalnih linija za taktovanje koje se prostiru duž cele komponente. Globalna mreža za taktovanje omogućuje taktovanje svih elemenata unutar komponente (U/I-E, LE, i memorijskih blokova ). Globalne linije za taktovanje se takođe koriste za prenos upravljačkih signala. PLL petlje omogućuju umnožavanje takt impulsa i njihovo fazno pomeranje, kao i za podršku veoma brzih U/I diferencijalnih standarda.

Slika 2-1 Cyclone EP1C12 Blok Dijagam

28

Broj M4k RAM blokova, PLL-a, redova i kolona razlikuju se od serije, sledeća tabela daje pregled osnovnih resursa Cyclone serije.

2.3 LAB struktura – ( struktura Grupe logičkih blokova )

Svaki LAB se sastoji iz deset logičkih elemenata, LE lanaca prenosa, LAB upravljačkih signala, look-up tabele lanaca ( LUT-ova ), linija veza registarskih lanaca. Lokalne međuveze prenose signale između LE-a unutar samog LAB-a. LUT lanci veza povezuju izlaze jednog LUT-a LE-a do susednog LE-a za ostvarivanje brzih uzastupnih LUT veza unutar istog LUT-a. Lanci registara prenose izlaz jednog LE registra do susednog LE registra unutar samog LAB-a.

Slika 2-2 Cyclone LAB struktura

Tabela 2–4. Cyclone Osnovni Resursi

M4k RAM Komponenta

Kolone Blokovi PLL LAB Kolone LAB Redovi

EP1C3 1 13 1 24 13

EP1C4 1 17 2 26 17

EP1C6 1 20 2 32 20

EP1C12 2 52 2 48 26

EP1C20 2 64 2 64 32

29

2.4 Sistem veza za međusobno povezivanje LAB-ova- sprežne veze

Logički elementi ( LE ) mogu koristiti lokalne sprežne veze LAB-a, u okviru samog LAB-a. LAB sprežne veze se koriste i u komunikaciji redova i kolona kao i izlaza logičkih elemenata unutar istog LAB-a. Susedni LAB-ovi, PLL-ovi, i M4k RAM blokovi sa leve i desne strane mogu koristiti LAB sprežnu vezu kroz direktni link. Direktni link je karakteristika koja omogućuje optimalno korišćenje veza po redovima i kolonama, omogućujući više performanse komponente. Svaki LE može pokretati do trideset drugih LE-a kroz brzu lokalnu sprežnu vezu i direktni link. Na slici 2-3. prikazana je struktura direktnog linka.

Slika 2-3 Direct Link konekcija

2.5 LAB upravljački signali

Svaki LAB poseduje rezervisane upravljačke signale za upravljanje logičkim elementima unutar LAB-a. Upravljački signali se sastoje iz dva takta, dva startna takta, dva asihrona takta za pražnjenje, sinhrono pražnjenje, asihron preset/load, sinhroni load, i signali za sabirač/oduzimač. Maksimalan broj simultanih signala je 10.

2.6 Logički element

Najmanja logička jedinica unutar Cyclone arhitekture, logički element je kompaktan, omogućuje napredne karakteristike sa efikasnom logičkom upotrebljivošću. Svaki LE sadrži četvoro ulazni LUT, koji predstavlja generator funkcija na kome se može realizovati bilo koja funkcija sa četiri promenljive. Kao dopunu svaki LE sadrži programibilni registar i lanac prenosa sa mogućnošću odabira prenosa. Logički element podržava mod sabiranja i oduzimanja jednim dinamičkim bitom koji se aktivira upravljačkim signalom iz LAB-a. Svaki LE upravlja svim

30

vrstama sprežnih veza: veza po kolonama i redovima, LUT lancima, registarskim lancima, i direktnim linijskim vezama.

Slika 2-4 Cyclone logički element

Svaki LE programibilni registar se može konfigurisati za izvršavanje: D, T, JK, ili SR operacija. Logički element može raditi na dva načina:

• Normalni mod • Aritmetičko – Dinamički mod

Svaki od modova koristi LE resurse različito. Normalni mod je podesan za najčešće logičke funkcije, i funkcije kombinatorike. Dinamički mod je idealan za implementiranje sabirača, brojača, akumulatora, funkcija velike parnosti, i komparatora.

2.7 MultiTrack sprežne veze

U okviru Cyclone arhitekture, veze između LE-a, M4k RAM blokova, i U/I pinova omogućeno je primenom MultiTrack sprežnih veza sa Direct Drive tehnologijom. MultiTrack sprežne veze se sastoje od kontinualnih, performansno optimizovanih veznih linija različitih brzina za unutrašnje povezivanje blokova. Primenom Quartus II softvera dobija se automatska preraspodela kritičnih veza na brže vezne linije radi omogućavanja većih performansi kola.

31

DirectDrive tehnologija je deterministička sprežna tehnologija koja omogućava indentičnu upotrebu veznih resursa za svaku funkciju bez obzira na njen položaj unutar kola. Primenom MultiTrack i DirectDrive tehnologije omogućeno je uprošćavanje integracije blokovskog dizajna eliminišući ponovnu potrebu za optimizacijom dizajna naknadnim promenama i dodacima.

2.8 Ugrađena memorija

Kod Cyclone serije ova memorija se sastoji od M4k blokova memorija raspoređenih u kolone. M4k memorijski blokovi su u stanju da implementiraju memoriju sa ili bez parnosti, stavarnu dual-port memoriju, simple dual-port memoriju, single-port RAM, ROM i FIFO bafere.Osnovne karakteristike M4k blokova su:

• 4,608 RAM bit-a • 250 MHz-ne performanse • Prava dual-port memorija • Prosta dual-port memorija • Single-port memorija • Byte enable • Bitovi parnosti • Pomerački registri • FIFO baferi • ROM • Više taktni modovi

Cyclone serija ima jednu globalnu mrežu za taktovanje i do dva PLL-a za kompletno

upravljanje takt impulsima.

2.9 U/I struktura

U/I-E podržava više funkcija:

• Diferencijalni i jednosmerni U/I standardi • 3.3-V,64- i 32-bit,66- i 33-MHz PCI podrška • Kontrola snage izlaza • Slabi pull-up otpornici prilikom konfigurisanja • Trostatički bafer • Slow-rate kontrola • Bus-hold kolo • Programibilni pull-up otpornici u korisničkom modu • Programibilno kašnjenje ulaza i izlaza • Slobodni izlazi na drejnu • DQ i DQS U/I pinovi

Cyclone U/I-E komponente sadrže bidirekcioni U/I bafer i tri registra za kompletan bidirekcionalan prenos podataka.

32

2.10 Softver

Stratix serija je podržana od starne Altera® Quartus® II dizajn softvera, koji pruža sveobuhvanu sredinu za optimalno projektovanje sistema (SOPC – system-on-a-programmable-chip design). Quartus® II softver sadrži HDL i šematski prikaz, logičku analizu, potpunu simulaciju i naprednu vremensku analizu, SignalTap® II logičku analizu i konfiguraciju komponente.

2.11. Obeležavanje Cyclone serije

33

3. CYCLONE II SERIJA FPGA KOLA

3.1 Cyclone II FPGA kolo

Zahvaljujući odličnom uspehu predhodne generacije Cyclone FPGA kola, Cyclone II FPGA kola predstavljaju proširenje u ponudi jeftinih rešenja za gustine i do 68,416 logičkih elemenata (LE), omogućujući do 622 upotrebljiva U/I pina, i do 1,1 Mbit-a ugrađene memorije. Cyclone II FPGA kola se prave na 300-mm-skim vaferima upotrebom TSMC-ovog 90-nm-skog low-k dielektric procesa za brzu izradu i nisku cenu. Smanjenjem površine silicijuma, Cyclone II komponente mogu podržati složene digitalne sisteme na jednom čipu, po ceni za koju konkurenti nude ASIC. Za razliku od ostalih proizvođača koji zbog smanjenja cene, vrše promenu potrošnje i performansi proizvoda, Alterin Cyclone II FPGA, nudi 60% više performansi za polovinu potrošnje u odnosu na konkurentna 90-nm-ska FPGA kola. Niska cena i optimizovane karakteristike čine Cyclone II FPGA kola idealnim za upotrebu u automobilskoj industriji, potrošačkom segmentu, telekomunikacijama, video-procesiranju, aplikacijama za testiranje i merenja, itd.

Cyclone II FPGA kola podržavaju integraciju Nios II procesora što omogućava implementiranje korisničko-podesnih procesnih rešenja. Upotrebom Cyclone II kola može se vršiti proširenje osnovnih resursa (periferija, memorije, U/I, performansi) ugrađenih procesora. Jedan ili više Nios II procesora se mogu implementirati u dizajn uređaja zajedno sa Cyclone II FPGA kolom, i na taj način povećati ko-procesorsku moć ili čak izmenu već postojećeg procesora u sistemu. Cyclone II FPGA kolo može biti upotrebljeno samostalno ili kao DSP ko-procesor za poboljšanje odnosa cene – performansi, za aplikacije sa digitalnim procesiranjem signala ( ili DSP aplikacije ).


Cyclone II arhitektura se odlikuje sledećim karakteristikama:

• Arhitektura sa visokom gustinom pakovanja od 4,608 do 68,416 logičkih elemenata

• M4k RAM blokovi sa 1.1 Mbit-a RAM-a • Ugrađeni množači ( 18x18bit i 9x9bit ) • Podrška za unapređeni U/I standard • Diferencijalni U/I standardi velike brzine, uključujući LVDS, RSDS, mini-

LVDS, LVPECL, diferencijalni HSTL i SSTL • PCI Express podrška (133-MHz PCI-X 1.0) • Podrška za spoljne memorije velikih brzina: DDR, DDR2, i SDR SDRAM, i

QDRII SRAM • Hijerahijska klok struktura performansi do 402,5-MHz • Podrška konfigurisanja kroz uređaj za serijsku komunikaciju • Podrška za intelektualnu svojinu megafunkcija od strane Altera MegaCore®

funkcija i Altera Megafunction Partners Program • Podrška za Nois II procesore

34

Raspodela resursa Cyclone II serije kola prikazana je u sledećoj tabeli.

Cyclone II serija je dostupna u FineLine BGA, Ultra FineLine BGA, i QFT kućištima. Tabela 3-2.

Vertikalana migracija je podržana i u ovoj seriji, u okviru istog kućišta.

Cyclone II FPGA kola su dostupna u tri brzinske kategorije: -6, -7 i -8, pri čemu je -6 najbrža (Tabela 3-3).

Tabela 3–1. Cyclone II FPGA Familijarne Karakteristike

Karakteristike EP2C5 EP2C8 EP2C15 EP2C20 EP2C35 EP2C50 EP2C70

LE – ti 4,608 8,256 14,448 18,752 33,216 50,528 68,416 M4k RAM blokovi (4 Kbits plus 512 bitova parnosti )

26 36 52 52 105 129 250

Ukupno RAM bitova 119,808 165,888 239,616 239,616 483,840 594,432 1,152,000

Ugrađeni množači 13 18 26 26 35 86 150

PLL-ovi 2 2 4 4 4 4 4

Maksimalni broj U/I pinova 158 182 315 315 475 450 622

Tabela 3–2. Cyclone II Opcije za Kućišta & Maximum Korisniških I/O Pinova

Komponenta 144-Pin TQFP

208-Pin PQFP

240-Pin PQFP

256-Pin FineLine

BGA

484-Pin FineLine

BGA

484-Pin Ultra

FineLine BGA

672-Pin FineLine

BGA

896-Pin FineLine

BGA

EP2C5 89 142 158 EP2C8 85 138 182 EP2C8A 182 EP2C15A 152 315 EP2C20 142 152 315 EP2C20A 152 315 EP2C35 322 322 475 EP2C50 294 294 450 EP2C70 422 622

35

Tabela 3–3. Cyclone II Brzinske Kategorije

Komponenta 144-Pin TQFP

208-Pin PQFP

240-Pin PQFP

256-Pin FineLine

BGA

484-Pin FineLine

BGA

484-Pin Ultra

FineLine BGA

672-Pin FineLine

BGA

896-Pin FineLine

BGA

EP2C5 -6, -7, -8 -7, -8 -6, -7, -8 EP2C8 -6, -7, -8 -7, -8 -6, -7, -8 EP2C8A -8 EP2C15A -6, -7, -8 -6, -7, -8 EP2C20 -8 -6, -7, -8 -6, -7, -8 EP2C20A -8 -8 EP2C35 -6, -7, -8 -6, -7, -8 -6, -7, -8 EP2C50 -6, -7, -8 -6, -7, -8 -6, -7, -8 EP2C70 -6, -7, -8 -6, -7, -8

3.3 Funkcionalni opis

Cyclone® II komponente sastoje se od dvodimenzione arhitekture redova i kolona, u kojima se implementira logika. Sprežne veze po kolonama i redovima omogućuju povezivanje između LAB-ova, memorijskih blokova, i ugrađenih množača.

Osnovni gradivni blokovi su LAB-ovi, koji se sastoje iz šesnaest logičkih elemenata po svakom LAB-u. Logički element predstavlja najmanju logičku celinu u kojoj se implementiraju logičke funkcije. LAB-ovi su grupisani u redovima i kolonama. Cyclone II uređaji sadrže od 4,608 do 68,416 logičkih elemenata.

Cyclone II komponente imaju globalnu mrežu za taktovanje i do četiri PLL-a. Globalna mreža za taktovanje se sastoji iz šesnaest globalnih linija za taktovanje koje se prostiru duž cele komponente. Globalna mreža za taktovanje omogućuje taktovanje svih elemenata unutar komponente (U/I-E, LE, memorijskih blokova i ugrađenih množača). Globalne mrežne linije se takođe koriste za prenos drugih fan-out signala. Cyclone II PLL petlje omogućuju umnožavanje takt impulsa i njihovo fazno pomeranje, kao i za podršku visoko brzih U/I diferencijalnih standarda.

M4k RAM blokovi su true dual-port memorijski blokovi sa 4k bit-a memorije plus bitovi parnosti (4,608 bit-a). Ovi blokovi omogućuju rezervisanu pravu dual-port, simple dual-port, ili single-port memoriju do 36-bit/s širine na frekvencijama do 260 MHz. Ovi blokovi su raspoređeni po kolonama duž kola između određenih LAB-ova. Cyclone komponente nude od 119 do 1,152 kbit-a ugrađene memorije.

Svaki ugrađeni množački blok može implementirati do osam 9 x 9bit-nih množača, ili jedan 18 x 18bit-nihmnožača performansi do 250 MHz. Ugrađeni množači su raspoređeni po kolanama.

Svaki U/I pin Cyclone II komponente je spojen sa jednim U/I elementom (U/I-E ) koji su raspoređeni po perifernim krajevima LAB redova i kolona. U/I pinovi podržavaju različite jednostruke i diferencijalne U/I standarde, kao 66- i 33-MHz, 64- i 32-bit-ni PCI standard, PCI-X i

36

LVDS U/I standard do 805 Mbit u sekundi za ulazne i 640 Mbit-a u sekundi za izlazne signale. Svaka U/I-E (U/I element) sadrži bidirekcioni U/I bafer i tri registra za registrovanje ulaza, izlaza, i signala za postavljanje stanja izlaza. Primenom DQS, DQ i DM pinova i lancima za kašnjenje omogućeno je povezivenje sa spoljnim memorijama kao što su DDR, DDR2 i SDR SDRAM i QDRII SRAM do frekvencija od 167 MHz.

Slika 3-1 Blok dijagram Cyclone II kola.

Broj M4k memorijskih blokova, ugrađenih množačkih blokova, PLL-a, redova i kolona se razlikuje od vrste Cyclone II kola.

3.4 Logički element

Logički element je najmanja logička jedinica u Cyclone II arhitekturi, logički element je kompaktan, omogućuje napredne karakteristike sa efikasnom logičkom upotrebljivošću. Svaki LE sadrži četvoro ulazni LUT, koji predstavlja generator funkcija na kome se može ostvariti bilo koja funkcija sa četiri promenljive. Kao dopunu svaki LE sadrži programibilni registar i lanac prenosa sa mogućnošću odabira prenosa. Svaki LE upravlja svim vrstama sprežnih veza: veze po kolonama i redovima, LUT lancima, registarskim lancima, i direktnim linijskim vezama.

37

Slika 3-2 Struktura Logičkog elementa.

Svaki LE programibilni registar se može konfigurisati za izvršavanje: D, T, JK, ili SR operacija. Logički element može raditi na dva načina:

• Normalni mod • Aritmetički mod

Svaki od modova koristi LE resurse različito. Normalni mod je podesan za najčešće logičke funkcije, i funkcije kombinatorike. Aritmetički mod je idealan za implementiranje sabirača, brojača, akumulatora, funkcija velike parnosti, i komparatora.

3.5 Grupa Logičkih Blokova ( LAB )

Svaki LAB se sastoji iz :

• 16 Logičkih elemenata • LAB kontrolnih signala • LE lanaca prenosa • Registarskih lanaca • Lokalnih sprežnih veza

38

Lokalne sprežne veze prenose signale između LE-a unutar samog LAB-a. Lanci registara prenose izlaz jednog LE registra do susednog LE registra unutar samog LAB-a. Quartus II kompajler softver omogućava raspodelu odgovarajuće logike unutar LAB-a ili susednog LAB bloka, omogućavajući optimalnu upotrebu lokalnih sprežnih veza i registarskih lanaca, za poboljšanje performansi sistema.

Slika 3-3 Cyclone II LAB struktura.

3.6 LAB sprežne veze

Logički elementi (LE) mogu koristiti LAB lokalne sprežne veze, u okviru samog LAB-a. LAB sprežne veze se koriste i u komunikaciji redova i kolona kao i izlaza logičkih elemenata unutar istog LAB-a. Susedni LAB-ovi, PLL-ovi, M4k RAM blokovi i ugrađeni množači sa leve i desne strane takođe mogu koristiti LAB sprežnu vezu kroz direktni link. Direktni link kao karakteristika omogućuje optimalno iskorišćenje veza po redovima i kolonama, omogućujući više performanse komponente. Svaki LE može pokretati 48 drugih LE-a kroz brze lokalne sprežne veze i direktni link. Slika 3-4. prikazuje strukturu LAB Dirktnog linka.

39

Slika 3-4 LAB Direktni link

3.7 LAB upravljački signali

Svaki LAB poseduje rezervisane upravljačke signale za upravljanje logičkim elementima unutar LAB-a. Upravljački signali se sastoje iz dva takta, dva startna takta, dva asihrona takta za pražnjenje, sinhrono pražnjenje, sinhroni load. Maksimalan broj simultanih signala je sedam.


U okviru Cyclone II arhitekture, veze između LE-a, M4k RAM blokova, ugrađenih množača i U/I pinova omogućeno je primenom MultiTrack sprežnih veza sa DirectDrive tehnologijom. MultiTrack sprežne veze se sastoje od kontinualnih, performansno optimizovanih veznih linija različitih brzina za unutrašnje povezivanje blokova i veza između samih blokova. Primenom Quartus II softvera dobija se automatska preraspodela kritičnih veza na brže vezne linije radi omogućavanja većih performansi kola.

DirectDrive tehnologija je deterministička sprežna tehnologija koja omogućava indentičnu upotrebu veznih resursa za svaku funkciju bez obzira na njen položaj unutar kola. Primenom MultiTrack i DirectDrive tehnologije omogućeno je uprošćavanje integracije blokovskog dizajna eliminišući ponovnu potrebu za optimizacijom dizajna naknadnim promenama i dodacima.

40

MultiTrack sprežne veze se sastoje od veza po redovima i kolonama koje se prostiru na fiksnim dužinama. Ovakav dizajn veza omogućava zagarantovanu dinamiku prenosa podataka bez obzira na gustinu pakovanja komponente.

3.9 Globalna mreža za taktovanje i PLL petlje

Cyclone II kola sadrže do šesnaest globalnih mreža za taktovanje i do četiri PLL za kompletno upravljanje takt impulsima u sistemu. U sledećoj tabeli može se videti raspored ovih resursa:

Tabela 3–5. Cyclone II Klok Resursi

Komponenta Broj PLL-ova Broj CLK Pinova Broj DPCLK Pinova Broj Globalnih Taktnih Mreža

EP2C5 2 8 8 8

EP2C8 2 8 8 8

EP2C15 4 16 20 16

EP2C20 4 16 20 16

EP2C35 4 16 20 16

EP2C50 4 16 20 16

EP2C70 4 16 20 16

PLL petlje omogućuju generisanje takt signala, kao i podršku za sledeće opcije:

• Umnožavanje i deljenje takta • Fazno pomeranje • Programibilan vremenski ciklus rada • Do tri interna takt izlaza • Jedan rezervisani takt izlaz • Izlazi za klokovanje diferencijalnih U/I -a • Ručno postavljane takta • Signal za zaustavljanje • Upravljački signali

Cyclone II kola imaju, ili dva, ili četiri PLL-a. Pregled je dat u Tabeli 3-6.

Tabela 3–6. Cyclone II PLL dostupnost

Komponenta PLL1 PLL2 PLL3 PLL4

EP2C5 v v EP2C8 v v EP2C15 v v v v

EP2C20 v v v v

EP2C35 v v v v

EP2C50 v v v v

EP2C70 v v v v

41

3.10 Ugrađena memorija

Kod Cyclone II serije ova memorija se sastoji od M4k blokova memorija raspoređenih u kolone. M4k memorijski blokovi su u stanju da implementiraju memoriju sa ili bez parnosti, stvarnu dual-port memoriju, simple dual-port memoriju, single-port RAM, ROM i FIFO bafere. Osnovne karakteristike M4k blokova su:

• 4,608 RAM bit-a • 250 MHz-ne performanse • Prava dual-port memorija • Prosta dual-port memorija • Single-port memorija • Byte enable • Bitovi parnosti • Pomerački registri • FIFO baferi • ROM • Više taktni modovi • Address clock enable

Raspored memorijskog kapaciteta i broj blokova u Cyclone II seriji dat je sledećim tabelarnim pregledom:

Tabela 3–7. M4k Memorijski kapacitet & Distribucija kroz Cyclone II seriju

Komponenta M4K Kolone M4K Blokova Ukupno RAM Bitova

EP2C5 2 26 119,808

EP2C8 2 36 165,888

EP2C15 2 52 239,616

EP2C20 2 52 239,616

EP2C35 3 105 483,840

EP2C50 3 129 594,432

EP2C70 5 250 1,152,000

3.11 Ugrađeni množači

Cyclone II kola imaju ugrađene blokove množača optimizovanih za rad sa najzahtevnijim funkcijama u digitalnom procesiranju signala (DSP), kao sto je rad sa FIR filtrima, brzim Furijerovim transformacijama (FFT), diskretne kosinusne transformacione funkcije (DCT). Može se izvršiti realizacija jednog 18 x 18 bit-nog ili dva nezavisna 9 x 9 bit-na množača. Ovi ugrađeni množači mogu raditi na frekvenciji do 250 MHz, za 18 x18 bit-ne i 9 x 9 bit-ne množače pri upotrebi i izlaznih i ulaznih registara. Svaka od Cyclone II komponenti sadrži od jedne do tri kolone ugrađenih množača, koji efikasno mogu implementirati funkcije množača. Ugrađeni množači se prostiru u visini jednog LAB reda. Sledeća tabela daje broj ugrađenih množača unutar Cyclone II serije po vrsti uređaja.

42

Ugrađeni množač se sastoji iz tri dela:

• Bloka množača • Registara ulaza i izlaza • Ulazno / izlaznih interfejsa

Slika 3-5 Blok Struktura Množača

Tabela 3–8. Broj Ugrađenih Množača u Cyclone II Komponentama

Komponenta Ugrađenih Kolona Množača Ugrađeno Množača 9 × 9 Množača 18 × 18 Množača

EP2C5 1 13 26 13

EP2C8 1 18 36 18

EP2C15 1 26 52 26

EP2C20 1 26 52 26

EP2C35 1 35 70 35

EP2C50 2 86 172 86

EP2C70 3 150 300 150

43

3.12 U/I struktura

U/I-E podržava mnogo funkcija:

• Diferencijalni i jednosmerni U/I standardi • 3.3-V,64- i 32-bit,66- i 33-MHz PCI podrška • Kontrola snage izlaza • Slabi pull-up otpornici prilikom konfigurisanja • Trostatički bafer • Slow-rate kontrola • Bus-hold kolo • Programibilni pull-up otpornici u korisničkom modu • Programibilno kašnjenje ulaza i izlaza • Slobodni izlazi na drejnu • DQ i DQS I/O pinovi • VREF pinovi

Cyclone II U/I-E komponente sadrže bidirekcioni U/I bafer i tri registra za kompletan bidirekcionalan prenos podataka. U/I-E sadrži jedan ulazni registar, jedan izlazni i jedan izlazni sa funkcijom dozvole.

3.13 Softver

Stratix serija je podržana od starne Altera® Quartus® II dizajn softvera, koji pruža sveobuhvanu sredinu za optimalno projektovanje sistema (SOPC – system-on-a-programmable-chip design). Quartus® II softver sadrži HDL i šematski prikaz, logičku analizu, potpunu simulaciju i naprednu vremensku analizu, SignalTap® II logičku analizu i konfiguraciju komponente.

3.14 Obeležavanje Cyclone II serije

44

4. CYCLONE III FPGA KOLA

Cyclone III FPGA kola imaju najveći broj memorijskih resursa koji se mogu ponuditi za najmanju cenu na tržištu za takav proizvod. Cyclone III serija bazirana je na TSMC-evoj 65-nm-skoj tehnologiji sa malom potrošnjom, i sa dopunskom silicijumskom optimizacijom za smanjivanje potrošnje kola.


Cyclone III FPGA kola omogućuju najniže cene samih komponenti i cene izrade sistema, zahvaljujući:

• Međusobno razmetnutim U/I u prstenove radi smanjenja površine komponente

• Raznovrsnoj ponudi komponenti sa različitim performansama i cenama • Podrška za jeftine serijske i paralelne fleš uređaje za konfigurisanje

Cyclone III FPGA kola predstavljaju komponente sa najnižom potrošnjom. Zahvaljujući

TSMC dizajnu i 65-nm-oj tehnologiji izrade, omogućeno je gašenje pojedinih delova komponente koji u tom trenutku ne izvršavaju nijednu funkciju, sve u cilju smanjenja potrošnje. Ovakav dizajn omogućuje primenu Cyclone III kola u prenosivim sistemima, produžujući radni vek baterijama, primena u sistemima koji rade u temperaturno zahtevnim sredinama (mala potrošnja-mala disipacija), i smanjuju cenu uređaja zbog manjih potreba za skupim rashladnim sistemima.

Cyclone III serija kola omogućuje povećanu integraciju sistema zahvaljujući sledećim karakteristikama:

• Gustinom pakovanja do 119,088 logičkih elemenata i memorija do 3.8 Mbit-a

• Visok odnos memorija – logika za integrisane DSP aplikacije • Najveći odnos množač – logika u industriji na svakom gustinskom

pakovanju; performanse množača do 260 MHz • Veliki broj U/I konenktora • Do četiri PLL-a za masivan sistem upravljanja takt impulsima, do pet izlaza

po PLL-u • Podrška za veoma brze spoljne memorije kao što su DDR, DDR2, SDR

SDRAM i QDRII SRAM do 400 Mbps • Do 534 korisnička U/I pina raspoređenih u 8 U/I grupa sa podrškom za širok

opseg industrujskih U/I standarda • Podrška za CRC – korekciju grešaka • Podrška za Nois II procesore • Podesive promene brzine za U/I radi poboljšanja kvliteta signala • Podrška za intelektualnu svojinu megafunkcija od strane Altera MegaCore®

funkcija i Altera Megafunction Partners Program

45

Tabela 4–1. Cyclone III FPGA Familijarne Karakteristike

Karakteristika EP3C5 EP3C10 EP3C16 EP3C25 EP3C40 EP3C55 EP3C80 EP3C120 Logički elementi 5,136 10,320 15,408 24,624 39,600 55,856 81,264 119,088

Memorija (Kbits) 414 414 504 594 1,134 2,340 2,745 3,888

Množači 23 23 56 66 126 156 244 288

PLL 2 2 4 4 4 4 4 4 Globalne Mreže za taktovanje 10 10 20 20 20 20 20 20

Svi uređaji iz Cyclone III serije podržavaju vertikalnu migraciju komponenti različitih gustina pakovanja ( različitih performansi ), unutar istog kućišta.

Cyclone III serija se pravi u tri brzinske kategorije: -6, -7 i -8, gde je -6 najbrža kategorija.

Tabela 4–3. Cyclone III Brzinske kategorije

Komponenta

144-pin EQFP

240-pin PQFP

256-pin FBGA

256-pin UBGA

324-pin FBGA

484-pin FBGA

484-pin UBGA

780-pin FBGA

EP3C5 -7, -8 — -6, -7, -8 -6, -7, -8 — — — —

EP3C10 -7, -8 — -6, -7, -8 -6, -7, -8 — — — —

EP3C16 -7, -8 -8 -6, -7, -8 -6, -7, -8 — -6, -7, -8 -6, -7, -8 —

EP3C25 -7, -8 -8 -6, -7, -8 -6, -7, -8 -6, -7, -8 — — —

EP3C40 — -8 — — -6, -7, -8 -6, -7, -8 -6, -7, -8 -6, -7, -8

EP3C55 — — — — — -6, -7, -8 -6, -7, -8 -6, -7, -8

EP3C80 — — — — — -6, -7, -8 -6, -7, -8 -6, -7, -8

EP3C120 — — — — — -7, -8 — -7, -8

Tabela 4–2. Cyclone III FPGA Veličine Kućišta

Dimenzije 144-pin EQFP

240-pin PQFP

256-pin FBGA

256-pin UBGA

324-pin FBGA

484-pin FBGA

484-pin UBGA

780-pin FBGA

Nagib (mm) 0.5 0.5 1.0 0.8 1.0 1.0 0.8 1.0

Nominalna površina (mm2) 484 1197 289 196 361 529 361

841

Dužina \ Širina (mm \ mm) 22 \ 22 34.6 \ 34.6 17 \ 17 14 \ 14 19 \19 23 \ 23 19 \ 19 29 \ 29

Visina (mm) 1.60 4.10 1.55 2.20 2.20 2.60 2.20 2.60

46

4.2 Cyclone III Arhitektura

Slika 4-1 Cyclone III FPGA kola.

4.3 Logički elementi i LAB struktura

Grupa logičkih blokova (LAB) sastoji se iz 16 logičkih elemenata (LE) i širokog LAB upravljačkog bloka. Logički element (LE) je najmanja logička celina u strukturi Cyclone III serije. Svaki LE ima četiri ulaza, četvoro-ulaznu (look-up tabelu–LUT) tabelu pregleda, registar i izlaznu logiku.Četvoro-ulazna tabela pregleda (LUT) predstavlja generator funkcija preko koga se može implementirati bilo koja funkcija sa četiri promenljive.


U okviru Cyclone III arhitekture, povezivanje između LE-a, LAB-ova, M9k memorijskih blokova, ugrađenih množača i U/I konektora ostvareno je strukturom MultiTrack konekcija. MultiTrack sprežne veze se sastoje od performansno optimizovanih veznih linija različitih brzina, primenjuju se u povezivanju elemenata unutar blokova i u međusobnom povezivanju samih blokova. Primenom Quartus II softvera dobija se automatska preraspodela kritičnih veza na brže vezne linije radi omogućavanja većih performansi kola.

47

4.5 Memorijski Blokovi

Svaki M9k memorijski blok u Cyclone III FPGA kolu omogućava do 9 kbita memorije na-čipu sa operativnim performansama do 260 MHz. Ugrađena memorijska struktura sastoji se od kolona M9k memorijskih blokova koji mogu biti konfigurisani kao RAM, FIFO bafer, ili ROM. Cyclone III memorijski blokovi optimizovani su za aplikacije nalik procesiranju velike gustine podataka, realizacije HD linijskih bafera za procesiranje video materijala velike rezolucije, ugrađivanje procesorskih programa i rutina, i skladištenje podataka.

4.6 Ugrađeni Množači i Podrška za Digitalno Procesiranje Signala

Cyclone III FPGA kola nude do 288 ugrađenih množačkih blokova i podržavaju sledeće konfiguracije: jedan samostalni 18 x 18-bit-ni množač po bloku, ili dva samostalna 9 x 9-bit-na množača po bloku. Pored ugrađenih množača, Cyclone III FPGA kola imaju i kombinaciju resursa na-čipu i spoljašnjih interfejsa što ih čini idealnim za povećanje performansi, samnjivanje cene sistema, i smanjivanje potrošnje sistema za Digitalno Procesiranje Signala (DSP Sistema). Cyclone III FPGA kola se mogu upotrebljavati samostalno ili kao ko-procesori za DSP sisteme radi poboljšanja odnosa cene-performanse kod DSP sistema. Cyclone III DSP sistemski dizajn omogućava realizaciju sledećih aplikacija: DSP procesne funkcije – FIR filtri, FFT funkcije, numerički kontrolisane oscilatore – NCO, niz programa za obradu slike i video materijala.

4.7 U/I Karakteristike

Svaki Cyclone III uređaja sadrži do osam U/I grupa, svaka od U/I grupa podržava jednosmerne i diferencijalne U/I standarde.

Cyclone III serija podržava programibilno bus-hold kolo, programibilne pull-up i pull-down otpornike, podesive izlaze po brzini radi ostvarivanja boljeg integriteta signala, i “vruće“ spajanje (pod napajanjem).

Tabela 4–4. Cyclone III FPGA U/I Podržani Standardi

Tip U/I Standard

Jednosmerni U/I (Single-Ended U/I) ●LVTTL ●LVCMOS ●SSTL ●HSTL ●PCI ●PCI-X

Diferencijalni U/I (Differential U/I) ●SSTL ●HSTL ●LVPECL ●LVDS ●mini-LVDS ●RSDS ●PPDS

48

4.8 Mreže za taktovanje i PLL petlje

Kod Cyclone III FPGA kola na raspolaganju je i do dvadeset globalnih mreža za taktovanje. Globalni takt signali se mogu izdavati sa rezervisanih takt pinova, pinova za takt signale sa dvostrukom ulogom, korisničke logike, i sa PLL-a. Cyclone III serija kola ima do četiri PLL-a sa po pet izlaza po PLL-u radi ostvarivanja robusnog menadžmenta takt signala i sintezu istih. PLL-ovi se mogu upotrebiti za generisanje takt impulsa, upravljanje taktovima za spoljašnje sisteme, i U/I interfejse.

Cyclone III PLL se može konfigurisati, da omogući automatsku kalibraciju spoljašnjih memorijskih interfejsa, za vreme rada komponente. Mogu generisati do deset internih takt signala i dva eksterna na izlaznim pinovima.

Cyclone III kola podržavaju više tipova spoljašnjih memorija kao što su: DDR, DDR2, SDR SDRAM, i QDRII SRAM. Kod DDR2 standarda podržani su memorijski transferi do 400 Mbit-a u sekundi. Memorijski interfejsi se kod Cyclone III serije nalaze sa svih starana kola.

Cyclone III FPGA kola su podržana od strane Quartus II softvera koji služi za dizajniranje i implementiranje logike u Cyclone III kola, i ostvarivanje vrhunskih performansi i produktivnosti sistema zasnovanih na Cyclone III generaciji FPGA kola. Podržan je i Nois II procesor koji omogućava povećanje performansi sistema nemenjajući pritom, drastično cenu izrade celog sistema. Upotrebom Cyclone III FPGA kola i Nois II procesora dobija se jedno jeftino rešenje za izradu visoko zahtevnih sistema.

4.9 Obeležavanje Cyclone III serije

49

5. SERIJA STRATIX I KOLA

5.1 Osnovne odlike Stratix I serije kola

STRATIX serija FPGA kola zasnovana je na 1,5V-nom, 0.13µm-skom, SRAM tehnološkom procesu sa primenom bakra u svim slojevima izrade komponente. Gustinom pakovanja, do 79,040 logičkih elemenata (u daljem tekstu - LE), i do 7,5 Mbit/s RAM-a. Stratix kola mogu imati do 22 digitalno-signalna procesna bloka (DSP-a) u kojima mogu biti implementirana i do 176 množača u formi (9 bit x 9 bit), optimizovana za rad sa DSP aplikacijama, omogućujući implementaciju najbržih filtara i množača. Stratix kola podržavaju različite ulazno/izlazne (U/I) standarde, i takođe pružaju kompetan menadžment upravljanja takt signalima sa svojom hijerarhijskom takt strukturom i performansama do 420 MHz-a i do 12 PLL-a.

Karakteristike Stratix serije:

• Od 10,570 do 79,040 logičkih elemenata (LE) videti Tabelu 1.1 • Omogućava i do 7,427,520 RAM bita (928,440 bajta) bez umanjenja logičkog

potencijala kola • TriMatrixTM memorije koja se sastoji od tri RAM bloka različitih veličina za

implementaciju stvarne dual-port memorije i FIFO bafera (prvi ulazi, prvi izlazi – FIFO) • DSP blokovi velike brzine za rezervisanu implementaciju množača (bržih od 300 MHz),

funkcija umnožavanja i akumuliranja i FIR filtara (filtar sa konačnim impulsnim odzivom)

• Do 16 globalnih taktova sa 22 takta po blokovskom regionu komponente • Do 12 PLL-a (četiri unapređena i osam brza PLL-a) po komponenti omogućavajući

široki spektar frekvencije, programabilnu širinu opsega, kontrola takt signala, rekonfiguraciju PLL-a u realnom vremenu, i napredne množače sa faznim pomeranjem

• Podršku za veliki broj jednoznačnih i diferencijalnih U/I standarda • Diferencijalni U/I velike brzine podržava do 116 kanala sa podrškom i do 80 kanala

optimizovanih na 840 MBita/s • Podrška za brze standarde mrežnih i komunikacionih magistrala koji uključuju

RapidU/I, UTOPIA IV, CSIX, Hyper TransportTM tehnologiju, 10G Ethernet XSBI, SPI-4 Phase 2 i SFI4

• Diferencijalnu podršku za ukidanje na čipu LVDS-a • Podrška za spoljne memorije velikih brzina, uključujući ZBT SRAM (zero bus

turnaround ), memorije cetvorostruke gustine podataka (QDR i QDRII) SRAM, memorije dvostruke gustine podataka (DDR) SDRAM, DDR memorija sa brzim ciklusima (FCRAM) i jednostruke gustine podataka (SDR) SDRAM

• Podrška za 66 MHz-ni PCI (64 i 32 bita) od komponenti sa brzinama -6 i bržim, podrška za 33MHz-ni PCI (64 i 32 bita) u komponentama sa brzinama od -8 pa naviše

• Podrška za 133 MHz-ni PCI-X 1.0 u komponentama sa brzinom -5 • Podrška za 100 MHz-ni PCI-X 1.0 u komponentama sa brzinom -6 i bržim • Podrška za 66 MHz-ni PCI-X 1.0 u komponentama sa brzinom -7 i bržim • Podrška za intelektualnu svojinu megafunkcija od strane Altera MegaCore® funkcija i

Altera Megafunction Partners Program • Podrška za dodatno konfigurisanje sa udaljenih lokacija posredstvom različitih servisa

50

Tabela 5–1. Stratix komponentne karakteristike — EP1S10, EP1S20, EP1S25, EP1S30

Karakteristike EP1S10 EP1S20 EP1S25 EP1S30

LE 10,570 18,460 25,660 32,470

M512 RAM blockovi (32 × 18 bit-a) 94 194 224 295

M4k RAM blockovi (128 × 36 bit-a) 60 82 138 171

M-RAM blockovi (4k × 144 bit-a) 1 2 2 4

Ukupno RAM bit-a 920,448 1,669,248 1,944,576 3,317,184

DSP blockova 6 10 10 12

Ugrađeni množači 48 80 80 96

PLL-a 6 6 6 10

Maksimalan Broj U/I pinova 426 586 706 726

Tabela 5–2. Stratix komponentne karakteristike — EP1S40, EP1S60, EP1S80

Karakteristike EP1S40 EP1S60 EP1S80

LE 41,250 57,120 79,040

M512 RAM blockovi (32 × 18 bit-a) 384 574 767

M4k RAM blockovi (128 × 36 bit-a) 183 292 364

M-RAM blockovi (4k × 144 bit-a) 4 6 9

Ukupno RAM bit-a 3,423,744 5,215,104 7,427,520

DSP blockovi 14 18 22

Ugrađeni množači (1) 112 144 176

PLL-a 12 12 12

Maksimalan Broj U/I pinova 822 1,022 1,238

Dopuna za Tabelu 5-1 i Tabelu 5-2:

Ovaj parametar označava ukupan broj 9 × 9-bit-nih množača po komponenti. Za ukupan broj 18 × 18-bit-nih množača po komponenti, podeliti ukupan broj 9 × 9-bit-nih množača sa 2. Za ukupan broj 36 × 36-bit-nih množača po komponenti, podeliti ukupan broj 9x9 bit-nih množača sa 8.

Primenom pakovanja FineLine BGA® i ball-grid array ( BGA ), smanjena je veličina komponente. (videti Tabelu 1-3 do 1-5) Kod Stratix serije omogućena je vertikalna migracija komponenti iz različitih serija u okviru istih pakovanja (npr. može se prelaziti između EP1S10, EP1S20 i EP1S25 komponenti u okviru 672 pin-skog BGA pakovanja). Omogućujući pri tome projektovanje uređaja sa podrškom jednostavnijih promena performansi istih, izmenom samo Stratix komponente. Kod U/I vertikalnih migracija je situacija nešto komplikovanija ali moguća. Primenom specijalno razvijenog softvera Quartus®II vrši se automatska raspodela pinova komponenti iz migracione liste, omogućujući pri tome lakše projektovanje.

51

Stratix komponente su dostupne u četiri brzinska nivoa -5,-6,-7 i -8, gde je -5 najbrži a -8 najsporiji gradijent.

Tabela 5–3. Stratix Vrste Pakovane & U/I Broj Pinova

Komponenta 672-Pin BGA

956-Pin BGA

484-Pin FineLine

BGA

672-Pin FineLine

BGA

780-Pin FineLine

BGA

1,020-Pin FineLine BGA


EP1S10 345 335 345 426 EP1S20 426 361 426 586 EP1S25 473 473 597 706 EP1S30 683 597 726 EP1S40 683 615 773 822

EP1S60 683 773 1,022

EP1S80 683 773 1,203

Tabela 5–4. Stratix BGA Dimenzije Pakovanja

Dimenzija 672 Pin 956 Pin

Nagib (mm) 1.27 1.27

Površina (mm2) 1,225 1,600

Dužina x Širina (mm × mm) 35 × 35 40 × 40

Tabela 5–5. Stratix FineLine BGA Dimenzije Pakovanja

Dimenzija 484 Pin 672 Pin 780 Pin 1,020 Pin 1,508 Pin

Nagib (mm) 1.00 1.00 1.00 1.00 1.00

Površina (mm2) 529 729 841 1,089 1,600

Dužina x Širina (mm × mm) 23 × 23 27 × 27 29 × 29 33 × 33 40 × 40

Tabela 5–6. Stratix Komponente sa gradijentima brzine

Komponenta 672-Pin BGA

956-Pin BGA

484-Pin FineLine

BGA

672-Pin FineLine

BGA

780-Pin FineLine

BGA



EP1S10 -6, -7 -5, -6, -7 -6, -7 -5, -6, -7 EP1S20 -6, -7 -5, -6, -7 -6, -7 -5, -6, -7 EP1S25 -6, -7 -6, -7, -8 -5, -6, -7 -5, -6, -7 EP1S30 -5, -6, -7 -5, -6, -7, -8 -5, -6, -7 EP1S40 -5, -6, -7 -5, -6, -7, -8 -5, -6, -7 -5, -6, -7

EP1S60 -6, -7 -5, -6, -7 -6, -7

EP1S80 -6, -7 -5, -6, -7 -5, -6, -7

52

5.2 Funkcionalni opis najznačajnijih karakteristika

Stratix serija je zasnovana na dvodimezionalnoj arhitekturi zasnovanoj na redovima i kolonama u kojima se implementira odgovarajući logički element. Serija međusobnih veza između redova i kolona, različitih dužina i brzina omogućuju protok signala između grupa logičkih blokova (u daljem tekstu LAB), memoriskih struktura i DSP blokova.

Logička grupa se sastoji od LAB-a, sa po 10 logičkih elemenata (LE) u svakom LAB-u. Logički element je mala logička celina u kojoj se implementira korisnička logička funkcija. U komponenti se LAB-ovi grupišu po kolonama i redovima.

M512 RAM blokovi su proste dual-port memorijske celine sa 512 bit-a plus bitovi parnosti (576 bit-a). Omogućavaju rezervisanu dual-port ili single-port memoriju do 18 bit-ne memorijske širine pri taktu i do 318 MHz. M512 blokovi su grupisani u kolonama između određenih LAB-ova.

M4k RAM blokovi su prave dual-port memorije sa 4 kbit-a plus bitovi parnosti (4,608 bit-a). Omogućuju realizaciju true dual-port, simple dual-port i single-port memorije širine do 36bit-a pri taktu i do 291 MHz. M4k blokovi su grupisani u kolonama između određenih LAB-ova (Slika 5-1).

M-RAM blokovi su true dual-port memorijski blokovi sa 512 kbit-a plus bitovi parnosti ( 589,824 bit-a ). Omogućuju realizaciju true dual-port, simple dual-port i single-port memorije širine do 144 bit-a pri taktu i do 269 MHz. Nekoliko M-RAM blokova pojedinačno ili u paru, se nalazi unutar Logičke grupe. (Slika 5-1)

Blok za Digitalno Procesiranje Signala (u daljem tekstu DSP), mogu implementirati osam 9x9 bit-nih full-precision množača, četiri 18x18 bit-nih full-precision množača ili jedan 36x36 bit-ni full-precision množač sa funkcijama sabiranja i oduzimanja. Ovi blokovi takođe sadrže 18 bit-ne ulazne shift registre za digitalno-signalne procesne primene, uključujući FIR i beskonačno impulsno odzivne (u daljem tekstu IIR) filtre. U komponenti se DSP blokovi grupišu u po dve kolone (Slika 5-1). Svaki U/I pin Stratix komponente ima svoj U/I element (IOE), koji se nalazi na perifernim krajevima LAB redova i kolona. Ulazno/izlazni pinovi (U/I), podržavaju jednosmerne i diferencijalne U/I standarde. Svaki od ulazno/izlaznih elemenata (IOE) sadrži dvosmerni U/I bafer i šest registara za registrovanje ulaza, izlaza i signala za pobudu izlaza. Kada se ovim registrima dodaju rezervisani takt impulsi, registri prikazuju visoke performanse i ulaznu podršku za eksterne memorije kao DDR SDRAM, FCRAM, ZBT i QDR SRAM.

53

Slika 5-1 Stratix Blok Dijagram

Broj M512 RAM-a, M4k RAM-a, DSP blokova i M RAM blokova razlikuje se od tipa komponente iz serijala. Sledeća tabela pokazuje te resurse u okviru Stratix serije (Tabela 5-7).

Tabela 5–7. Rresursi Stratix serija

Komponenta M512 RAM Kolone/Blokovi

M4k RAM Kolone/Blokovi

M-RAM Blokovi

DSP Block Kolone/Blokovi

LAB Kolone

LAB Redovi

EP1S10 4 / 94 2 / 60 1 2 / 6 40 30

EP1S20 6 / 194 2 / 82 2 2 / 10 52 41

EP1S25 6 / 224 3 / 138 2 2 / 10 62 46

EP1S30 7 / 295 3 / 171 4 2 / 12 67 57

EP1S40 8 / 384 3 / 183 4 2 / 14 77 61

EP1S60 10 / 574 4 / 292 6 2 / 18 90 73

EP1S80 11 / 767 4 / 364 9 2 / 22 101 91

54


Svaki LAB se sastoji od 10 logičkih elemenata (LE), LE lanaca prenosa, LAB upravljačkih signala, lokalnih međusobnih veza, LUT lanaca, i registarskih lanaca veza. Lokalne međusobne veze vrše transport signala između LE-a unutar istog LAB-a. LUT lančane veze prenose izlaze jednih LE-a LUT-a do susednih LE-a radi ostvarivanja dosledne LUT veze unutar istog LAB-a. Registarski lanci vrše transfer registara izlaza LE-a do susednog LE registra unutar LAB-a.

Slika 5-2 Struktura Stratix LAB bloka.

Svaki LAB poseduje rezervisane upravljačke signale za upravljanje logičkim elementima unutar LAB-a. Kontrolni signali se sastoje iz dva takta, dva startna takta, dva asihrona takta za pražnjenje, sinhrono pražnjenje, asihron preset/load, sinhroni load, i signali za sabirač/oduzimač. Maksimalan broj signala je 10 u isto vreme.

Logički element ili LE je najmanja logička celina unutar Stratix arhitekture, LE je kompaktne građe i omogućava izvođenje naprednih logičkih funkcija. Svaki LE ima četvoro-ulazni LUT, koji predstavlja generator funkcija koji može izvršiti bilo koju fukciju sa četiri promenljive. Kao dodatak svaki logički element sadrži programibilne registre i lance prenosa. Logički element može koristiti sve linije za prenos signala: međusobne veze, lokalne veze, veze po kolanama i redovima, LUT lance, registar lance, i direktne veze.

55

Slika 5-3 Stratix Logički element (LE)

5.4 Blok za Digitalno Procesiranje Signala (DSP)

Najčešće korišćene DSP funkcije su filtri sa konačnim impulsnim odzivom ili FIR filtri, složeni FIR filtri, filtri sa beskonačnim impulsnim odzivom, brze Furijerove transformacije FFT-funkcije, direktne kosinusne transformacije i korelacije. Svi ovi blokovi se zasnivaju na istom fundamentalnom bloku: množaču. Svaka Stratix komponenta sadrži po dva DSP bloka radi brze implementacije DSP funkcija.

Svaki od DSP blokova se može konfigurisati da podrži:

• osam 9 x 9 bit-nih množača • četiri 18 x 18 bit-nih množača • jedan 36 x 36 bit-ni množač

56

Slika 5-4 DSP Blok.

Tabela 5–8. DSP Blokovi u Stratix komponentama

Komponenta DSP Blokovi Ukupno 9 × 9 Množača

Ukupno 18 × 18 Množača


EP1S10 6 48 24 6

EP1S20 10 80 40 10

EP1S25 10 80 40 10

EP1S30 12 96 48 12

EP1S40 14 112 56 14

EP1S60 18 144 72 18

EP1S80 22 176 88 22

57

5.5 TriMatrix Memorijski Blok

Sastoji se od tri memorijska tipa RAM blokova: M512, M4k i M-RAM bloka. Iako su ovi memorijski blokovi različiti savki od njih može biti implementiran korišćenjem prave dual-port, proste dual-port, i single-port RAM, ROM, i FIFO bafera.

Tabela 5–9. TriMatrix Memorijskih karakteristika

Memorijske Karakteristike M512 RAM Blok (32 × 18 Bit-a)

M4k RAM Blok (128 ×36Bit-a)

M-RAM Blok (4k × 144 Bit-a)

KONFIGURACIJE

512 × 1 256 × 2 128 × 4 64 × 8 64 × 9

32 × 16 32 × 18

4k × 1 2k × 2 1k × 4 512 × 8 512 × 9

256 × 16 256 × 18 128 × 32 128 × 36

64k × 8 64k × 9

32k × 16 32k × 18 16k × 32 16k × 36 8k × 64 8k × 72

4k × 128 4k × 144

5.6 U/I struktura

Osnovne karakteristike su:

• rezervisane diferencijalne i jednosmerne I/O bafere • 3.3V, 64bit, 66 MHz PCI podrška • 3.3V,64bit, 133 MHz PCI-X podrška • Trostatički bafer • Bus-hold kolo • Kontrolu snage na izlazu kola • Programabilne ulazno/izlazno kašnjenje • DDR registre za eksterne memorije

Potrošnja Stratix serije, Tabela 5-4.

Tabela 5–4. Stratix Power-Up Strujne (ICCINT) Potrebe

Power-Up Strujne Potrebe Komponenta

Normalno Maksimum Jedinica mere

EP1S10 250 700 mA

EP1S20 400 1,200 mA

EP1S25 500 1,500 mA

EP1S30 550 1,900 mA

EP1S40 650 2,300 mA

EP1S60 800 2,600 mA

EP1S80 1,000 3,000 mA

58

Dva nivoa su zastupljena u izradi Stratix komponenti, nivo komercijalne izrade i nivo industrijske izrade. Industrijska izrada nudi se sa gradijentom brzine od -6 do -7, a u komercijalnoj izradi zastupljena je -5 kao najbrža serija, -6, -7 i -8.

5.7 Softver

Stratix serija je podržana od starne Altera® Quartus® II dizajn softvera, koji pruža sveobuhvanu okruženje za optimalno projektovanje sistema (SOPC – system-on-a-programmable-chip design). Softver sadrži i omogućava kompletnu simulaciju, HDL i šematski dizajn, kompilaciju i logičku sintezu, i naprednu vremensku analizu.

5.8 Obeležavanje Stratix serije

59

6. SERIJA STRATIX II FPGA KOLA

STARTIX II serija FPGA kola je zasnovana na 1,2V, 90nm, SRAM tehnološkom procesu sa primenom bakra u svim slojevima izrade komponente, i karakteriše je nova logička struktura koja omogućava najviše performanse, sa gustinama do 180,000 odgovarajućih logičkih elemenata (LE). Stratix II pruža i do 9 Mbit/s on-chip memorije, TriMatrixTM memorije za zahtevne aplikacije, i može sadržati i do 96 DSP blokova sa po 384 (18 x 18 bit-nim) množačima za efikasnu implementaciju filtara visokih performansi kao i za druge DSP funkcije. Podržan je rad sa različitim vrstama spoljnih memorija velikih brzina, DDR SDRAM i DDR2 SDRAM, RLDRAM II, QDRII SRAM i SDR SDRAM. Stratix II serija podržava različite U/I standarde sa podrškom za 1-gigabitni po sekundi (Gbps) izvorno sinhronisanim impulsom sa DPA kolom. Omogućuje kompletno upravljanje taktovima sa internom frekvencijom i do 550 MHz i do 12 PLL-a. Stratix II serija je prva serija FPGA kola koja podržavaju AES (Advanced Encryption Standard) algoritam za zaštitu projekata.

6.1 Karakteristike STRATIX II serije:

• Od 15,600 do 179,400 ekvivalentnih logičkih elemenata • Novi inovativni adaptivni logički modul (ALM), osnovni gradivni blok na kome je

zasnovana Stratix II arhitektura, omugućavava vrhunske performanse i efikasnu upotrebu resursa

• Do 9,383,040 RAM bita (1,172,880 bajta), dostupnih bez umanjenja logičkog potencijala kola

• TriMatrixTM memorije koja se sastoji od tri RAM bloka različitih veličina za implementaciju stvarne dual-port memorije i FIFO bafera (prvi ulazi, prvi izlazi – FIFO)

• DSP blokovi velike brzine rezervisanu implementaciju množača (brzine do 450 MHz), funkcija umnožavanja i akumuliranja i FIR filtara (filtar sa konačnim impulsnim odzivom)

• Do 16 globalnih taktova sa po 24 takt resursa po regionu kola • Upravljanje taktnim blokovima sa režimom dinamičkog taktovanja mreže enable/disable,

omogućujući gašenje pojedinih segmenata radi smanjenja potrošnje • Do 12 PLL-a (četiri unapređena i osam brza PLL-a) po komponenti, omogućavajući

realizaciju širokog spektra frekvencija, programibilnu širinu opsega, upravljanje takt signalima, rekonfiguraciju PLL-a u realnom vremenu, i napredne množače sa faznim pomeranjem

• Podršku za veliki broj asimetričnih i diferencijalnih U/I standarda • Podrška za diferencijalni U/I velike brzine sa DPA kolom za postizanje protoka od 1Gbps-a • Podrška za brze standarde mrežnih i komunikacionih magistrala uključujući standarde:

Parallel RapidIO, SPI-4 Phase2, Hyper TransportTM i SFI-4 • Podrška za spoljne memorije velikih brzina, uključujući DDR i DDR2 SDRAM, RLDRAM

II, QDR II SRAM i SDR SDRAM • Podrška za AES (Advanced Encryption Standard) algoritam za zaštitu projekata • Podrška za intelektualnu svojinu megafunkcija od strane Altera MegaCore® funkcija i

Altera Megafunction Partners Program • Podrška za dodatno konfigurisanje sa udaljenih lokacija posredstvom različitih servisa

60

Dopuna za tabelu 6-1: (1) ekvivalentan broj logičkih elemenata u Stratix arhitekturi, (2) dobijaju se primenom DSP blokova

U Stratix II seriji kola primenjeno je pakovanje u FineLine BGA® radi uštede na prostoru. A podržana je i vertikalna migracija u okviru samog pakovanja.

Stratix II serija je dostupna u tri gradijenta brzine -3,-4 i -5, pri čemu je -3 najbrži gradijent. Tabela 6-4 prikazuje dostupne brzinske gradijente po serijama:

Tabela 6–1. Stratix II FPGA Familijarne Karakteristike

Karakteristike EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180

ALM-ovi 6,240 13,552 24,176 36,384 53,016 71,760

Prilagodljive look-up tabele (ALUTs) 12,480 27,104 48,352 72,768 106,032 143,520

Ekvivalentni LE-i (1) 15,600 33,880 60,440 90,960 132,540 179,400

M512 RAM blokovi 104 202 329 488 699 930

M4k RAM blokovi 78 144 255 408 609 768

M-RAM blokovi 0 1 2 4 6 9

Ukupno RAM bit-ova 419,328 1,369,728 2,544,192 4,520,488 6,747,840 9,383,040

DSP blokovi 12 16 36 48 63 96

18-bit × 18-bit množača 48 64 144 192 252 384

Unapređeni PLL-ovi 2 2 4 4 4 4

Brzi PLL-ovi 4 4 8 8 8 8

Maksimalan broj U/I pinova 366 500 718 902 1,126 1,170

Tabela 6–2. Stratix II Vrste Pakovane & I/O Broj Pinova

Komponenta 484-Pin FineLine BGA

484-Pin Hybrid

FineLine BGA

672-Pin FineLine

BGA

780-Pin FineLine

BGA



EP2S15 342 366 EP2S30 342 500 EP2S60 334 492 718 EP2S90 308 534 758 902

EP2S130 534 742 1,126

EP2S180 742 1,170

Tabela 6–3. Stratix II FineLine BGA Dimenzije Pakovanja

Dimenzija 484 Pin 484-Pin Hybrid 672 Pin 780 Pin 1,020 Pin 1,508 Pin

Nagib (mm) 1.00 1.00 1.00 1.00 1.00 1.00

Površina (mm2) 529 729 729 841 1,089 1,600

Dužina x širina (mm × mm) 23 × 23 27 × 27 27 × 27 29 × 29 33 × 33 40 × 40

61

Tabela 6–4. Stratix II komponente sa gradijentima brzine

Komponenta Temperaturni Gardijent

484-Pin FineLine

BGA

484-Pin Hybrid

FineLine BGA

672-Pin FineLine

BGA

780-Pin FineLine

BGA

1,020-Pin FineLine

BGA

1,508-Pin FineLine

BGA

Komercijalni -3, -4, -5 -3, -4, -5 EP2S15

Industrijski -4 -4 Komercijalni -3, -4, -5 -3, -4, -5 EP2S30

Industrijski -4 -4 Komercijalni -3, -4, -5 -3, -4, -5 -3, -4, -5 EP2S60

Industrijski -4 -4 -4 Komercijalni -4, -5 -4, -5 -3, -4, -5 -3, -4, -5 EP2S90

Industrijski -4 -4

Komercijalni -4, -5 -3, -4, -5 -3, -4, -5 EP2S130

Industrijski -4 -4

Komercijalni -3, -4, -5 -3, -4, -5 EP2S180

Industrijski -4 -4

6.2 Funkcionalni opis najznačajnijih karakteristika

Stratix II serija je zasnovana na dvodimezionalnoj arhitekturi, arhitekturi redova i kolona, u kojima se implementira odgovarajući logički element. Mnogobrojne međusobne sprežne veze između redova i kolona, različitih dužina i brzina omogućuju protok signala između grupa logičkih blokova (LAB-ova), memoriskih blok struktura (M512 RAM, M4k RAM i M-RAM blokova) i DSP blokova.

Svaki LAB se sastoji od osam adaptivnih logičkih blokova (ALM-ova). ALM je osnovna konstruktivna logička celina na kojoj se zasniva Stratix II arhitektura i omogućava implementacija logičkih funkcija. LAB-ovi su grupisani u redovima i kolonama u okviru komponenti.

M512 RAM blokovi su proste dual-port memorijske celine sa 512 bit-a plus bitovi parnosti (576 bit-a). Omogućavaju rezervisanu dual-port ili single-port memoriju do 18 bit-ne memorijske širine pri taktu i do 500 MHz. M512 blokovi su grupisani u kolonama između određenih LAB-ova.

M4k RAM blokovi su prave dual-port memorije sa 4 kbit-a plus bitovi parnosti (4,608 bit-a). Omogućuju true dual-port, simple dual-port i single-port memoriju širine do 36 bit-a pri taktu i do 550 MHz. M4k blokovi su grupisani u kolonama između određenih LAB-ova.

M-RAM blokovi su true dual-port memorijski blokovi sa 512 kbit-a plus bitovi parnosti (589,824 bit-a). Omogućuju true dual-port, simple dual-port i single-port memoriju širine do 144 bit-a pri taktu i do 420 MHz. Nekoliko M-RAM blokova, se nalazi unutar Logičke grupe.

Blok za Digitalno Procesiranje Signala (u daljem tekstu DSP), može implementirati osam 9x9 bit-nih full-precision množača, četiri 18x18 bit-nih full-precision množača ili jedan 36x36 bit-ni full-precision množač sa funkcijama sabiranja i oduzimanja. Ovi blokovi sadrže shift registre

62

za DSP aplikacije, uključujući FIR i beskonačno impulsno odzivne (IIR) filtre. DSP blokovi su grupisani u kolonoma i rade na frekvencijama i do 450 MHz.

Svaki U/I pin Stratix II komponente ima svoj U/I element (U/I-E), koji se nalazi na perifernim krajevima LAB redova i kolona. Ulazno/izlazni pinovi (U/I), podržavaju jednosmerne i diferencijalne U/I standarde. Svaki od ulazno/izlaznih elemenata (U/I-E) sadrži dvosmerni U/I bafer i šest registara za registrovanje ulaza, izlaza i signala za pobudu izlaza. Kada se ovim registrima doda rezervisani takt impuls, registri prikazuju izuzetne performanse i ulaznu podršku za eksterne memorije kao DDR i DDR2 SDRAM, RLDRAM II, i QDR II SRAM. Kanali sa serijskim interfejsom velike brzine u kombinaciji sa dinamičkom faznom regulacijom (DPA – Dynamic phase alignment) podržavaju transfere podataka i do 1Gbps-a preko LVDS ili HyperTransport™ tehnologije U/I standarda.

Slika 6-1 Stratix II Blok dijagram

Broj M512 RAM-a, M4k RAM-a, DSP blokova i M RAM blokova varira i zavisi od serije kojoj komponenta pripada. Sledeća tabela pokazuje te raspored ovih resursa u okviru Stratix II serije, Tabela 6-5.

63

Tabela 6-5. Stratix II Resursi

Komponenta M512 RAM Kolone/Blokovi

M4k RAM Kolone/Blokovi

M-RAM Blokovi

DSP Block Kolone/Blokovi

LAB Kolone

LAB Redovi

EP2S15 4 / 104 3 / 78 0 2 / 12 30 26

EP2S30 6 / 202 4 / 144 1 2 / 16 49 36

EP2S60 7 / 329 5 / 255 2 3 / 36 62 51

EP2S90 8 / 488 6 / 408 4 3 / 48 71 68

EP2S130 9 / 699 7 / 609 6 3 / 63 81 87

EP2S180 11 / 930 8 / 768 9 4 / 96 100 96


Svaki LAB se sastoji od 8 ALM-a, lanaca prenosa, zajedničkih aritmetičkih lanaca, LAB upravljačkih signala, lokalnih međusobnih sprežnih veza, i registarskih lanaca veza. Lokalne sprežne veze vrše transport signala između ALM-a unutar istog LAB-a. Registarski lanci vrše transfer registara izlaza ALM-a do susednog ALM registra unutar LAB-a. Quartus®II kompajler smešta povezane logike u LAB ili susedni LAB, omogućavajući upotrebu lokalnih, deljenih aritmetičkih lanaca, i lanaca registara radi uspostavljanja visokih performansi i prostorne efikasnosti sistema.

Slika 6-2 prikazuje Stratix II LAB Strukturu

64

Svaki LAB poseduje rezervisane upravljačke signale za upravljanje svojim ALM-ovima. Upravljački signali sadrže tri takt impulsa, tri startna takta, dva asihrona takta za pražnjenje, sinhrono pražnjenje, asihron preset/load, sinhroni load signal. Maksimalni broj simultanih upravljačkih signala je 11. (11 signala u istom vremenskom ternutku).

6.4 ALM – Adaptive Logic Modules (Adaptivni Logički Moduli)

Osnovna logička gradivna celina Stratix II arhitekture, adaptivni logički modul (ALM), omogućava napredne funkcije i efikasnu primenu logičkih funkcija. Svaki ALM ima različite look-up tabele (LUT), koji se mogu podeliti na adaptivne LUT-ove (ALUT-ove). Sa ukupno osam ulaza u dva ALUT-a , ALM može implementirati različite kombinacije sa dve funkcije. Pored adaptivno LUT zasnovanih resursa, svaki ALM sadrži dva programibilna registra, dva rezervisana puna sabirača, lanac prenosa, zajednički aritmetički lanac, i registarski lanac. Kroz ove rezervisane resurse, ALM može efikasno implementirati različite aritmetičke funkcije i pomeračke registre. Svaki ALM može da upravlja različitim tipovima međusobnih sprežnih veza, lokalnim vezama, veza između redova i kolona, lanaca prenosa, zajedničkih aritmetičkih lanaca, registar lanaca, i direktnih linkova.

Slika 6-3 High-Level blok Dijagram Stratix II ALM-a

65

6.5 Blok za Digitalno Procesiranje Signala (DSP)

Najčešće korišćene DSP funkcije su filtri sa konačnim impulsnim odzivom ili FIR filtri, složeni FIR filtri,filtri sa beskonačnim impulsnim odzivom ili IIR filtri, brze Furijerove transformacije FFT-funkcije, direktne kosinusne transformacije (DCT), i korelacije. Sve ovo koristi množač kao fundamentalne gradivne blokove. U nekim aplikacijama potrebno je korišćenje specijalnih funkcija kao što su pomnoži i dodaj (multiply-add) i pomnoži i akumuliraj (multiply-accumulate) . DSP blokovi Stratix II arhitekture, omogućavaju aritmetičko izvođenje ovih funkcija. Svaka od Stratix II komponenti sadrži od dva do četiri kolone DSP blokova, omogućavajući bržu implementaciju DSP funkcija nego što je to moguće upotrebom ALM-ova. Svaka Stratix II komponenta sadrži i do 24 DSP bloka po koloni, Tabela 6-6. Svaki DSP blok se može konfigurisati da podrži do:

• Osam 9 x 9 bit-nih množača • Četiri 18 x 18 bit-nih množača • Jedan 36 x 36 bit-ni množač

Tabela 6-6. DSP Blokovi u Stratix II Komponentama

Komponenta DSP Blokovi Ukupno 9 × 9 Množača Ukupno 18 × 18 Množača


EP2S15 12 96 48 12

EP2S30 16 128 64 16

EP2S60 36 288 144 36

EP2S90 48 384 192 48

EP2S130 63 504 252 63

EP2S180 96 768 384 96

Slika 6-4 DSP Blokovi uređeni u kolonama

66

U primeni su dva standarda u izradi Stratix II komponenti, komercijalni i industrijski standard. Industrijski standard izrade nudi komponente sa gradijentom brzine od -4, a u komercijalnom standardu izrade zastupljeni su -3 kao najbrža serija, -4, i -5.


U Stratix II arhitekturi, povezivanje između ALM-a, TriMartix memorije, DSP blokova, i U/I pinova omogućeno je primenom MultiTrack međusobnih sprežnih veza sa Direct Drive tehnologijom. MultiTarck se sastoji od kontinualnih, performansno optimizovanih veza po redovima i kolonama različitih dužina i brzina prenosa koje služe za interno povezivanje kao i povezivanje eksternih delova kola. Primenom Quartus II softvera dobija se automatska preraspodela kritičnih veza na brže vezne linije radi ostvarivanja većih performansi kola.

6.7 TriMatrix Memorijski blokovi

TriMatrix memorijski blokovi se sastoje od tri vrste RAM blokova: M512, M4k i M-RAM blokova. Iako se ovi blokovi međusobno razlikuju svi su u stanju da implementiraju memoriju sa ili bez parnosti, stavarnu dual-port memoriju, simple dual-port memoriju, single-port RAM, ROM i FIFO bafere.

6.8 Mreže za taktovanje i PLL petlje

Stratix II serija ima hijerahijsku strukturu taktovanja i višestruke PLL-ove sa naprednim funkcijama. Startix II sadrži 16 globalne linija za taktovanje i 32 regionalne linije (osam po kvadrantu komponente). Ovo omogućava postavljanje i do 24 takta po regionu komponente sa jako malim kašnjenjem. Hijerahijska struktura omogućava i do 48 jedinstvenih takt domena unutar Stratix II serije.

6.9 U/I struktura

Osnovne karakteristike su:

• Rezervisane diferencijalne i jednosmerne U/I bafere • 3.3V, 64 bit, 66 MHz PCI podrška • 3.3V,64 bit, 133 MHz PCI-X podrška • On-chip paralelni prekid • On-chip serijski prekid • Trostatički bafer • Bus-hold kolo • Kontrolu snage na izlazu kola • Programibilno ulazno/izlazno kašnjenje • DDR registre za eksterne memorije

67

6.10 Softver

Stratix serija je podržana od starne Altera® Quartus® II dizajn softvera, koji pruža sveobuhvanu sredinu za optimalno projektovanje sistema (SOPC – system-on-a-programmable-chip design). Softver sadrži i kompletnu simulaciju, šematski dizajn, kompilaciju i logičku sintezu, naprednu vremensku analizu, SignalTap® II logičku analizu.

6.11 Obeležavanje Stratix II serije

68

7. SERIJA STRATIX III FPGA KOLA

7.1 Osnovni pregled serije

Stratix III serija izrađena je po jednoj od najnaprednijih arhitektura, visokih performansi i male potrošnje u FPGA kolima koji se mogu naći danas na tržištu.

Mala potrošnja FPGA kola iz Stratix III serije postignuta je kroz primenu Alterine inovativne tehnologije: Programibilne Distribucije Snage u kolima (Programmable Power Technology), mogućnost gašenja pojedinih delova kola kada nisu u upotrebi i paljenja delova kola prema potrebi omogućavaju maksimalnu uštedu. Mogućnost promene napona napajanja jezgra, i najnovija tehnologija silicijumske optimizacije u izradi komponenti omogućili su postizanje najviših performansi FPGA kola sa minimalnom potrošnjom.

Specifičan dizajn Stratix III serije omogućava jednostavnu sistemsku integraciju i upotrebu, proizvodi se u tri različite familijarne vrste u zavisnosti od aplikativne namene.

• Stratix III L familija nudi dobro izbalansiranu logiku, memorijske resurse i odnose kod množača za najčešće upotrebljavane aplikacije

• Stratix III E familija pojačana većom memorijom i bržim množačima stvarana je za aplikacije koje zahtevaju veliku gustinu protoka podataka

• Stratix III GX familija je projektovana za najbrže i najgušće transfere podataka sa ugrađenim serijskim primo-predajnikom velike brzine

Baziran je na 1.1V, 65nm, u svim nivoima bakarnom procesu izrade SRAM-a, Stratix III je

programibilna alternativa ASIC-u i programibilnim procesorima za postizanje veoma brze implementacije logike, digitalnog procesiranja signala (DSP), integrisanog dizajna i arhitekture.

Stratix III serija uključuje i podršku za sigurnost podataka AES sa 256bit-nom enkripcijom. Kada je ultra sigurna pouzdanost neophodna, Stratix III serija poseduje automatsku detekciju korupcije na podacima u radnoj memoriji i korisničkim memorijskim ćelijama.

69

7.2 Karakteristike STRATIX III serije:

• Od 48,000 do 338,000 ekvivalentnih logičkih elemenata (LE) • Od 2,430 do 20,497 kbits napredne TriMatrix memorije koja se sastoji od tri vrste

memorijskih RAM blokova za implementaciju prave dual-port memorije i FIFO bafera

• DSP blokovi velike brzine omogućuju rezervisanu implementaciju 9x9, 12x12, 18x18, 36x36 množača (radne frekvencije do 550 MHz), množi i akumuliraj funkcija, i FIR filtara

• U/I:GND:PWD odnos od 8:1:1 • Programmable Power Technology koja smanjuje potrošnju a pruža maksimalne

performanse • Mogućnost promene napona napajanja jezgra omogućuje odabir najmanje potrošnje

ili najviših performansi • Do 16 globalnih taktovanja, 88 regionalnih i 116 perifernih taktova po komponenti • Do 12 PLL-a koji podržavalu PLL rekonfigurisanje, promenu takta, podesiva širina

protoka podataka, sinteza takta i dinamičko fazno šiftovanje • Memorijski interfejs sa rezervisanom podrškom DQS logike na svim U/I

konekcijama • Podrška za rad sa veoma brzim spoljnim memorijama DDR, DDR2, DDR3 SDRAM,

RLDRAM II, QDR II i QDR II+ SRAM na i do 24 modularne U/I konekcije • Do 1,104 korisnička U/I pina organizovana u 24 U/I banke koje podržavaju različite

industrijske standarde • Dinamičko odsecanje signala na čipu OCT sa automamtskom kalibracijom nivoa na

U/I konektorima • Veoma brza diferencijalna U/I podrška sa serijskim ili neserijskim SERDES kolima i

kolima sa dinamičko-faznim podešavanjem (DPA), za postizanje protoka od 1.25 Gbps

• Podrška za veoma brze mrežne i komunikacione standarde, SPI-4.2, SFI-4, SGMII, Utopia IV, 10 Gigabit Ethernet XSLI, RapidI/O i NPSI

• Jedino kolo velike gustine pakovanja, visoko performansno FPGA kolo sa podrškom za 256 bit-nu enkripciju

• Robusni on-chip hot-socketing dizajn napajanja kola • Integrisana provera redundasi kola (CRC) za proveru memorije i omogućavanja

visoke pouzdanosti • Ugrađeni mehanizni korekcije grešaka ECC za detekciju i korekciju konfiguracijske

ili korisničke greške u memoriji. • Podrška za Nios II procesore • Podrška za Altera® MegaCore® funkcije i Altera Megafunctions Partners Program

(AMPP)

70

Stratix III serija L kola nudi dobro izbalansiranu logiku, memorijske i resurse množača čineći ga upotrebljivim za široki opseg aplikacija dok serija E nudi više memorije i više množača po logičkoj celini čineći ga idealnim za bežične mreže, medicinsku grafiku i vojne upotrebe.

Stratix III serija se izrađuje u FineLine BGA kućištu, dimenzije komponenti iz Stratix III serije dati su u sledećoj tabeli.

Table 7–2. FineLine BGA Dimenzije Kućišta

Dimenzije 484 Pin 780 Pin 1,152 Pin 1,517 Pin 1,760 Pin

Nagib (mm) 1.00 1.00 1.00 1.00 1.00

površina (mm2) 529 841 1,225 1,600 1,849

Dužina/Širina (mm/ mm) 23/23 29/29 35/35 40/40 43/43

Kod Stratix III serije omogućena je vertikalna migracija u okviru istog kućišta između različitih serija, uz primenu Quartus II softvera projektovanje je pojednostavljeno jer softver automatski vrši adaptaciju navedenih migracionih komponenti pri postavljanju komponente na ploči, i vrši preraspodelu pinova. Ova karakteristika Stratix III serije omogućuje bržu i ekonomičniju adaptaciju uređaja za različite nivoe zahtevnosti aplikacija. Izrađuju se u tri brzinska nivoa -2,-3, i -4, pri čemu je -2 najbrži.

Table 7–1. Stratix III FPGA Familijarne Karakteristike

Komponenta/Karakteristik

a ALM LE

M9k blocko

vi

M144k blocko-

vi MLAB

Blockovi

Ukupno Ugrađeni

h RAM kbit-a

MLAB kbit-a

Ukupno Memorij

skih kbit-a

18×18-bit množači

(FIR Mod) PLL

EP3SL50 19K 47.5k 108 6 950 1,836 594 2,430 216 4

EP3SL70 27K 67.5k 150 6 1,350 2,214 844 3,058 288 4

EP3SL110 43K 107.5k 275 12 2,150 4,203 1,344 5,547 288 8

EP3SL150 57K 142.5k 355 16 2,850 5,499 1,781 7,280 384 8

EP3SL200 80K 200k 468 24 4,000 7,668 2,500 10,168 576 12

EP3SE260 102K 255k 864 48 5,100 14,688 3,188 17,876 768 12

Stratix III Logička Familija

EP3SL340 135K 337.5k 1,040 48 6,750 16,272 4,219 20,491 576 12

EP3SE50 19K 47.5k 400 12 950 5,328 594 5,922 384 4

EP3SE80 32K 80k 495 12 1,600 6,183 1,000 7,183 672 8

EP3SE110 43K 107.5k 639 16 2,150 8,055 1,344 9,399 896 8

Stratix Unapređ-ena Familija

EP3SE260 102K 255k 864 48 5,100 14,688 3,188 17,876 768 12

71

7.3 Arhitekturne karakteristike Stratix III serije

7.3.1 Grupa Logičkih Blokova ( LBA ) i Adaptivni Logički Moduli ( ALM )

LBA se sastoji od osnovnih gradivnih ćelija: Adaptivnih Logičkih modula (ALM), koji se mogu konfigurisati za implementaciju logike, aritmetike, i registarskih funkcija. Svaki LAB se sastoji, od deset ALM, lanaca prenosa, deljenih aritmetičkih lanaca, LAB kontrolnih signala, lokalnih međuveza, i registarskih vezivnih lanaca. ALM je proširio uobičajenu četvoro ulaznu look-up tabelu na sedam ulaza, povećavajući performanse smanjujući broj logičkih elemenata (LE), logičkih nivoa, i prateće veze. ALM je deo inovativne logičke strukture koja omogućuje postizanje najviših performansi, smanjujući veličinu komponente i potrošnju. ALM maksimizuje DSP učinak u kolu omogućujući obradu kompleksnih aritmetičkih funkcija. Primenom Quartus II kompajlera vrši se smeštanje pomenute logike u LAB ili susedne LAB-ove omogućujući korišćenje lokalnih, deljenih aritmetičkih lanaca, i registarskih lančanih konekcija za povećanje performansi i prostorne optimizacije.

LAB u Stratix III seriji ima jednu novu jedinicu nazvanu MLAB, koja dodaje memorijske sposobnosti samom LAB-u. MLAB predstavlja najbolju realizaciju LAB-a koja sadrži sve karakteristike LAB-a. MLAB podržava maksimalno 640 bit-ne proste dual-port SRAM memorije. Svaki ALM u MLAB-u se može konfigurisati kao 64x1 ili 32x2 blok, odakle se dobija konfiguracija 64x10 ili 32x20 prostih dual-port SRAM memorijskih blokova. MLAB i LAB blokovi uvek koegzistiraju kao parovi u svim StratixIII serijama omogućujući raspodelu od 50-50% između MLAB-a i LAB-a.

7.3.2 MultiTrack Međusobno povezivanje

U okviru Stratix III arhitekture, povezivanje između ALM-a, TriMartix memorije, DSP blokova, i U/I pinova omogućeno je primenom MultiTrack međusobnih veza sa Direct Drive tehnologijom. MultiTarck se sastoji od kontinualnih, performansno optimizovanih veza po redovima i kolonama koje se prostiru na fiksnim dužinama. Ovakva struktura povezivanja omogućuje postizanje očekivanih performansi kada se vrši vertikalna migracija između serija. MultiTrack je tako koncepiran da omogućuje direktnu vezu ka 34 susedna LAB-a, vezu sa jednim skokom do 96 susednih LAB-a i sa dva skoka do 160 susedna LAB-a.

7.3.3 TriMatrix Memorijski Blokovi

TriMatrix ugrađeni blokovi omogućuju upotrebu tri različite vrste SRAM memorija da bi uspešno adresirala sve potrebe Stratix III serije FPGA komponente. Sastoji se od sledećih memorijskih blokova:

• Od 640 bit-nog MLAB bloka optimizovanog za implementaciju filtarskih linija za kašnjenje, malih FIFO bafera i pomeračkih registara

• Od 9 kbit-nog M9k bloka koji se koristi kao standardna memorija

72

• Od 144 kbit-nog M144k bloka koji se koristi za skladištenje procesorskog koda i video frejm baferovanja

TriMatrix memorijski blokovi omogućuju do 16,272 kbit-a ugrađene SRAM

memorije na operativnim brzinama do 600 MHz.

7.3.4 DSP Blokovi

StratixIII serija kola poseduje rezervisane visoko performansne DSP blokove optimizovane za DSP aplikacije koje zahtevaju veliku propusnu moć. Omogućena je implementacija raznih visoko performansnih DSP aplikacija kao što su kompleksni sistemi WiMAX, 3GPP WCDMA, CDMA2000, Voice over Internet protokol (VoIP), H.264 video kompresije, i HDTV televizije u kojima visoko-performansni DSP blokovi procesiraju podatke. Stratix III serija može implementirati i do 112 DSP blokova u svoju arhitekturu. Standardno su implementirani FIR filtri, IIR filtri, kompleksni FIR filtri, brze Furijerove transformacije (FFT), i diskretne kosinusne funkcije (DCT).

7.3.5 Mreže za taktovanje i PLL petlje

U Stratix III seriji zastupljene su Globalne mreže za taktovanje (GCLKs), Regionalne mreže za taktovanje (RCLKs), i Periferijalne mreže za taktovanje. Ovi takt impulsi su organizovani u hijerahijsku strukturu taktovanja koja se prostire na 104 jedinstvena takt domena ( 16 GLCK + 88 RCLK ), i omogućuju postojanje i do 38 ( 16 GLCK + 22 RCLK ) jedinstvenih GLCK/RCLK takt izvora po kvadrantu Stratix III komponente.

Stratix III serija poseduje obilan PLL resurs koji omogućava do 12 PLL-a po komponenti i do 10 izlaza po PLL-u. Svaki izlaz se može nezavisno programirati omogućavajući na taj način postizanje jedinstvene frekvencije na izlazu koja nema uticaja ni na jednu drugu ulaznu ili izlaznu granu kola.

7.3.6 U/I struktura

Stratix III serija sadrži i do 24 modularne U/I veze, od koje svaka sadrži 24, 32, 36, 40 ili 48 U/I -a. U/I veze sa leve i desne strane komponente podržavaju vezivanje na spoljne memorije sa brzinama do 333 MHz, i vezivanje na diferencijalni U/I interfejs sa 1.25 Gbits-nim performansama. U/I veze sa donje i gornje strane komponente podržavaju vezivanje na spoljne memorije brzina do 400 MHz i vezivanje diferencijalnih ulazno/izlaznih interfejsa koji rade na brzinama i do 800/500 MHz respektivno. Podržani su različiti U/I industrijski standardi radi lakše sistemske integracije.

73

7.3.7 Spoljni Memorijski Interfejsi

Stratix III U/I struktura je kompleno redijzanirana od početka pa do kraja, da bi se omogućila fleksibilnost i visoke performanse u radu sa sadašnjim spoljnim memorijama i memorijskim standardima u razvoju, kao DDR, DDR2, DDR3, QDRII, QDRII+ i RDLRAMII na frekvencijama i do 400 MHz.

Stratix III serija koja podržava 256 bit-nu ključ enkripciju koja onemogućuje kopiranje dizajna i njegovu promenu. Koristi se AES ili unapređeni enkripcioni standard.

Takođe je implementirana detekcija i ispravka grešaka, mekih grešaka u CRAM ćelijama. Omogućena je konstantna provera sadržaja memorije tokom korišćenja i upoređivanja sa CRC zapisanim vrednostima. Omogućavajući najviši stepen pouzdanosti podataka.

7.3.8 Progarmibilno napajanje

U ovoj seriji je zastupljena poslednja reč tehnologije u uštedi energije u FPGA kolima. Mogućnost paljenja i gašenja delova komponente u zavisnosti od potreba, postavljanje u modove minimalne potrošnje i maksimalnih performansi omogućuju postizanje najviših performansi sa najmanjim utroškom.

7.4 Softver

Stratix III serija je podržana od starne Altera Quartus II dizajn softvera, verzije 6.1, koji pruža sveobuhvatnu sredinu za optimalno projektovanje sistema (SOPC – system-on-a-programmable-chip design). Softver sadrži i kompletnu simulaciju, HDL i šematski dizajn, kompilaciju i logičku sintezu, i naprednu vremensku analizu.

7.5 Obeležavanje Stratix III serije

74

8. MAX 3000A SERIJA

8.1 Karakteristike

• Programibilna logika zasnovana na CMOS EEPROM-u, u MAX® arhitekturi, odlikuje se niskom cenom i visokim performansama

• 3.3-V, ISP (in-system programmability) progarmibilnosti u sistemu kroz IEEE 1149.1 standard

• Unapređene ISP funkcije • Unapređeni ISP algoritam za brže programiranje • ISP – završni bit da bi se osigurao završetak programiranja • Pull-up otpornik na U/I pinu za vreme ISP programiranja • PLD velike gustine pakovanja od 600 do 10,000 upotrebljivih gejtova ( ulaza ) • 4.5-ns, pin na pin logičko kašnjenje sa frekvencijama brojača do 227.3 MHz • MultiVolt™ U/I interfejs koji omogućuje da jezgro radi na 3.3V, a da U/I pinovi budu

kompatibilni za rad sa 5.0-V,3.3-V i 2.5-V-nim logičkim nivoom • Broj pinova je od 44 do 256, u različitim kućištima TQFP - tanko četvorostruko ravno

pakovanje, PQFP – plastično četvorostruko ravno pakovanje, PLCC i FineLine BGA • Podrška za vruće povezivanje (Hot Socketing) • Programibilno povezivanje celina - PIA za kontinualnu ruting strukturu brzih i

zagarantovanih performansi • Temperaturni opseg industrijskih standarda • PCI kompatibilnost • Bus-Friendly arhitektura • Mogućnost izlaza otvorenog drejna • Programibilni makro-ćelijski flipflopovi sa individualnim kontrolama brisanja, stavljanja

u stanje , klok, klok signal dozvole • Programibilna kontrola uštede energije sa mogućnošću gašenja do 50% makroćelija • Podesivi bit sigurnosti za zaštitu dizajna • Softverska podrška za automatsko postavljanje logike i rutiranje, od strane Alterinog

razvojnog sistema za Windows-PC i Sun stanice, SPARC stanice i HP 9000

Talela 8-1. MAX 3000A Komponentne Karakteristike

Karakteristika EPM3032A EPM3064A EPM3128A EPM3256A EPM3512A

upotrebljivi gejtovi 600 1,250 2,500 5,000 10,000

Makroćelije 32 64 128 256 512 Grupa Logičkih Blokova ( LAB ) 2 4 8 16 32

Maksimalan broj U/I pinova 34 66 98 161 208

tPD (ns) 4.5 4.5 5.0 7.5 7.5

tSU (ns) 2.9 2.8 3.3 5.2 5.6

tCO1 (ns) 3.0 3.1 3.4 4.8 4.7

fCNT (MHz) 227.3 222.2 192.3 126.6 116.3

75

8.2 Opšti opis

Zasnovane na Alterinoj MAX arhitekturi, MAX 3000A komponente imaju nisku cenu a visoke performanse. Proizvedene upotrebom napredne CMOS tehnologije, zasnovan na EEPROM-u, MAX 3000A uređaj radi na naponu od 3.3-V, i omogućuje 600 do 10,000 upotrebljivih gejtova, ISP-a, kašnjenje pin na pin od 4.5-ns i brzinu brojača od 227.3 MHz. Izrađuju se u brzinskim indeksima -4, -5, -6, -7 i -10, i kompatibilni su sa PCI standardom revizije 2.2.

Tabela 8-2. MAX 3000A Brzinski Indeksi

Indeks Brzine Komponenta

–4 –5 –6 –7 –10

EPM3032A v v v EPM3064A v v v EPM3128A v v v EPM3256A v v EPM3512A v v

MAX 3000A arhitektura stopostotno podržava tranzistor na tranzistor –TTL logikičku emulaciju i integraciju na niskom nivou visoke gustine pakovanja – SSI, integraciju na srednjem nivou – MSI, i integraciju na visokom nivou – LSI, logičkih funkcija. Proizvode se u različitim kućištima: PLCC, TQFP, PQFP i Fine Line BGA.

Tabela 8-3. MAX 3000A Maksimalan Broj U/I Pinova

Komponenta 44–Pin PLCC

44–Pin TQFP

100–Pin TQFP

144–Pin TQFP

208–Pin PQFP


EPM3032A 34 34 EPM3064A 34 34 66 EPM3128A 80 96 98

EPM3256A 116 158 161

EPM3512A 172 208

MAX 3000A koriste CMOS EEPROM ćelije za implementaciju logičkih funkcija. Arhitektura MAX 3000A je projektovana da bude korisnički programibilna. Implementirane su razne samostalne kombinacione i sekvencijalne funkcije. Ova kola mogu biti reprogramirana za brze i efikasne iteracije za vreme projektovanja i ispravljanja grešaka, a trpe do sto brisanja i upisivanja.

MAX3000A kola sadrže od 32 do 512 makro-ćelije, upakovane u grupe od po 16 makro-ćelije, koje se nazivaju grupe logičkih blokova ili LAB-ovi. MAX3000A kola poseduju optimizaciju odnosa brzina / potrošnja, ovakva osobina kola omogućuje upravljanje delovima sistema i njihovo postavljanje u najviši režim rada (najveća brzina-najveća potrošnja) ili postavljanje u optimalni režim rada dobre performanse a mala potrošnja, upravljanje se vrši u odnosu na trenutnu zahtevnost

76

obrađivanih funkcija u sistemu. Izlaz kola se može postaviti na logičke nivoe od 2.5 V i 3.3 V, dok ulazi imaju toleranciju od 2.5 V, 3.3 V i 5.0 V, što omogućava upotrebu MAX3000A serije kola u sistemima sa različitim naponskim nivoima signala.

MAX3000A serija je podržana od strane Alterinog razvojnog softvera koji uključuje pakete sa kompletnom šematikom, tekst u VHDL-u, Verilog HDL, Altera Hardware Description Language (AHDL), logičku simulaciju i sintezu i rutine za programiranje uređaja.

8.3 Funkcionalni opis kola

MAX 3000A arhitektura sastoji se iz sledećih elemenata:

• Grupe logičkih blokova – LAB-ovi • Makroćelije • Proširivi resursi ( deljivi i paralelni ) • Programibilna grupa veza – PIA • U/I upravljački blokovi

MAX 3000A arhitektura sadrži četiri rezervisana ulaza koji se mogu koristiti kao ulazi opšte namene ili kao ulazi velike brzine, globalni upravljački signali (takt, brisanje, i dva signala dozvole izlaza) za svaku makroćeliju i U/I pin.

8.4 LAB struktura

Arhitektura MAX 3000A kola se zasniva na povezivanju visoko performansnih LAB blokova. Svaki LAB se sastoji iz šesnaest grupa makroćelija, kao na Slici 8-1. Više LAB-ova je povezano preko PIA, globalne magistrale koja je vezana na sve rezervisane ulaze, U/I pinove i makroćelije.

Svaki LAB se napaja sledećim signalima:

• Za standardne logičke ulaze koriste se 36 signala sa PIA • Globalni upravljački signali se koriste za sekundarne registarske funkcije

77

Slika 8-1 Prikazuje arhitekturu MAX 3000A kola

8.5 Makroćelije

Makroćelije MAX 3000A kola se mogu individualno podesiti za rad sa sekvencijalnim logičkim operacijama ili logičkim kombinacionim operacijama. Makroćelije se sastoje iz tri funkcionalna bloka: logičke grupe, selektivne matrice signala rezultata/uslova i programibilnih registara. Na slici 8-2. prikazana je MAX 3000A makroćelija.

Kombinaciona logika se implementira u logičku grupu, što obezbeđuje pet načina rada po makroćeliji. Selektivna matrica za različite načine rada alocira resurse ili za primarne logičke ulaze (za OR i XOR gejtove), za implementaciju kombinacionih funkcija ili kao sekundarni ulazi u registar makroćelije kao signal za postavljanje, klok, i klok signal dozvole.

Dve vrste dodatnih signala rezultat/uslov su dostupni u nadoknadi neophodnih signala-ulaza u makroćeliji za implementaciju složenih fukcija:

• Deljeni dodatni signali rezultat/uslov, koji ustvari predstavljaju povratne veze ka logičkom nizu

• Paralelni dodatni signali rezultat/uslov, koji predstavljaju signale pozajmljene iz susednih makroćelija

78

Slika 8-2 MAX 3000A makroćelija

Primenom Alterinog razvojnog softvera vrši se automatska optimizacija preraspodele resursa prema logičkim zahtevima projekta. Za registrovane funkcije, svaki flip-flop makroćelije se može individualno programirati da implementira D, T, JK ili SR operacije sa programibilnom kontrolom takt signalima. Flip-flopovi se mogu prevezati kada se upotrebljavaju kombinacione funkcije. Tokom projektovanja sistema korisnik određuje željeni tip flip-flopa, a Alterin projektni sistemski softver određuje najefikasniju flip-flop operaciju za svaku registrovanu funkciju radi bolje optimizacije i upotrebljivosti sistema.

8.6 Dodatni signali rezultat/uslov

Iako se većina logičkih funkcija može implementirati sa pet signala rezultat/uslov koji su već dostupni u svakoj makroćeliji, jako kompleksne logičke funkcije traže još dodatnih signala. Druga makroćelija se može koristi za snabdevanje neophodnim logičkim resursima. I pored toga, MAX 3000A arhitektura raspolaže sa dodatnim deljenim i dodatnim paralelnim logičkim resursima, koji omogućavaju dodatne signale rezultat/uslov bilo kojoj makroćeliji unutar istog LAB-a. Ovi dodatni logički resursi omogućavaju da se bilo koja logička sinteza obavlja sa najmanjim brojem logičkih resursa za postizanje najveće moguće brzine.

79

8.7 Deljeni dodatni signali rezultat/uslov

Svaki LAB ima šesnajest deljenih dodatnih signala koji se mogu posmatrati kao skup nedodeljenih signala rezultat/uslov (po jedan iz svake makroćelije) sa invertovanim izlazima koji se vraćaju u logički niz. Svaki deljeni logički resurs se može koristiti od strane bilo koje ili svih makroćelija u LAB-u za realizaciju kompleksnih logičkih funkcija. Na sledećoj slici 8-3. prikazano je kako deljeni logički resurs napaja više makroćelija.

Slika 8-3.MAX3000A Deljeni logički resursi

8.8 Paralelni dodatni logički resursi

Paralelni dodatni logički resursi su nekorišćeni signali rezultat/uslov koji se mogu dodeliti susednoj makroćeliji na korišćenje, radi implementacije brzih i kompleksnih logičkih funkcija. Paralelni dodatni resursi dozvoljavaju do 20 signala rezultat/uslov da direktno napajaju makroćelijsku OR logiku, sa pet signala u makroćeliji i 15 dodatnih iz okolnih makroćelija unutar LAB strukture.

80

Slika 8-4 Paraleni dodatni logički resursi

8.9 PIA – programibilna grupa sprežnih veza

Logika između LAB-ova se povezuje preko programibilne grupe sprežnih veza – PIA veza. Globalna magistrala je programibilan put koji povezuje bilo koji izvor signala sa bilo kojim odredištem unutar komponente. Svi signali MAX 3000A kola, rezervisani ulazi, U/I pinovi, i izlazi makroćelija se prenose preko PIA veza, koja omogućava dostupnost ovih signala kroz celu komponentu. Samo signali koji su neophodni LAB-u se i dovode od PIA do svakog LAB-a. Na Slici 8-5. prikazano je rutiranje signala sa PIA na LAB.

Slika 8-5 Rutiranje signala PIA – LAB.

81

Kod rutiranja koji su zasnovani na kanalima veza, kašnjenja su kumulativna, promenjljiva i zavisna od putanje, MAX 3000A PIA veze imaju očekivano kašnjenje. Tako da se za svaki projekat unapred mogu proračunati njegove performanse kašnjenja.

8.10 U/I - Upravljački Blokovi

Upravljački U/I blokovi omogućavaju svakom U/I pinu da bude individualno konfigurisan za ulaz, izlaz, ili bidirekcionu operaciju. Svi U/I pinovi imaju trostatički bafer koji se individualno upravlja globalnim izlaznim signalom dozvole, ili je direktno vezan za uzemljenje ili VCC. Na slici 8-6. prikazan je U/I upravljački blok. U/I upravljački blok ima od 6 do 10 globalnih izlaznih signala dozvole.

Slika 8-6 U/I Upravljački Blok

82

8.11 Operativni radni parametri

Sledeća tabela daje uvid u osnovne radne parametre MAX 3000A kola pri maksimalnim apsolutnim vrednostima.

Tabela 8-4. MAX 3000A Apsoluntne Maksimalne Vrednosti Parametara Simbol Parametar Uslovi Min Max Jedinica

VCC Napon Napajanja –0.5 4.6 V

VI DC ulazni napon U odnosu na uzemljenje

–2.0 5.75 V

IOUT DC izlazni napon, po pinu –25 25 mA

TSTG Temperatura skladištenja Bez polarizacije –65 150 ° C

TA Temperatura ambijenta Polarizovana komponenta –65 135 ° C

TJ Temperatura spoja PQFP i TQFP kućišta, polarizovana 135 ° C

Izgled komponente sa pinovima-izlaza:

Slika 8-7 Pin-out dijagram za PLCC i TQFP - 44-oro pinsko kućište

83

9. MAX 7000 SERIJA

9.1 Karakteristike

• MAX 7000 serija programibilne logike zasnovana je na EEPROM-u visokih performansi izgrađenim u MAX arhitekturi druge generacije

• 5.0-V, ISP (in-system programmability) progarmabilnosti u sistemu kroz IEEE 1149.1 standardu (nalazi se na MAX 7000S kolu) i ISP sigurnosni standard IEEE 1532

• Kompletna EPLD familija kola, velike gustine pakovanja od 600 do 5,000 upotrebljivih gejtova (Tabele 1-1. i 1-2.)

• 5-ns, pin na pin logičko kašnjenje sa frekvencijama brojača do 175.4 MHz • PCI kompatibilnost • Opcija otvorenog drejna za MAX7000S seriju • Programibilni makro-ćelijski flipflopovi sa individualnim kontrolama brisanja

stavljanja u stanje , klok, klok signala dozvole • Programibilni mod uštede energije i do 50% po makroćeliji • Kućišta od 44 do 208 pina dostupnih u plastičnom J-lead nosaču procesora (PLCC),

keramičkom PGA, plastičnom četvorostruko ravnom pakovanju (PQFP), pakovanju za velike snage (RFQP), i 1.0mm tankom (TQFP) pakovanju

• Operativni rad na 3.3-V ili 5.0-V, poseduje MultiVolt™ U/I interfejs koji omogućava komponenti da radi na naponu od 3.3-V i 5.0-V

• Podesiva distribucija dodatnih signala rezultat/ulaz dozvoljavajući i do 32 signala po makroćeliji

• Softverska podrška za automatsko postavljanje logike i rutiranje, od strane Alterinog razvojnog sistema za Windows-PC i Sun stanice, SPARC stanice i HP 9000

Tabela 9-1. MAX 7000 Serija – Karakteristike komponenti

Karakteristike EPM7032 EPM7064 EPM7096 EPM7128E EPM7160E EPM7192E EPM7256E

Upotrebljivi gejtovi 600 1,250 1,800 2,500 3,200 3,750 5,000

Makroćelije 32 64 96 128 160 192 256

LAB 2 4 6 8 10 12 16

Maksimalan broj U/I pinova 36 68 76 100 104 124 164

tPD (ns) 6 6 7.5 7.5 10 12 12

tSU (ns) 5 5 6 6 7 7 7

tFSU (ns) 2.5 2.5 3 3 3 3 3 tCO1 (ns) 4 4 4.5 4.5 5 6 6 fCNT (MHz) 151.5 151.5 125.0 125.0 100.0 90.9 90.9

84

Tabela 9-2. MAX 7000S Serija Karakteristike komponenti

Karakteristike EPM7032S EPM7064S EPM7128S EPM7160S EPM7192S EPM7256S Upotrebljivi gejtovi 600 1,250 2,500 3,200 3,750 5,000

Makroćelije 32 64 128 160 192 256

LAB 2 4 8 10 12 16

Maksimalan broj U/I pinova 36 68 100 104 124 164

tPD (ns) 5 5 6 6 7.5 7.5

tSU (ns) 2.9 2.9 3.4 3.4 4.1 3.9 tFSU (ns) 2.5 2.5 2.5 2.5 3 3

tCO1 (ns) 3.2 3.2 4 3.9 4.7 4.7

fCNT (MHz) 175.4 175.4 147.1 149.3 125.0 128.2

9.2 Opšti opis

MAX 7000 serija kola odlikuje se velikom gustinom pakovanja i predstavlja visoko performansno PLD kolo zasnovano na MAX arhitekturi druge generacije. Proizvedeno sa naprednom CMOS tehnologijom, zasnovano na EEPROM-u MAX 7000 serija omogućuje od 600 do 5,000 upotrebljivih gejtova, ISP, pin na pin kašnjenja do 5-ns i brzinu brojača do 175.4 MHz. MAX7000S i MAX7000 serija kola izrađuje se sa indeksima brzine od -5, -6, -7 i -10, MAX7000E serija se izrađuje sa indeksima brzine od -5, -6, -7, -10P i -12P, a podržan je kod svih serija standard PCI revizije 2.2 .

Tabela 9-3. Indeksi Brzine za MAX7000 seriju


-5 -6 -7 -10P -10 -12P -12 -15 -15T -20

EPM7032 v v v v v v EPM7032S v v v v EPM7064 v v v v v EPM7064S v v v v EPM7096 v v v v EPM7128E v v v v v v EPM7128S v v v v EPM7160E v v v v v EPM7160S v v v v EPM7192E v v v v EPM7192S v v v EPM7256E v v v v EPM7256S v v v

85

MAX 7000E serija ima nekoliko poboljšanja: dodatni stepen za globalno taktovanje, dodatne kontrole za postavljanje izlaza, poboljšane resurse za međupovezivanje, brze ulazne prihvatne registre, i programibilnu brzinu promene logičkih signala.

MAX 7000 serija sadrži od 32 do 256 makroćelije koje su grupisane u celine od po 16 makroćelija, koje se nazivaju niz logičkih blokova ili LAB. Svaka makroćelija poseduje programibilni AND / fiksan – OR niz, i upravljiv registar sa nezavisno programibilnim klokom, taktom dozvole, taktom za brisanje, i funkcija za postavljanje u stanje. Da bi izgradile kompleksne funkcije svaka makroćelija se može dopuniti deljivim dodatnim resursima i dodatnim paralelnim resursima velikih performansi, da bi se omogućilo raspolaganje sa i do 32 upotrebljiva signala po makroćeliji.

MAX 7000 serija omogućava programibilan odnos između performansi i brzine. Oni delovi kojima je brzina od kritičnog značaja mogu raditi na velikoj brzini a pri punoj snazi, dok ostali na normalnoj brzini i niskoj potrošnji. Ovakva optimizacija odnosa brzine rada i potrošnje omogućuje programiranje makroćelija za rad pri 50% i manje od nominalne snage a da pritom ne izazivaju veliko kašnjenje. Izlaz MAX 7000 serije se može koristiti u sistemima sa različitim naponima logičkih nivoa, inače primenjivi su 3.3 V i 5.0 V nivoi.

MAX7000 serija je podržana od strane Alterinog razvojnog softvera koji uključuje pakete sa kompletnom šematikom, tekst u VHDL-u, Verilog HDL, Altera Hardware Description Language (AHDL), logičku simulaciju i sintezu i rutine za programiranje uređaja.

9.3 Fukcionalni opis kola

MAX 7000 arhitektura sastoji se iz sledećih elemenata:

• Grupe logičkih blokova – LAB-ovi • Makroćelije • Proširivi resursi (deljivi i paralelni) • Programibilna grupa veza – PIA • U/I upravljački blokovi

MAX 7000 arhitektura sadrži četiri rezervisana ulaza koji se mogu koristiti kao ulazi opšte namene ili kao ulazi velike brzine, globalni kontrolni signali (takt, brisanje, i dva signala dozvole izlaza) za svaku makroćeliju i U/I pin. Na slici 1-1. prikazana je arhitektura EPM7032, EPM7064 i EPM 7096 kola.

86

Slika 9-1 Arhitektura EPM7032, EPM7064 i EPM 7096 kola.

Slika 9-2 Arhitektura MAX 7000E i MAX 7000S serije kola

87

9.4 LAB struktura

Arhitektura MAX7000 kola se zasniva na povezivanju visoko performansnih nizova logičkih blokova zvanih LAB blokovi. Svaki LAB se sastoji iz šesnaest grupa makroćelija, kao na slici 9-1.i 9-2. Više LAB-ova je povezano preko PIA, globalne magistrale koja je vezana na sve rezervisane ulaze, U/I pinove i makroćelije.

Svaki LAB se napaja sledećim signalima:

• Za standardne logičke ulaze koriste se 36 signala sa PIA • Globalni kontrolni signali koji se koriste za sekundarne registarske funkcije • Direktne ulazne linije od U/I pinova do registara koji se koriste za brzo postavljanje

MAX7000E i MAX7000S serije kola

9.5 Makroćelije

Makroćelije MAX 7000 kola se mogu individualno podesiti za rad sa sekvencijalnim logičkim operacijama ili kombinacionim logičkim operacijama. Makroćelije se sastoje iz tri funkcionalna bloka: logičke grupe, selektivne matrice signala rezultata/uslova i programibilnih registara. Na slici 9-3. prikazana je makroćelija EPM7032, EPM7064 i EPM 7096 kola.

Slika 9-3 Makroćelija EPM7032, EPM7064 i EPM 7096 kola.

88

Slika 9-4 Makroćelija MAX 7000E i MAX 7000S serije kola

Kombinaciona logika se implementira u logički niz, što obezbeđuje pet načina rada po makroćeliji. Selektivna matrica za različite načine rada alocira resurse ili za primarne logičke ulaze (za OR i XOR gejtove), za implementaciju kombinacionih funkcija ili kao sekundarni ulazi u registar makroćelije kao signal za postavljanje, klok, i klok signal dozvole.

Dve vrste dodatnih signala rezultat/uslov su dostupni u nadoknadi neophodnih signala-ulaza u makroćeliji za implementaciju složenih fukcija:

• Deljeni dodatni signali rezultat/uslov, koji ustvari predstavljaju povratne veze ka logičkom nizu

• Paralelni dodatni signali rezultat/uslov, koji predstavljaju signale pozajmljene iz susednih makroćelija

Primenom Alterinog razvojnog softvera vrši se automatska optimizacija preraspodele

resursa prema logičkim zahtevima projekta. Za registrovane funkcije svaki flip-flop makroćelije se može individualno programirati da implementira D, T, JK ili SR operacije sa programibilnom kontrolom takt signalima. Flip-flopovi se mogu prevezati kada se upotrebljavaju kombinacione funkcije. Tokom projektovanja sistema korisnik određuje željeni tip flip-flopa, a Alterin projektni sistemski softver određuje najefikasniju flip-flop operaciju za svaku registrovanu funkciju radi bolje optimizacije i upotrebljivosti sistema.

Svaki programibilni registar se može taktovati na tri različita načina:

• Globalnim takt signalom, ovim načinom se postiže najbrži odziv takt – izlaz • Globalnim takt signalom i signalom dozvole sa visokim stanjem takt signala. Ovde je

signal dozvole postavljen za svaki flip-flop i još uvek omogućava veoma brzi odziv takt – izlaz

• Nizom takt signala implementiranim u prolaznim signalima, ovakav način omogućuje taktovanje flip-flopova signalima iz ukopanih makroćelija ili U/I pinova

89

9.6 Dodatni signali rezultat/uslov

Iako se većina logičkih funkcija može implementirati sa pet signala rezultat/uslov koji su već dostupni u svakoj makroćeliji, jako kompleksne logičke funkcije traže još dodatnih signala. Druga makroćelija se može koristi za snabdevanje neophodnim logičkim resursima. I pored toga, MAX 7000 arhitektura raspolaže sa dodatnim deljenim i dodatnim paralelnim logičkim resursima, koji omogućavaju dodatne signale rezultat/uslov bilo kojoj makroćeliji unutar istog LAB-a. Ovi dodatni logički resursi omogućavaju da se bilo koja logička sinteza obavlja sa najmanjim brojem logičkih resursa za postizanje najveće moguće brzine.

9.7 Deljeni dodatni signali rezultat/uslov

Svaki LAB ima šesnajest deljenih dodatnih signala koji se mogu posmatrati kao skup nedodeljenih signala rezultat/uslov (po jedan iz svake makroćelije) sa invertovanim izlazima koji se vraćaju u logički niz. Svaki deljeni logički resurs se može koristiti od strane bilo koje ili svih makroćelija u LAB-u za realizaciju kompleksnih logičkih funkcija. Na sledećoj slici 9-5. prikazano je kako deljeni logički resurs napaja više makroćelija.

Slika 9-5 Deljeni logički resursi kod MAX 7000 serije

90

9.8 Paralelni dodatni logički resursi

Paralelni dodatni logički resursi su nekorišćeni signali rezultat/uslov koji se mogu dodeliti susednoj makroćeliji na korišćenje, radi implementacije brzih i kompleksnih logičkih funkcija. Paralelni dodatni resursi dozvoljavaju do 20 signala rezultat/uslov da direktno napajaju makroćelijsku OR logiku, sa pet signala u makroćeliji i 15 dodatnih iz okolnih makroćelija unutar LAB strukture.

Slika 9-6 Paraleni dodatni logički resursi

9.9 PIA – programibilna grupa sprežnih veza

Logika između LAB-ova se povezuje preko programibilne grupe sprežnih veza – PIA veza. Globalna magistrala je programibilan put koji povezuje bilo koji izvor signala sa bilo kojim odredištem unutar komponente. Svi signali MAX 7000 serije kola, rezervisani ulazi, U/I pinovi, i izlazi makroćelija se prenose preko PIA veza, koja omogućava dostupnost ovih signala kroz celu komponentu. Samo signali koji su neophodni LAB-u se i dovode od PIA do svakog LAB-a. Na slici 9-7. Prikazano je, kako se sa PIA rutira signala na LAB. EEPROM ćelija kontroliše jedan ulaz do dvo ulaznog AND gejta, koji služi za odabir signala sa PIA ka LAB-u.

91

Slika 9-7 Rutiranje signala PIA – LAB.

Kod rutiranja koji su zasnovani na kanalima veza, kašnjenja su kumulativna, promenjljiva i zavisna od putanje, MAX 7000 PIA veze imaju očekivano kašnjenje. Tako da se pri svakom projektovanju unapred mogu očekivati njegove performanse i kašnjenja.

9.10 U/I Upravljački Blokovi

U/I upravljački blokovi omogućavaju svakom U/I pinu da bude individualno konfigurisan za ulaz, izlaz, ili bidirekcionu operaciju. Svi U/I pinovi imaju trostatički bafer koji se individualno upravlja globalnim izlaznim signalom dozvole, ili je direktno vezan za uzemljenje ili VCC. Na slici 9-8. i 9-9. prikazani su U/I blokovi za MAX 7000 seriju kola. U/I upravljački blokovi kod EPM7032, EPM7064 i EPM 7096 kola imaju dva globalna izlazna signala dozvole koji se pobuđuju sa dva rezervisana izlazna signala dozvole, aktivna na niskom nivou (OE1 i OE2). Dok serija MAX 7000E i MAX 7000S imaju šest globalna izlazna signala dozvole koja se pobuđuju signalom true ili komplementom ova dva izlazna signala dozvole, podgrupom U/I pinova ili podgrupom U/I makroćelija.

Slika 9-8 U/I upravljački blok EPM 7032, 7064 & 7096 kola

92

Slika 9-9 U/I upravljački blok MAX 7000E i MAX 7000S serije kola

9.11 Potrošnja MAX 7000 serije

MAX 7000 serija kola omoguđava programibilan odnos performansi i potrošnje. Mogućnost smanjenja disipacije snage za 50%, uslovljena je činjenicom da samo mali deo aplikacija trži od logičkih kola da rade na najvišim frekvencijama. Projektant može programirati svaku makroćeliju individualno da li će da radi na najvećoj ili na najnižoj brzini.

93

10 MAX II SERIJA

MAX II serija CPLD kola izrađena je u 0.18µm-skom procesu sa 6 slojeva i gustinom pakovanja od 240 do 2,210 logičkih elemenata. U poređenju sa drugim CPLD arhitekturama, MAX II CPLD kola nude veliki broj U/I konekcija, visoke performanse i visok nivo pouzdanosti. MAX II serija sadrži MultiVolt jezgro, programibilni fleš memorijski blok i poboljšanu programibilnost u sistemu (ISP), ima malu potrošnju, nisku cenu izrade i široki opseg primene.


• Niska cena, mala potrošnja • potrošnja u standby režimu do 2mA • 4 globalna kloka i 2 kloka po LAB-u • Brza propagacija kašnjenja • User Flash Memory do 8 kbits za kratkotrajno skladištenje • MultiVolt jezgro koje omogućava eksterno napajanje od 3.3V/2.5V ili 1.8V • MultiVolt U/I interfejs sa podrškom za 3.3V, 2.5V, 1.8V i 1.5V-ne naponske logičke

nivoe • Schmitt-ov triger omogućujući toleranciju ulaza na šumove • Potpuna kompatibilnost sa PCISIG i PCI-Verzija rev. 2.2 • ISP strujno kolo kompatibilno sa IEEE Std. 1532

Tabela 10–1. MAX II Karakteristike

Karakteristike EPM240 EPM570 EPM1270 EPM2210

Logički Elementi 240 570 1,270 2,210

Broj ekvivalentnih makroćelija 192 440 980 1,700

Opseg sadržanih ekvivalentnih makroćelija od 128 do 240 od 240 do 570 od 570 do 1,270 od 1,270 do 2,210

User Flash Memory (bits) 8,192 8,192 8,192 8,192 Maximum korisničkih U/I pinova 80 160 212 272

tPD1 (ns) 4.7 5.4 6.2 7.0

fCNT (MHz) 304 304 304 304

tSU (ns) 1.7 1.2 1.2 1.2

tCO (ns) 4.3 4.5 4.6 4.6

94

MAX II komponente su dostupne u tri brzinska nivoa: -3,-4,-5 gde je -3 najbrži.

Tabela 10–2. MAX II Brzinski Indeksi


-3 -4 -5

EPM240 X X X

EPM570 X X X

EPM1270 X X X

EPM2210 X X X

MAX II komponente se izrađuju u FineLine BGA, Micro FineLine BGA kućištima i TQFP pakovanju. MAX II serija podržava vertikalnu migraciju između serija 570, 1270 i 2210, u okviru 256-o pinskih FineLine BGA pakovanja. Ako se planira vertikalna migracija, layout se mora projektovati za komponentu sa najvećom gustinom makro ćelija u okviru planirane migracije, usled broja neophodnih pinova za napajanje koji je i najbrojniji kod komponente sa najvećom gustinom makro ćelija. Quartus II softver omogućava automatsko raspoređivanje svih pinova u layout-u za odgovarajuću migracionu listu komponenti.

Tabela 10–3. MAX II Pakovanje & U/I Pinovi

Komponenta 100-Pin Micro

FineLine BGA

100-Pin FineLine

BGA

100-Pin TQFP

144-Pin TQFP

256-Pin Micro

FineLine BGA

256-Pin FineLine

BGA

324-Pin FineLine

BGA

EPM240 80 80 80 EPM570 76 76 76 116 160 160 EPM1270 116 212 212 EPM2210 204 272

MAX II serija sadrži interni linearni naponski regulator koji omogućava MAX II seriji da se eksterno napaja sa 3.3V ili 2.5V, regulišući eksterno napajanje na interni operativni napon od 1,8V-ti. MAX IIG serija nema ovu mogućnost već zahteva eksterno napajanje od 1,8V.

10.2 Funkcionalni opis

MAX II serija komponenti sastoji se od dvodimenzione arhitekture redova i kolona, u kojima se implementira logika. Sprežne veze po kolonama i redovima omogućuju povezivanje između LAB struktura. Osnovni gradivni blokovi su LAB-ovi, koji se sastoje iz deset logičkih elemenata po svakom LAB-u. Logički element je najmanja logička celina u okviru kojih se implementiraju logičke funkcije. LAB strukture su grupisane u redove i kolone duž cele komponente. Za brzo prostiranje signala između LAB-ova zadužene su MultiTrack™ sprežne veze

95

a minimalno kašnjenje signala pored brzih sprežnih veza omogućuju i veoma brze veze između samih logičkih elemenata.

Po periferiji MAX II komponente, na krajevima redova i kolona LAB struktura, nalaze se IOE strukture koje predstavljaju ulazno/izlazne elemente i služe za prosleđivanje signala na ulazno/izlazne pinove kola. Svaki U/I-E (ulazno/izlazni element - IOE) sastoji se iz bidirekcionog U/I bafera koji podržava nekoliko naprednih funkcija: Schmitt-ov triger na ulazu, i standarde poput 66 MHz-32bit PCI i LVTTL.

U MAX II komponenti realizovana je globalna mreža za taktovanje. Sastoji se iz četiri globalne linije za taktovanje koje se prostiru duž cele komponente, koje omogućuju prostiranje takt signala do svih resursa unutar kola.

Slika 10-1 MAX II struktura

Svako MAX II kolo sadrži fleš memorijski blok, čiji je veći deo memorije organizovan kao CFM blok – blok koji sadrži konfiguracione podatke za sve SRAM-ove omogućujući automatsko setovanje kompletne logike i U/I pinova prilikom svakog paljenja komponente – instant power-on operation. Mali deo fleš memorije je organizovan kao UFM blok omogućujući 8,192 bit-a korisničke memorije u kojoj se mogu skladištiti podaci opšte namene. U UFM-u su realizovane i programibilne veze sa logičkom grupom za čitanje i pisanje.

96

Slika 10-2 Planska srtuktura MAX II serije kola

10.3 LAB Struktura

Svaki LAB se sastoji iz deset logičkih elemenata, lanaca prenosa LE, LAB upravljačkih signala, lanaca-nizova look-up tabela (LUT-ova), linija veza registarskih lanaca. U okviru svakog LAB-a se mogu realizovati 26 jedinstvena ulaza, i dodatnih deset lokalnih povratnih ulaza koji potiču od izlaza logičkih elemenata unutar samog LAB-a. Lokalne sprežne veze vrše transfer signala između logičkih elemenata unutar jednog LAB-a, LUT lanci-nizovi veza se koriste za transfer signala sa jednog logičkog elementa na njemu susedni logički element ostvarujući pritom brze uzastopne LUT veze unutar samog LAB-a. Za povezivanje izlaza registara logičkih elemenata sa susednim registrom LE-a se koriste nizovi registarskih veza. Za postizanje najboljih performansi, Quartus II softver omogućava optimalno raspoređivanje logike unutar logičkih elemenata i LAB-ova.

10.4 Sistem veza za međusobno povezivanje LAB-ova, sprežne veze

Logički elementi (LE) mogu koristiti lokalne sprežne veze LAB-a, u okviru samog LAB-a. LAB sprežne veze se koriste i u komunikaciji redova i kolona kao i izlaza logičkih elemenata unutar istog LAB-a. Susedni LAB-ovi, sa leve i desne strane mogu koristiti LAB sprežnu vezu kroz direktni link. Direktni link je tehnologija koja omogućuje optimalno korišćenje veza po redovima i

97

kolonama, omogućujući više performanse komponente. Svaki logički element može da pobudi do 30 drugih logičkih elemenata kroz brze lokalne sprežne veze i dirktni link.

10.5 LAB Upravljački signali

Svaki LAB poseduje rezervisane upravljačke signale za upravljanje logičkim elementima unutar LAB-a. Upravljački signali se sastoje iz dva takta, dva startna takta, dva asihrona takta za pražnjenje, sinhrono pražnjenje, asihron preset/load, sinhroni load, i signali za sabirač/oduzimač. Maksimalan broj simultanih signala je 10.

10.6 Logički elemenat

Najmanja logička jedinica unutar MAX II arhitekture je logički element-LE. Logički element je kompaktan, omogućuje napredne karakteristike sa efikasnom logičkom upotrebljivošću. Svaki LE sadrži četvoro ulazni LUT, koji predstavlja generator funkcija na kome se može realizovati bilo koja funkcija sa četiri promenljive. Kao dopunu svaki LE sadrži programibilni registar i lanac prenosa sa mogućnošću odabira prenosa. Logički element podržava mod sabiranja i oduzimanja jednim dinamičkim bitom koji se aktivira upravljačkim signalom iz LAB-a. Svaki LE može da pobuđuje sve vrste sprežnih veza: veza po kolonama i redovima, LUT lancima-nizovima, nizovima registara, i DirectLink sprežnim vezama. Svaki programibilni registar logičkog elementa se može konfigurisati za izvršavanje: D, T, JK, ili SR operacija. Svaki logički element ima tri izlaza koji pobuđuju lokalne veze i veze po kolanama i redovima. Dizajn MAX II arhitekture dozvoljava simultanu upotrebu dva različita izlaza jednog logičkog elementa, jedan za LUT – niz a drugi izlaz da se nezavisno koristi od strane registarskog niza, što omogućava poboljšanje performansi komponente.

98

Slika 10-4 MAX II Logički element

Logički element može raditi na dva načina:

• Normalni mod • Aritmetičko – Dinamički mod

Svaki od modova koristi LE resurse različito. Normalni mod je podesan za najčešće logičke funkcije, i funkcije kombinatorike. Dinamički mod je idealan za implementiranje sabirača, brojača, akumulatora, funkcija velike parnosti, i komparatora.


U okviru MAX II arhitekture, veze između logičkih elemenata – LE-a, UFM-a i U/I pinova komponente su omogućene primenom MultiTrack™ sprežnih veza. MultiTrack sprežne veze su optimizovane tako da omogućuju brze i pouzdane sprežne veze, za povezivanje elemenata unutar samih blokova i van njih.

99

10.8 UFM memorijski blok

MAX II serija sadrži jedan UFM memorijski blok. UFM blok se može koristiti kao serijski EEPROM za skladištenje kratkoročnih podataka veličine do 8,192 bita. UFM memorijski blok se povezuje sa nizom logičkih elemenata preko MultiTrack sprežnih veza. Ovakav način povezivanja omogućuje vezu bilo kog logičkog elementa sa UFM blokom.

Osnovne karakteristike UFM memorijskog bloka su:

• Kratkoročna memorija širine do 16 bit-a i ukupne veličine od 8,192 bit-a • Ugrađeni interni oscilator • Signali za programiranje, brisanje i signal zauzeća • Automatsko adresno inkrementiranje • Seriski interfejs za programiranje

Slika 10-5 UFM memorijski blok

100

10.9 U/I Struktura

Osnovne karakteristike U/I elementa:

• LVTTL i LVCMOS U/I standard • 3.3V, 32-bit, 64-MHz PCI kompatibilnost • JTAG i BST – podrška • Programibilna jačina pobudnih signala • Niske vrednosti pull-up otpornosti za vreme power-up-a • Kontrola brzine obziva • Trostatički bafer • Bus-hold kolo • Schmitt –ov triger na ulazu • Brze U/I veze • Programibilno ulazno kašnjenje • Satnje otvorenog drejna na izlazu

U/I element (IOE) MAX II serije kola poseduje bidirekcioni U/I bafer.

10.10 Softver

MAX II serija je podržana od strane Altera Quartus II dizajn softvera, omogućena je kompletna simulacija, HDL i šematski dizajn, kompilacija i logička sinteza, i napredna vremenska analiza kao i mogućnost programiranja uređaja. Quartus II softver je podržan od strane sledećih operativnih sistema: Windows XP/2000/NT, Sun Solaris, Red Hat Linux v8.0 i HP-UX sistem.

10.11 Obeležavanje MAX II serije

101

II DEO

Jednostavan logički analizator

102

11. Realizacija hardvera i softvera

11.1 Uvod

Kao ideja i cilj bilo je da se isprojektuje sistem za analizu digitalnih signala, prvenstveno sistema koji se razvijaju, kako bi se lakše uočile nepravilnosti istog. Ovaj sistem, u tekstu koji sledi nosiće naziv „Jednostavni logički analizator“. Prefiks „jednostavni“ je zbog skromnih mogućnosti koje će on pružiti korisniku.

Ono što je najbitnije za jednostavni logički analizator jesu 32 logička kanala koja se mogu simultano posmatrati na portovima. Blok šema je prikazana na slici koja sledi (Slika 11-1-1).

Slika 11-1-1

103

Logički naponski nivoi posmatranih signala su u opsegu od 0 V do 0.8 V za logičku nulu i od 2 V do 5.0 V za logičku jedinicu. Ovo je direktno diktirano od strane 74HCT245 integrisanog kola. Frekvencija posmatranih signala ne treba da prelazi 20 MHz što je direktno posledica logičkog pomerača nivoa (ADG3308) kao „uskog grla“ između CPLD i 74HCT245 kola.

Jednostavni logički analizator je isprojektovan elektronskim komponentama koje se lako mogu naći na našem tržištu a najbitnije su:

1. FT245BM - USB FIFO komunikacioni čip sa bidirekcionalnim paralelnim transferom podataka na lokalnoj magistrali.

2. EPM240T100C5 - Alterino CPLD kolo koje će opsluživati USB kontroler i digitalni deo

jednostavnog logičkog analizatora kao i statičku RAM memoriju koja će imati ulogu bafera.

3. CY7C1021 – Statička RAM memorija kapaciteta 64k x 16bita sa paralelnim interfejsom i razdvojenim linijama za adrese i podatke.

4. 93C66 – Serijski EEPROM koji je neophodan samo ukoliko se projektovani sistem

sertifikuje (PID i VID) a može se iskoristiti za smeštanje informacija o samom sistemu koje su od značaja samom projektantu.

5. 74HCT245 – Osmobitni digitalni transiver koji obezbedjuje CPLD kolo od mogućih

naponskih pikova na linijama sistema koji se posmatra. Ovo je urađeno iz razloga što je jeftinije u slučaju nepravilnog rukovanja jednostavnim logičkim analizatorom zameniti ovo kolo novim nego to isto uraditi sa CPLD kolom.

6. ADG3308 – Logički pomerač (šifter) naponskih nivoa koji se nalazi na komunikacionim

linijama između CPLD kola (kome se U/I pinovi napajaju sa 3.3v) i 74HCT245 kola (koje se napaja sa 5.0 V).

7. Sve ostale komponente koje nisu pojedinačno navedene su uglavnom pasivne, indikacione

(led diode), konektori i EPSON-ov oscilator na 100MHz koje obezbeđuje takt CPLD kolu. U procesu projektovanja Jednostavnog logičkog analizatora korišćeni su sledeći programski paketi:

1. Altium 2004 za projektovanje električne šeme i elektronske ploče kao i generisanje neophodnog fabrikacionog fajla za proizvodnju iste.

2. Quartus 6.0 koji je iskorišćen za kreiranjeVHDL koda, koji je iskompajliran i instaliran u CPLD kolu serije MAXII i vrši samo simulaciju rada projektovanog Jednostavnog logičkog analizatora čime se dokazuje ispravnost isprojektovanog hardvera (zapravo nije neophodno na logičke ulaze dovesti digitalne signale već se umesto njih u samom CPLD kolu nalazi 16-bitni brojač kao simulator istih).

3. Borland C++ u kome je kreirana aplikacija za windows platformu koja komunicira sa Jednostavnim logičkim analizatorom preko USB porta u FullSpead modu (12Mbit/sec) i na slikovit način prikazuje ono što odrađuje VHDL kod koji je instaliran u CPLD kolu.

104

Programiranje CPLD kola se ostvaruje preko paralelnog porta računara korišćenjem ByteBlasterII programatora diektno iz programskog paketa Quartus6.0. Ovaj programator je takođe priložen uz projekat kao i njegova detaljna električna šema koja će biti navedena kasnije.

Sva neophodna dokumentacija o korišćenim elektronskom komponentama biće navedena na kraju, sobzirom da je pisana na engleskom jeziku a neophodna je samo zbog tehničkih karakteristika. Izuzetak je Alterino CPLD kolo iz MAXII serije (EPM240T100C5) kome je dobar deo tehničke dokumentacije preveden na srpski jezik.

Na DVD-ju koji je priložen uz ovaj rad se nalazi:

• Instalacije:

1. ActiveHDL v5.1 2. Altera Quartus v6.0 3. Altium 2004 4. Synplicity 5. FT245BM_win_xp_driver.zip

• Ispitni materijal:

1. Altera6.0 – LabVezba 2. Altera6.0 - VHDL kod Jednostavnog logičkog analizatora 3. Altera6.0 - VHDL kod za testiranje hardvera 4. Altium2004 - PCB projekat - Logicki analizator 5. Altium2004 - PCB projekat - ByteBlasterII programator 6. Borland-aplikacja (DigitalAnalyser.exe) 7. Office2003 \ Seminarski.doc 8. Podaci o upotrebljenim komponentama (*.pdf)

Finalna verzija programa za windows platformu kao i VHDL koda koji se treba isprojektovati za CPLD kolo se prepušta studentu koji takođe bude izrazio želju da putem projekta polaže ispit iz „Mikroprocesora“ na katedri za Elektroniku kod prof.dr. Mileta Stojčeva.

105

11.2 Projektovanje el.šeme i štampane ploče uz pomoć prog.paketa Altium2004

Električna šema je realizovana u hierarhijskom stilu sa dva nivoa. Da bi se videla organizacija projekta, može se us pomoć Altium2004 generisati izvežtaj na sledeći način ( Slika 11-2-1):

Slika 11-2-1

U izlaznom fajlu (Logicki analizator.REP) se generiše:

------------------------------------------------------------ Design Hierarchy Report for Logicki analizator.PRJPCB -- 6/17/2007 -- 3:38:39 PM ------------------------------------------------------------ MasterSheet SCH (MasterSheet.SCHDOC) LevelShift1.schdoc SCH (LevelShift1.SCHDOC)

MasterSheet.schdoc je glavna električna šema i u njoj se nalazi komunikacioni deo prema PC-ju, CPLD kolo, statička RAM memorija, JTAG konektor kao i šema napajanja jednostavnog logičkog analizatora.

LevelShift1.schdoc je pomoćna električna šema u kojoj se nalaze isključivo digitalna kola, konektori, četiri džamera i indikacione komponente (LED diode).

U materijalu koji sledi se nalazi:

• MasterSheet.schdoc - detaljna električna šema. • LevelShift1.schdoc - detaljna električna šema. • Napomene vezane za električnu šemu Jednostavnog logičkog analizatora. • Slika sa prikazom gornjeg sloja štampane ploče (Slika 11-2-2). • Slika sa prikazom donjeg sloja štampane ploče (Slika 11-2-3). • Slika sa rasporedom komponenata u gornjem sloju (Slika 11-2-4). • Slika sa rasporedom komponenata u donjem sloju (Slika 11-2-5). • Slike fizički realiz. Jednostavnog logičkog analizatora (Slika 11-2-6 i Slika 11-2-7). • Spisak elektronskih komponenti upotrebljenih za realizaciju jednostavnog logičkog

analizatora (Tabela 11-2-1) • ByteBlasterII programator – detaljna električna šema (Str.113). • Slika fizički realizovanog ByteBlasterII programatora (Slika 11-2-11).

108

11.3 Napomene vezane za el. šemu Jednostavnog logičkog analizatora

• Napajanje se obezbeđuje iz jednosmernog izvora napona napajanja u opsegu od 7.5v do 12v. Izvor treba da omogući strujni kapacitet do 500mA. Obratiti pažnju na polarizaciju jer usled nepravilne polarizacije dioda D1 (1N4001) će provesti i kratkospojiti izvor napajanja što može i da ga ošteti. Ovo je udađeno iz razloga efikasne zaštite samog jednostavnog logičkog analizatora.

• Naponski regulator VR1 (IRU1117) treba da generše 3.3v za sva kola iz MAXII serije osim za ona koja nemaju interni naponski regulator a inače nose oznaku „G“ u svom nazivu(napajati ih sa 2.5v). Pošto je upotrebljeno EPM240T100C5 CPLD kolo ovaj naponski regulator je podešen na 3.3v.

• Naponski regulator VR2 (IRU1117) je takođe podešen na 3.3v a sam obezbeđuje napajanje za digitalna kola kao i za U/I pinove CPLD kola.

• LED dioda DS2 će svetleti crveno samo u slučaju loše inicijalizacije USB kontrolera (FT245BM) prilikom povezivanja sa računarom. Ovaj pin sa ovog kontrolera može imati i drugu funkciju ( pogledati upustvo u prilogu za FT245BM USB kontroler).

• Džammperi Jp1, Jp2, Jp3 i Jp4 služe za odabir direkcije protoka podataka. Ako sistem ima svrhu logičkog analizatora ove džampere skloniti (pinovi treba da su otvoreni) i portovi koji se nalaze na konektorima J1, J2, J3 i J4 biće postavljeni kao ulazni portovi. Ako se želi da neki od portova bude izlazni to se obezbeđuje pstavljanjem džampera odnosno kratkospajanjem odgovarajuća dva pina.

• Integrisana kola U5a, U6a, U7a i U8a (74HC245) su postavljena da pobuđuju LED diode kako one nebi znatno uticale na prostiranje posmatranih signala prema CPLD kolu.

• Svaki od 32 logička kanala ima svoju zelenu LED diodu koja svetlenjem indicira stanje logičke jedinice. Sve LED diode sa oznakama CH_1, CH_2, CH_3, ... , CH_32 su u smd kućištu standarda 0805 i nalaze se u donjem desnom uglu štampane ploče.

• Ako se bilo koji od četiri porta postavi kao ulazni, naponski nivoi logičkih stanja su: 0v-0.8v za logičku nulu i 2.0v-5.0v za logičku jedinicu. Jasno je da digitalni sistemi koji rade sa naponima manjim od 2.5v ovaj jednostavni logički analizator nemože upotrebiti za analizu.

• Frekvencija ulaznih odnosno posmatranih signala ne treba da premašuje 20MHz jer za više frekvencije se ne može garantovati da će logički ulazi biti uzorkovani i smešteni u bafer odnosno statičku RAM memoriju. Razlog ovome je ADG3308 digitalno kolo koje je u ovom sistemu kritično po pitanju brzine (pogledati odgovarajuće upustvo).

• Sve što je navedeno je teorijska pretpostavka na osnovu podataka o upotrebljenim elektronskim komponentama i treba se eksperimentalno, u laboratorijskim uslovima proveriti.

109

Slika 11-2-2 Fizički izgled gornjeg sloja PCB-a

Slika 11-2-3 Fizički izgled donjeg sloja PCB-a

110

Slika 11-2-4 Raspored komponenata u gornjem sloju PCB-a

Slika 11-2-5 Raspored komponenata u donjem sloju PCB-a.

111

Slika 11-2-6 Slika 11-2-7

U tabeli koja sledi (Tabela 11-2-1), je prikazan spisak elektronskih komponenti koje su upotrebljene za realizaciju Jednostavnog logičkog analizatora . Ovaj spisak se takođe generiše automatski iz programa Altium2004 na sledeći način (Slika 11-2-8):

Slika 11-2-8

112

Tabela 11-2-1.

No. Oznaka Opis komponente Vrednost Količina 1 C1…C28 100n C0805 100nF 32

33 C29 10u16vTantB 10u 1

34 C30 33n C0805 33nF 1 35 C31 4.7nF 4.7nF 1 36 C32, C33 27pF C0805 27pF 2 38 C34, C35 100nF 0805 100nF 2 40 C36, C37 2200u 6.3v 5mm 2200u 6.3v 2 42 C38…C40 22uF 6.3vTantA 22uF 3 45 CH_1…CH32 SMD LED Green 0805 KP-2012SGC 32

77 CON1 BHS10nBox Header Connector 2x5 BHS10 1 78 Con_usb1 USB_port USB B-PCB-R 1 79 D1 1N4001 1N4001 smd 1 80 DS1 green KP-2012SGC 1 81 DS2 red KP-2012EC 1 82 J1…J4 DB15 female Connector DB15BFR 4 86 J5 PWR2.5 DC Power PCB Connector 1 87 Jp1…Jp4 Jumper MJ6 Jumper 2.54/6mm 4 91 R1…R4 1k R0805 1k 4 95 R5…R36 100 R0805 100 32 127 R37 50ohm R0805 50 1 128 R38 470 R0805 470 1 129 R39 27ohm R0805 27 1 130 R40 27ohm R0805 27 1 131 R41 1k5 R0805 1k5 1

132 R42 4k7 R0805 4k7 1 133 R43 10k R0805 10k 1 134 R44 27ohm R0805 27 1 135 R45 1MEG R0805 1MEG 1 136 R46 330ohm R0805 330 1

137 R47 10k R0805 10k 1 138 R48 2k2 R0805 2k2 1

139 R49…R51 120 R0805 120 3 142 R52 200 R0805 200 1

143 R53 470 R0805 470 1 144 RL1…RL32 470 R0805 470 32 176 U1…U4 ADG3308 ADG3308 TSSOP-20 4

180 U5…U8 74HCT245 smd 74HCT245 smd SO-20 4 181 U5a…U8a 74HC245 smd 74HC245 smd SO-20 4

188 U9 EPM240T100C5 EPM240T100C5 (TQFP-100pin) 1

189 U10 FT245BM FT245BM (LQFP-32) 1 190 U11 93C66 93C66 smd SO-8 1 191 U12 CY7C1021 CY7C1021 (TSOP-44pin) 1 192 VR1, VR2 IRU1117 IRU1117 (TO-252 ) 2

194 VR3 78S05(2A) 78S05 TO-220 1 195 X1 100MHz EPSON 100MHz 1

196 Y1 6MHz XTAL 6MHz 1

114

Slika 11-2-10 Izgled PCB-a ByteBlasterII programatora

Slika 11-2-11 ByteBlasterII Programator

115

11.3 Projekatovanje u programskom paketu Quartus6.0

Ovaj programski paket dolazi od samog proizvođača FPGA kola. To je zapravo Alterin proizvod u kome se može pisati VHDL kod ili crtati blok šema kao bi se posle kompajliranja istog, odgovarajućim postupkom moglo isprogramirati CPLD kolo koje je od interesa u ovom projektu.

U ovom projektu je realizovan VHDL kod, koji će omogućiti normalan rad jednostavnog logičkog analizatora a time će biti proverena USB komunikacija. Radi se o tome da PC šalje 3 bajta (a može i više što nema uticaja) prema projektovanom hardveru a isti vraća 200 bajta prema PC-ju. Prva dva bajta koja šalje PC postavljaju logička stanja na dva izlazna porta, port 3 i port4 (postaviti Jp3 i Jp4 džampere a skinuti Jp1 i Jp2) koga čine logički kanali od 17-og do 32-og a treći bajt je kontrolni bajt:

• Byte1 (7 downto 0) ó CH_24 downto CH_17 (Port 3 je izlazni) • Byte2 (7 downto 0) ó CH_32 downto CH_25 (Port 4 je izlazni) • Byte3 (7 downto 0) ó Kontrolni bajt sa sledećim definicijama bitova:

Bit 7 – nije iskorišćen.

Bit 6 – nije iskorišćen.

Bit 5 … 1 – odabir frekvencije za interni klok (Tabela 11-3-1)

Bit 0 – selektovanje kloka (1- eksterni, 0 - interni).

U projektu su za interni klok iskorišćeni TFF-ovi u serijskoj vezi pri čemu se prvi u nizu taktuje sa eksternog oscilatora frekvencije oscilovanja od fo=100 MHz. Jasno je da svaki sledeći TFF u nizu generiše duplo manju frekvenciju. Ukupno je 23 TFF-ova u nizu od kojih se od poslednjih 21 TFF-a izlazi vode na multiplekser koji za selekciju ulazne linije koristi koristi 5 bitova a to su upravo bitovi iz “kontrolnog bajta” od petog do prvog. Ovo rešenje neće da obezbedi “celobrojne” frekvencije za interni klok ali će zauzeti najmanje logičkih elemenata u CPLD kolu. Frekvencije za interni klok, koje se selektuju pomoću “kontrolnog bajta” su date u Tabeli 11-3-1. Ukoliko je potrebno da se generišu “proizvoljne” frekvencije za interni klok, blok Int_Clk_Gen se treba realizovati programabilnim tajmerom (pogledati projekat u Quartus-u). Ovo se prepušta nekom budućem studentu koji će raditi na ovu temu.

116

Tabela 11-3-1.

Selektovanje internog kloka pomoću „kontrolnog bajta“ odnosno trećeg bajta koji svaki put šalje PC pre nego što prihvati 200 bajtova odnosno stanja na logičkim ulazima sa Porta 1 i Porta 2!

Bit5

Bit4

Bit3

Bit2

Bit1

Dekadna vrednost:

Selektovana frekvencija internog kloka [Hz]

0 0 0 0 0 0 23.841 0 0 0 0 1 1 47.683 0 0 0 1 0 2 95.367 0 0 0 1 1 3 190.734 0 0 1 0 0 4 381.469 0 0 1 0 1 5 762.939 0 0 1 1 0 6 1 525.878 0 0 1 1 1 7 3 051.757 0 1 0 0 0 8 6 103.515 0 1 0 0 1 9 12 207.031 0 1 0 1 0 10 24 414.062 0 1 0 1 1 11 48 828.125 0 1 1 0 0 12 97 656.250 0 1 1 0 1 13 195 312.500 0 1 1 1 0 14 390 625.000 0 1 1 1 1 15 781 250.000 1 0 0 0 0 16 1 562 500.000 1 0 0 0 1 17 3 125 000.000 1 0 0 1 0 18 6 250 000.000 1 0 0 1 1 19 12 500 500.000 1 0 1 0 0 20 25 000 000.000 x x x x x x Neiskorišćeno!

Bajtovi koji se vraćaju prema prema PC-ju predstavljaju stanja logičkih ulaza sa ulaznih portova, Port_1 i Port_2 Jednostavnog logičkog analizatora. Ovo slikovito prikazuje aplikacija DigitalAnaliser.exe koja se nalazi u direktorujumu Borland-aplikacija, što je naravno priloženo uz ovaj projekat. Samu aplikaciju je kreirao student, Miodrag Stojilković sa katedre za programiranje. Iskorišćena je FTD2XX.dll dinamička biblioteka, koja se nalazi u FT245BM_win_xp_driver.zip arhivi za komunikaciju sa Jednostavnim logičim analizatorom . Sve funkcije koje ova biblioteka podržava se nalaze u D2XXPG33.pdf dokumentu a upustvo za instaliranje drajvera upotrebljenog USB kontrolera (FT245BM) u Windows_XP_Installation_Guide_for_FT245BM.pdf dokumentu koji se nalaze u direkrorijumu Upustva upotrebljenih komponenti.

Naravno, i ovde je hierarhijski organizovan projekat u Quartus-u. Korišćen je ravnopravno šematski editor i VHDL kod zbog jasnije preglednosti. Nadalje je sve to prikazano.

Na slici koja sledi (Slika 11-3-1), prikazana je glavna blok šema u hierarhiji, kojoj je u bloku usb_kontroler takođe dodeljena odgovarajuća blok šema (Slika 11-3-2). Na Slici 11-3-1 se jasno vidi koji su pinovi CPLD kola iskorišćeni kao i njihove funkcije u Jednostavnom Logičkom Analizatoru.

117

Slika 11-3-1

Slika 11-3-2

118

Na Slici 11-3-2 se jasno vidi detaljna blok šema usb_kontroler-a (jedinstven blok sa Slike 11-3-1), međutim u donjem levom uglu su još dva bloka čije detaljne blok šeme slede na Slici 11-3-3 i Slici 11-3-4.

Slika 11-3-3

Slika 11-3-3 prikazuje već opisani interni generator signala za taktovanje koji prosleđuje jedan od dvadeset taktova koji dolaze na multiplekser.

Slika 11-3-4

Slika 11-3-4 prikazuje kako se sa signalom Clk_Edge_Detect upisuje na rastućoj a isto tako i na opadajućoj ivici CLK signala, statička RAM memorija CY7C1021. Signal CLK može da bude eksterna ili interna linija za taktovanje. Ovo se bira pomoću multipleksera 21mux-inst50 (pogledati Sliku 11-3-2 u donjem levom uglu). Računaru se šalje za 100 tačaka 200 bajtova sobzirom da se posmatraju stanja sa 16 digitalnih ulaza (16 bit=2 byte, 100 tačaka * 2 Byte = 200 Byte).

119

Slika 11-3-5

Slika 11-3-5 predstavlja interno reset kolo za kontroler, jer reset pin kontroler-a nije vođen na fizički pin CPLD kola. Prilikom dovođenja napona napajanja, ovo reset kolo generiše kratkotrajan impuls koji resetuje kontroler a on zatim nastavlja sa normalnim radom.

Na kraju ostaje da se navede VHDL kod za blok Kontroler.vhd, koji se može uočiti na Slici 11-3-2. Odgovarajući VHDL kod je naveden u tekstu koji sledi. Sve ostale komponente na Slici 11-3-2 su standardna logička kola i registri koji se generišu u samom programskom paketu Quartus6.0 ili stižu uz njega kao gotove komponente. Navoditi svaku pojedinačno nije od interesa jer se o njima učilo na drugim predmetima na katedri za elektroniku.

VHDL kod za blok Kontroler.vhd sa Slike 11-3-2 je:

library ieee; use ieee.std_logic_1164.all; use ieee. std_logic_unsigned.all; entity kontroler is port( CLK_1MHz : in std_logic; -- klok kontrolera koji je podesen na 785.25KHz zbog 7 TFF koji se klokuju sa -- 100MHz! TXE_USB : in std_logic; -- aktivan logickom '0' RXF_USB : in std_logic; -- aktivan logickom '0' reset : in std_logic; -- aktivan logickom '1', resetovanje opisanog kontrolera! data_in : in std_logic_vector(15 downto 0); -- ovo je samo za fazu testiranja! wr_sram_finish : in std_logic; --Postaje '0' kada adresa SRAM-a dostigne zadatu vrednost. time1sec : in std_logic; --Kada protekne 1sec od starta akvizicije a SRAM se ne popuni time1sec<='1'! send_to_usb : out std_logic; -- '1' slanje prema PC-ju, '0' prijem od PC-ja (bidirekcioni tristate)! DATA_USB : out std_logic_vector(7 downto 0); -- Data Bus (8-bit) prema PC-ju! RD_USB : out std_logic; -- sa '0' se vrsi iscitavanje iz FIFO kada je RXF_USB na '0' ! WR_USB : out std_logic; -- sa '1' se vrsi upisivanje u FIFO kada je TXE_USB na '0' ! SI_WU_USB : out std_logic; -- Opcioni signal, postaviti ga na GND! en_reg1 : out std_logic; -- Dozvola za upis u 8-bitni registar jednog od tri bajta koje salje PC preko USB-a! en_reg2 : out std_logic; -- Dozvola za upis u 8-bitni registar jednog od tri bajta koje salje PC preko USB-a! en_reg3 : out std_logic; -- Dozvola za upis u 8-bitni registar jednog od tri bajta koje salje PC preko USB-a! clk_en_count : out std_logic; -- ovo je samo za fazu testiranja! aclr_count : out std_logic; -- Resetovanje 16-bitnog brojaca koji adresira SRAM; Resetije se asinhrono sa '1'; clk_sel: out std_logic; -- Bira se klok koji se vodi na brojac koji adresira SRAM, kada se uzorkuju ulazni kanali: -- clk_sel <= '0' <=> Y <= B -- clk_sel <= '1' <=> Y <= A sram_oe : out std_logic; -- aktivan je sa '0';

120

res_1sec : out std_logic; --Resetuje se 20bitni brojac koji dozvoljava izlazak iz stanja S14 ako za vreme od 1sec --nije popunjen SRAM do zadate adrese. Ovime se obezbedjuje od blokade USB komunikacije. sram_we : out std_logic -- aktivan je sa '0'; ); end entity kontroler; architecture kontroler_arch of kontroler is type state_type is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15,s16,s17,s18,s19,s20); signal state, next_state: state_type; signal byte_sent_counter : std_logic_vector(8 downto 0):="000000000"; -- ovo je samo za fazu testiranja! signal reset_byte_sent_counter : std_logic; signal inc_byte_sent_counter : std_logic; begin reg: process(CLK_1MHz , reset) is begin if (reset='1') then state<=s0; elsif ((CLK_1MHz 'event) and (CLK_1MHz ='1')) then state<= next_state; end if; end process reg; komb: process (state,TXE_USB,RXF_USB) is begin DATA_USB <= "00000000"; RD_USB <= '1'; WR_USB <= '1'; -- pod uslovom da se upisuje na opadajucu ivicu a da rastuca nije potrebna! datasheet FTDI245BM SI_WU_USB <= '0'; en_reg1 <= '0'; en_reg2 <= '0'; en_reg3 <= '0'; send_to_usb <= '0'; clk_en_count <= '0'; reset_byte_sent_counter <= '0'; inc_byte_sent_counter <= '0'; aclr_count <= '0'; clk_sel <= '1'; -- clk_sel <= '1' Spoljasnji klok, clk_sel <= '0' Interni klok! sram_oe <= '1'; res_1sec <= '0'; sram_we <= '1'; case state is when s0 => if (RXF_USB = '0') then -- Čeka se da PC posalje bar jedan bajt! next_state <= s1; else next_state <= s0; end if; when s1 => next_state <= s2; -- Prijem prvog bajta! RD_USB <= '0'; en_reg1 <= '1'; -- Log[23..16] se upisuje u ovaj registar! when s2 => next_state <= s3; when s3 => next_state <= s4; -- Prijem drugog bajta! RD_USB <= '0'; en_reg2 <= '1'; -- Log[31..24] se upisuje u ovaj registar! when s4 => next_state <= s5; when s5 => next_state <= s6; -- Prijem treceg bajta!

121

RD_USB <= '0'; en_reg3 <= '1'; -- Ovo je 8-bitni kontrolni registar! when s6 => next_state <= s7; when s7 => if (RXF_USB = '0') then --Ako je fleg za prijem sa USB-a aktivan, vrteti se u petlji dok se ne iscitaju next_state <= s6; -- svi bajtovi koje je poslao PC (odnosi se na sve one posle treceg primljenog bajta RD_USB <= '0'; -- koji mogu biti greskom poslati od strane PC-ja)!!! else next_state <= s8; --reset_byte_sent_counter <='1'; -- Resetovanje brojaca poslatih bajtova! end if; when s8 => next_state <= s9; aclr_count <= '1'; -- Resetuje se brojac koji adresira SRAM. when s9 => if ( wr_sram_finish = '0') then -- !!! next_state <= s13; -- Zavrseno je sa slanjem prema PC-ju! elsif (TXE_USB='0') then next_state <= s10; clk_en_count <= '1'; -- Dozvola za inkrementiranje brojaca koji adresira SRAM. else next_state <= s9; end if; when s10 => if ( wr_sram_finish = '1') then next_state <= s11; send_to_usb <= '1'; DATA_USB <= data_in(7 downto 0); -- Slanje nizeg bajta iz SRAM-a prema PC-ju! WR_USB <= '0'; -- aktivnira se slanje prelazom sa '1'na '0' sram_oe <= '0'; -- SRAM posdavlja na liniji podataka sadrzaj adresirane lokacije! else next_state <= s13; -- Zavrseno je sa slanjem prema PC-ju! end if; when s11 =>if ( wr_sram_finish = '0') then next_state <= s13; -- Zavrseno je sa slanjem prema PC-ju! elsif (TXE_USB='0') then next_state <= s12; --clk_en_count <= '1'; else next_state <= s11; end if; when s12 => if ( wr_sram_finish = '1') then next_state <= s9; send_to_usb <= '1'; DATA_USB <= data_in(15 downto 8); -- Slanje viseg bajta iz SRAM-a prema PC-ju! WR_USB <= '0'; -- aktivnira se slanje prelazom sa '1'na '0' sram_oe <= '0'; -- SRAM posdavlja na liniji podataka sadrzaj adresirane lokacije! else next_state <= s13; -- Zavrseno je sa slanjem prema PC-ju! end if; when s13 => next_state <= s14; aclr_count <= '1'; -- Resetuje se brojac koji adresira SRAM. res_1sec <= '1'; -- Resetuje se tajmer (koji meri 1sec)! when s14 =>if ( wr_sram_finish = '1' ) then -- Ceka se dok se ne popuni SRAM do zadate adrese sa Log[15..0]. clk_en_count <= '1'; -- Dozvola za inkrementiranje brojaca koji adresira SRAM. sram_we <= '0'; -- Dozvola upisa u SRAM! next_state <= s14; if (time1sec = '0') then clk_sel <= '0'; -- Selektovanje Log(0) za klok brojaca koji adresira SRAM.

122

else clk_sel <= '1'; -- Selektovanje "Klok_za_citanje_Sram-a" za klok brojaca koji adresira

--SRAM jer je istekla 1sec, u slucaju da nema eksternog kloka. Da --ovoga nema program bi se nasao u "mrtvoj petlji"!

end if; else next_state <= s15; -- Zavrsen je upis u SRAM! end if; when s15 => next_state <= s0; aclr_count <= '1'; -- Resetuje se brojac koji adresira SRAM. when others => next_state <= s0; end case; end process komb; byte_sent : process (inc_byte_sent_counter,reset_byte_sent_counter ) is begin if (reset_byte_sent_counter='1') then byte_sent_counter<="000000000"; elsif (inc_byte_sent_counter'event and inc_byte_sent_counter='1') then byte_sent_counter <= byte_sent_counter + "000000001"; end if; end process byte_sent; end architecture kontroler_arch;

Sada kad je završen program za CPLD kolo, pre nego što se pristupi kompajliranju, treba da se svi pinovi koji nisu trenutno iskorišćeni postave u stanje visoke impedanse. To je slikovito prikazano na Slici 11-3-6.

Slika 11-3-6

123

Posle prethodne intervencije vezane za neiskorišćene pinove može da se pristupi kompajliranju. To je slikovito prikazano na Slici 11-3-7.

Slika 11-3-7

Posle kompajliranja može da se pogleda izveštaj o zauzetosti resursa upotrebljenog CPLD kola i to je prikazano na Slici 11-3-8:

Slika 11-3-8

Na osnovu „ Total logic elements: 132 / 240 ( 55 % ) “ može se zaključiti da je upotrebljeno CPLD kolo skromnih mogućnosti odnosno resursa pa se prilikom pisanja VHDL koda ne treba razbacivati resursima već samo omogućiti da hardver obavlja funkciju Jednostavnog logičkog analizatora a sve ono što ostane od resursa iskoristiti za napredne funkcije istog. Ovakvim načinom projektovanja, koje nije pravilo, se postižu solidni rezultati.

Ostaje još da se portovi (pogledati Sliku 11-3-1) dodele fizičkim pinovima samog CPLD kola. Ovo je slikovito prikazano na slici koja sledi (Slika 11-3-9). U svakom polju, u koloni Location se dodeli fizički pin CPLD kola za signal u koloni Node Name.

124

Slika 11-3-9

11.4 Programiranje CPLD kola pomoću ByteBlasterII programatora

Posle kompajliranja projekta u QuartusII razvojnom okruženju, pristupa se programiranju CPLD ili FPGA kola. U ovom slučaju, to će se izvoditi pomoću ByteBlasterII programatora, gde su elektronska šema i fizički izgled štampane ploče navedeni u drugom poglavlju ovog dokumenta (Str.134 i Str.135).

Editor za programiranje može da se odabere iz menija (Tools → Programmer) ili klikom na ikonu koja se nalazi u Toolbox-u. Ovo ilistruju sledeće dve slike:


125

Sada je potrebno podesiti sam programator u editoru koji se otvotio prethodnom intrvencijom. Za „Mode“ treba odabrati JTAG, deselektovati opciju □Enable RealTime to allow background programming (for MAXII devices) i na kraju klikom na opciju Hardvare Setup... odabrati port na kom je priključen sam programator i tip programatora zapravo ByteBlasterII. Ovo ilustruje Slika 11-4-3.

Slika 11-4-3

Sada je sve podešeno i može se učitati *.POF fajl (fajl kojim se programira MAXII CPLD kolo) i selektovati opcije: Program/Configure i Verify. Ovo ilustruje Slika 11-4-4.

Slika 11-4-4

126

Na kraju, dovoljno je kliknuti na opciju ►Start i proces programiranja CPLD kola biće pokrenut. Ako je sve podešeno regularno, programiranje će se izvršiti uspešno. Ako se kojim slučajem jave neke greške oko inicijalizacije ByteBlasterII programatora, dovoljno je samo resetovati CPLD kolo (odnosno prekinuti kratkotrajno napajanje čime se automatski izvršava i resetovanje). Posle ove intervencije nebi trebalo da se jave problemi sa programiranjem. Sledeća slika (Slika 11-4-5) prikazuje sam editor za vreme programiranja CPLD kola.

Slika 11-4-5

11.5 Instaliranje drajvera

Pre pokretanja bilo kakve aplikacije pod windows operativnim sistemom potrebno je instalirati drajvere. Najpre je potrebno otpakovati datoteku FT245BM_win_xp_driver.zip na hard disku. Zatim se Jednostavni logički analizator priključi na odgovarajuće napajanje i pomoću USB kabla konektuje sa PC računarom. Na njemu će se detektovati „novi uređaj“ i biće automatski pokrenut „čarobnjak“ za instalaciju odgovarajućeg drajvera. Ovo je prikazano na Slici 11-5-1 a slike koje zatim slede, samo ilustruju proces instaliranja drajvera.

127



Slika 11-5-5

Ovime je uspešno izvedeno instaliranje drajvera za FT245BM usb konroler. Drajver se može naći na samom sajtu proizvođača usb kontrolera „FTDI Ship“.

128

11.6 Kratak opis windows aplikacije za Jednostavni Logički Analizator

Aplikacija za interfejs sa Jednostavnim logičkim analizatorom je realizovana u Borlandovom C++ razvojnom okruženju. Izvorni kod nije priložen sobzirom da je realizovan od strane studenta, Miodraga Stoilkovića. Ako se ima u vidu da su sve funkcije za komunikaciju sa USB kontrolerom navedene u D2XXPG33.pdf dokumentu, to neće predstavljati veliki problem studentu koji bude usavršavao ovaj projekat. Aplikacija je priložena direktorijumu Borland-aplikacija pod imenom DigitalAnalyser.exe sa pratećim *.dll bibliotekama. Dovoljno je samo pokrenuti DigitalAnalyser.exe fajl i aplikacija će se startovati, Slika 11-6-1.

Slika 11-6-1

U levom delu editora, iscrtani su talasni oblici signala od šesnest digitalnih ulaza koji se nalaze na konektorima J1 i J2. U ovom slučaju džampere Jp1 i Jp2 treba ukloniti sa ploče Jednostavnog logičkog analizatora i odgovarajući portovi biće podešeni kao ulazni. Dalje, Jp3 i Jp4 treba postaviti na ploči i portovi koji se nalaze na konektorima J3 i J4 biće podešeni kao izlazni. Stanja signala (bitova) na ova dva porta se setuju u delu editora pod nazivom Digital Out klikom miša na odgovarajući kanal.

Na raspolaganju je eksterno i interno trigerovanje koje se bira na tasteru TRIG EXT/INT. Ako je odabrano eksterno okidanje, klok signal se treba dovesti na prvom kanalu (pin 1 na konektoru J1 a to je CH_1 na aplikaciji). Na preostala 15 kanala se posmatraju logički signali koji

129

se uzorkuju na rastućoj i opadajućoj ivici klok signala. U slučaju da je odabrano interno okidanje, u padajućem meniju SAMPLE RATE treba odabrati odgovarajuću frekvenciju uzorkovanja posmatranih logičkih signala. Ova frekvencija uzorkovanja treba da bude bar dva puta veća od najveće frekvencije signala koji se vodi na jednom od šesnest digitalnih ulaza. U tom slučaju će na ekranu monitora biti verodostojno prikazani svi logički kanali.

Kada se pokrene aplikacija i otvori editor prikazan na Slici 11-6-1, klikom miša na taster Start USB Communication program počinje regularno da se izvršava. Periodično će se iscrtavati stanja svih logičkih ulaza. Ako se želi da se „zamrzne“ slika treba delovati na HOLD taster. Ponovnim delovanjem na isti taster se deaktivira „zamrzavanje“ slike.

11.7 Laboratorijska vežba

Zadatak:

Kreirati projekat u QUARTUS-u, koristeći se VHDL kodom i šematskim editorom koji će sukcesivno uključivati sve LED diode na štampanoj ploči Jednostavnog logičkog analizatora. Vreme pobuđivanja LED diode podesiti na 200mS. Sve portove konfigurisati kao izlazne, odnosno postaviti džampre Jp1...Jp4.

Rešenje:

U nastavku je priloženo jedno moguće rešenje postavljenog zadatka. Kako se nebi gubilo vreme na pisanju koda u toku izvođenja laboratorijske vežbe, dovoljno je samo iz programskog paketa Quartus6.0 otvoriti projekat (File → Open Project...) pod nazivom Proba.qpf koji se nalazi na priloženom CD-u u direktorijumu Altera6.0 – LabVezba.

Na Slici 11-7-1 je prikazana dodela fizičkih pinova CPLD kola led diodama koje se mogu proizvoljno pobuđivati iz kontroler-a čiji VHDL opis će biti priložen u Prilogu 11-7-1.

Slika 11-7-1

130

Sa Slike 11-7-1 i električne šeme Jednostavnog logičkog analizatora može se uočiti da Reg0[7..0] odgovara konektoru J1, Reg1[7..0] odgovara konektoru J2 i tako dalje.

Slika 11-7-2

Slika 11-7-2 prikazuje detaljnije Master_block, blok sa Slike 11-7-1 sa koje se može uočiti sledeće:

• Counter_25bit, koji se inkrementira taktom od 100MHz i kada dostigne punu vrednost tada se u njega sinhrono učita inicijalno stanje 13554432 (225 – 20000000takta) od kog ponovo broji do pune vrednosti ( 225=33554432). Od inicijalnog stanja do pune vrednosti se ima 20000000 takta što odgovara periodu od 200mS. Ovaj takt od 200mS se vodi na takt Kontroler-a koji pobuđuje led diode.

• Reset_kontroler je blok koji ima zadatak da resetuje blok Kontroler-a, svaki put kada se dovede pod napajanjem Jednostavni logički akalizator. Detaljna šema bloka Reset_kontroler je prikazana na Slici 11-3-5.

• Logičko AND kolo sa 25 ulaza sinhrono setuje 25-bitni brojač preko D flip-flopa koji ima zadatak da eliminiše moguće gličeve koji se mogu generisati od samog 25-bitnog brojača. Takođe, isti DFF okida Kontroler na svakih 200mS.

• Kontroler – je blok koji je opisan u VHDL-u i nalazi se u Prilogu 11-7-1 koji sledi. Iz njega se pobuđuje po zadatom redosledu svaka od 32 LED diode koje su raspoređene na četiri porta od po osam bita Jednostavnog logičkog analizatora.

131

Prilog 11-7-1. – VHDL kôd Kontroler-a.

library ieee; use ieee.std_logic_1164.all; use ieee. std_logic_unsigned.all; entity kontroler is port( CLK_5Hz : in std_logic; reset : in std_logic; Reg0 : out std_logic_vector(7 downto 0); Reg1 : out std_logic_vector(7 downto 0); Reg2 : out std_logic_vector(7 downto 0); Reg3 : out std_logic_vector(7 downto 0) ); end entity kontroler; architecture kontroler_arch of kontroler is type state_type is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11, s12,s13,s14,s15,s16,s17,s18,s19,s20, s21,s22,s23,s24,s25,s26,s27,s28,s29, s30,s31); signal state, next_state: state_type; begin reg: process(CLK_5Hz , reset) is begin if (reset='1') then state<=s0; elsif ((CLK_5Hz 'event) and (CLK_5Hz ='1')) then state<= next_state; end if; end process reg; komb: process (state) is begin Reg0<="00000000"; Reg1<="00000000"; Reg2<="00000000"; Reg3<="00000000"; case state is when s0 => next_state <= s1; Reg0<="00000001"; when s1 => next_state <= s2; Reg0<="00000010"; when s2 => next_state <= s3; Reg0<="00000100"; when s3 => next_state <= s4; Reg0<="00001000"; when s4 => next_state <= s5; Reg0<="00010000"; when s5 => next_state <= s6; Reg0<="00100000"; when s6 => next_state <= s7; Reg0<="01000000"; when s7 => next_state <= s8; Reg0<="10000000"; -- ******************

when s8 => next_state <= s9; Reg1<="00000001"; when s9 => next_state <= s10; Reg1<="00000010"; when s10 => next_state <= s11; Reg1<="00000100"; when s11 => next_state <= s12; Reg1<="00001000"; when s12 => next_state <= s13; Reg1<="00010000"; when s13 => next_state <= s14; Reg1<="00100000"; when s14 => next_state <= s15; Reg1<="01000000"; when s15 => next_state <= s16; Reg1<="10000000"; -- ****************** when s16 => next_state <= s17; Reg2<="00000001"; when s17 => next_state <= s18; Reg2<="00000010"; when s18 => next_state <= s19; Reg2<="00000100"; when s19 => next_state <= s20; Reg2<="00001000"; when s20 => next_state <= s21; Reg2<="00010000"; when s21 => next_state <= s22; Reg2<="00100000"; when s22 => next_state <= s23; Reg2<="01000000"; when s23 => next_state <= s24; Reg2<="10000000"; -- ****************** when s24 => next_state <= s25; Reg3<="00000001"; when s25 => next_state <= s26; Reg3<="00000010"; when s26 => next_state <= s27; Reg3<="00000100"; when s27 => next_state <= s28; Reg3<="00001000"; when s28 => next_state <= s29; Reg3<="00010000"; when s29 => next_state <= s30; Reg3<="00100000"; when s30 => next_state <= s31; Reg3<="01000000"; when s31 => next_state <= s0; Reg3<="10000000"; -- ****************** when others => next_state <= s0; end case; end process komb; end architecture kontroler_arch;

132

11.8 Procedura kod izvođenja laboratorijske vežbe

1. Iskopirati na hard disku sa CD-a (koji je priložen uz ovaj projekat) direktorijum Altera6.0 - LabVezba

2. Pokrenuti Quartus6.0 razvojno okruženje. 3. Otvoriti projekat koji se nalazi na hard disku u direktorijumu Altera6.0 – LabVezba pod

imenom Proba.qpf (File → Open Project...) 4. Neupotreblene pinove konfigurisati kao trostatičke kako nebi došlo do konflikta na

pinovima koji su rezervisani za SRAM i USB kontroler (Slika 11-8-1).

Slika 11-8-1

5. Otvoriti editor za kompajliranje (Processing → Compiler Tool) i iskompajlirati projekat(pogledati slike koje slede).

Slika 11-8-2

133


6. Priključiti Jednostavni logički analizator na napajanje od 7-12 Vdc na konektoru pored koga se nalazi oznaka power 7-12Vdc na štampanoj ploči u gornjem sloju.

7. Konektovati na paralelnom portu računara ByteBlasterII programator a konektor koji se nalazi na 10-to žilnom flet kablu konektovati na odgovarajući konektor suprotnog pola na Jednostavnom logičkom analizatoru.

8. Isprogramirati CPLD kolo. U Poglavlju 11.4. je detaljno opisan proces programiranja CPLD/FPGA kola.

Slika 11-8-5

Nakon uspešnog programiranja, LED diode će se aktivirati po zadatom redosledu. Ovaj redosled se vrlo jednostavno može promeniti u samom kontroler-u koji je dat u Prilogu 11-7-1.

134

Literatura: [1] Članak za Cyclone seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/cyc/cyc_c5v1_01.pdf, Preuzeto: Jun 2007. [2] Članak za Cyclone II seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/cyc2/cyc2_cii5v1_01.pdf, Preuzeto: Jun 2007. [3] Članak za Cyclone III seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/cyc3/cyclone3_handbook.pdf, Preuzeto: Jun 2007. [4] Članak za Stratix seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/stx/stratix_section_1_vol_1.pdf, Preuzeto: Jun 2007. [5] Članak za Stratix II seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/stx2/stx2_sii5v1_01.pdf, Preuzeto: Jun 2007. [6] Članak za Stratix III seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/stx3/stratix3_handbook.pdf, Preuzeto: Jun 2007. [7] Članak za MAX 7000 seriju FPGA kola, dostupan na: http://www.altera.com/literature/ds/m7000.pdf, Preuzeto: Jun 2007. [8] Članak za MAX 3000A seriju FPGA kola, dostupan na: http://www.altera.com/literature/ds/m3000a.pdf, Preuzeto: Jun 2007. [9] Članak za MAX II seriju FPGA kola, dostupan na: http://www.altera.com/literature/hb/max2/max2_mii5v1_01.pdf, Preuzeto: Jun 2007. [10] Članci o ALTERA literaturi, dostupani su na: http://www.altera.com/literature/lit-index.html

Jednostavan logički analizatores.elfak.ni.ac.rs/Papers/LogickiAnalizatorSeminarskiRad.pdf · LVTTL...

Documents

Transcript of Jednostavan logički analizatores.elfak.ni.ac.rs/Papers/LogickiAnalizatorSeminarskiRad.pdf · LVTTL...