Etude de la décharge électrostatique définie par le modèle ...

N° d’ordre : 05 ISAL 0110 Année 2005

Thèse

présentée devant

l’Institut National des Sciences Appliquées de Lyon

pour obtenir

le titre de Docteur

école doctorale : Electronique, Electrotechnique, Automatique (EEA)

spécialité : Dispositifs de l’électronique intégrée

par

Cédric Goëau

Etude de la décharge électrostatique définie par le modèle du composant chargé CDM sur les circuits intégrés CMOS

Soutenue le 5 décembre 2005 devant la commission d’examen

Jury

Jean Pierre Chante Professeur Directeur de thèse Marise Bafleur Professeur Rapporteur Yves Danto Professeur Rapporteur Corinne Richier Ingénieur Examinateur Pascal Salomé Docteur Ingénieur Examinateur Pascal Nouet Professeur Examinateur

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2005

SIGLE ECOLE DOCTORALE NOM ET COORDONNEES DU RESPONSABLE

CHIMIE DE LYON Responsable : M. Denis SINOU

M. Denis SINOU Université Claude Bernard Lyon 1 Lab Synthèse Asymétrique UMR UCB/CNRS 5622 Bât 308 2ème étage 43 bd du 11 novembre 1918 69622 VILLEURBANNE Cedex Tél : 04.72.44.81.83 Fax : 04 78 89 89 14 [email protected]

E2MC ECONOMIE, ESPACE ET MODELISATION DES COMPORTEMENTS Responsable : M. Alain BONNAFOUS

M. Alain BONNAFOUS Université Lyon 2 14 avenue Berthelot MRASH M. Alain BONNAFOUS Laboratoire d’Economie des Transports 69363 LYON Cedex 07 Tél : 04.78.69.72.76 Alain.bonnafous∂ish-lyon.cnrs.fr

E.E.A. ELECTRONIQUE, ELECTROTECHNIQUE, AUTOMATIQUE M. Daniel BARBIER

M. Daniel BARBIER INSA DE LYON Laboratoire Physique de la Matière Bâtiment Blaise Pascal 69621 VILLEURBANNE Cedex Tél : 04.72.43.64.43 Fax 04 72 43 60 82 [email protected]

E2M2

EVOLUTION, ECOSYSTEME, MICROBIOLOGIE, MODELISATION http://biomserv.univ-lyon1.fr/E2M2 M. Jean-Pierre FLANDROIS

M. Jean-Pierre FLANDROIS UMR 5558 Biométrie et Biologie Evolutive Equipe Dynamique des Populations Bactériennes Faculté de Médecine Lyon-Sud Laboratoire de Bactériologie BP 1269600 OULLINS Tél : 04.78.86.31.50 Fax 04 72 43 13 88 E2m2∂biomserv.univ-lyon1.fr

EDIIS

INFORMATIQUE ET INFORMATION POUR LA SOCIETE http://www.insa-lyon.fr/ediis M. Lionel BRUNIE

M. Lionel BRUNIE INSA DE LYON EDIIS Bâtiment Blaise Pascal 69621 VILLEURBANNE Cedex Tél : 04.72.43.60.55 Fax 04 72 43 60 71 [email protected]

EDISS INTERDISCIPLINAIRE SCIENCES-SANTE http://www.ibcp.fr/ediss M. Alain Jean COZZONE

M. Alain Jean COZZONE IBCP (UCBL1) 7 passage du Vercors 69367 LYON Cedex 07 Tél : 04.72.72.26.75 Fax : 04 72 72 26 01 [email protected]

MATERIAUX DE LYON http://www.ec-lyon.fr/sites/edml M. Jacques JOSEPH

M. Jacques JOSEPH Ecole Centrale de Lyon Bât F7 Lab. Sciences et Techniques des Matériaux et des Surfaces 36 Avenue Guy de Collongue BP 163 69131 ECULLY Cedex Tél : 04.72.18.62.51 Fax 04 72 18 60 90 [email protected]

Math IF

MATHEMATIQUES ET INFORMATIQUE FONDAMENTALE http://www.ens-lyon.fr/MathIS M. Franck WAGNER

M. Franck WAGNER Université Claude Bernard Lyon1 Institut Girard Desargues UMR 5028 MATHEMATIQUES Bâtiment Doyen Jean Braconnier Bureau 101 Bis, 1er étage 69622 VILLEURBANNE Cedex Tél : 04.72.43.27.86 Fax : 04 72 43 16 87 [email protected]

MEGA

MECANIQUE, ENERGETIQUE, GENIE CIVIL, ACOUSTIQUE http://www.lmfa.ec-lyon.fr/autres/MEGA/index.html M. François SIDOROFF

M. François SIDOROFF Ecole Centrale de Lyon Lab. Tribologie et Dynamique des Systêmes Bât G8 36 avenue Guy de Collongue BP 163 69131 ECULLY Cedex Tél :04.72.18.62.14 Fax : 04 72 18 65 37 [email protected]

mailto:[email protected]


http://biomserv.univ-lyon1.fr/E2M2

http://www.insa-lyon.fr/ediis


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http://www.ec-lyon.fr/sites/edml


http://www.ens-lyon.fr/MathIS


http://www.lmfa.ec-lyon.fr/autres/MEGA/index.html

http://www.lmfa.ec-lyon.fr/autres/MEGA/index.html


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Remerciements

Je tiens tout d’abord à remercier l’équipe avec laquelle j’ai passé ces trois dernières années : ma tutrice de thèse Corinne Richier et mes cinq autres collègues et amis : Delphine Guilet, Isabelle Nicolas-Guizon, Pascal Fonteneau, Charles-Alexandre Legrand, et Jean-Robert Manouvrier. J’en profite pour souhaiter à J.R. une très bonne continuation pour sa thèse. Un grand remerciement au Professeur Jean-Pierre Chante, mon directeur de thèse, pour son support et pour les longues discussions que nous avons eues. Mes remerciements vont également à l’ensemble du groupe Device Modeling de ST Microelectronics pour leur support quotidien. Je remercie particulièrement mes différents chefs pour m’avoir soutenu, notamment lors de mes différentes missions : Patrick Mortini, André Juge, et Hervé Jaouen. Je remercie également toutes les personnes qui ne sont pas de mon équipe, mais qui ont su prendre le temps de m’aider : je pense particulièrement à Yvon Imbs pour de nombreuses simulations, à Willy Beulé qui m’a permis le développement de différents prototypes, à David Bonnard qui m’a fait visiter plusieurs fois la ligne d’assemblage, à Alexandre Martin pour son support dans les outils de simulation TCAD, à Nathalie Daffos pour m’avoir initié au design de circuit, à Daniel Gloria pour son expertise dans le domaine des hautes fréquences, et à Ruddy Costanzy pour son aide précieuse au laboratoire. Une mention spéciale est adressée à Pascal Salomé, avec qui j’ai pu avoir des discussions clefs pour ma thèse, qui m’a présenté à de nombreuses personnes du domaine des ESD, et sans qui le quatrième chapitre de cette thèse n’existerait pas. Mes remerciements vont également jusqu’à Montpellier, à Florence Azaïs et Pascal Nouet du laboratoire d’informatique de robotique et de microélectronique (LIRMM), pour les nombreuses réunions, quelquefois tumultueuses, mais toujours très fructueuses. Je remercie finalement les professeurs Marise Bafleur et Yves Danto pour avoir accepté les rôles de rapporteur. J’espère qu’ils prendront plaisir à lire ce manuscrit.

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Glossaire

• ESD ElectroStatic Discharge (Décharge électrostatique).

• HBM Human Body Model (Modèle de la personne chargée).

• MM Machine Model (Modèle de l’équipement chargé).

• CDM Charged Device Model (Modèle du composant chargé).

• TCAD Technology Computer Aided Design (Outil de simulation du processus de fabrication d’un composant semi-conducteur et de simulation de son fonctionnement).

• TLP Transmission Line Pulse (Générateur de pulses carrés de forte amplitude produite par la décharge d’un câble coaxial préalablement chargé).

• CST (DUT) Composant sous test (Device Under Test).

• SPICE Simulation Program with Integrated Circuit Emphasis (Outil de simulation du fonctionnement d’un circuit électronique).

• ggNMOS Grounded Gate NMOS (Transistor NMOS pour lequel la grille est court-circuitée avec la source).

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Table des matières

Introduction générale............................................................................................. 15

Chapitre I Généralités sur les décharges électrostatiques............................. 19

I.1 Caractérisation d’un composant vis-à-vis des ESD ...........................................19

I.1.1 Définition d’une décharge électrostatique .....................................................19 I.1.2 Le test ESD........................................................................................................21 I.1.3 Les 3 modèles de décharge.............................................................................22

A Théorie du circuit RLC........................................................................................22 B Le modèle de la personne chargée - HBM .........................................................25 C Le modèle de l’équipement chargé - MM ...........................................................26 D Le modèle du composant chargé - CDM............................................................28

I.2 Protection ESD intégrée........................................................................................32

I.2.1 Principe d’une protection ................................................................................32 I.2.2 Les composants élémentaires de protection.................................................35

A La diode..............................................................................................................35 B Le ggNMOS........................................................................................................36 C Le thyristor ..........................................................................................................37 D La protection à déclenchement dynamique ........................................................37

I.2.3 Les stratégies de protection............................................................................38 A La stratégie à protection centrale .......................................................................38 B La stratégie à protection locale...........................................................................39

I.3 Outils classiques pour développer des protections ..........................................39

I.3.1 La mesure pulsée en fort courant - TLP .........................................................39 I.3.2 La prédiction par simulation............................................................................41

A Simulation du comportement d’un composant élémentaire................................42 B Simulation du comportement d’un circuit............................................................42

I.3.3 L’analyse de défaillance...................................................................................43

I.4 Conclusion sur les généralités des ESD .............................................................45

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Chapitre II Problématique du CDM..................................................................... 47

II.1 Le courant de décharge et la capacité de couplage CDM..................................47

II.1.1 Le courant de décharge CDM ..........................................................................47 A La mesure du courant.........................................................................................47 B Les caractéristiques du courant..........................................................................49 C Les origines du courant ......................................................................................54

II.1.2 Mesure de la capacité de couplage.................................................................54 II.1.3 Approche à une échelle globale du CDM .......................................................57

II.2 Etude locale de la décharge..................................................................................59

II.2.1 Rôle du boîtier et modélisation .......................................................................59 A Généralités sur les boîtiers .................................................................................59 B Extraction des paramètres RLC d’un TQFP 48 et d’un BGA 64.........................63 C Mise en forme d’un modèle SPICE.....................................................................65

II.2.2 Modélisation du circuit.....................................................................................66 II.2.3 Rôle du substrat ...............................................................................................67 II.2.4 Simulation TCAD des composants élémentaires ..........................................69

II.3 Outils de mesure spécifiques à l’étude du CDM.................................................71

II.3.1 Mesures pulsées VF-TLP sur des composants élémentaires ......................71 II.3.2 Mesures dans des conditions équivalentes au CDM ....................................78 II.3.3 Mesures sur des structures de test spécifiques ...........................................79 II.3.4 Mesures sur un circuit .....................................................................................79

II.4 Conclusion sur la problématique du CDM ..........................................................79

Chapitre III Modélisation d’une décharge électrostatique CDM.................... 83

III.1 Modélisation du testeur à une échelle globale ...................................................83

III.1.1 Construction d’un modèle CDM ......................................................................83 A Présentation du testeur.......................................................................................83 B Modélisation SPICE du testeur...........................................................................84 C Description du mécanisme de la décharge.........................................................84 D Hypothèses du modèle CDM..............................................................................85

III.1.2 Extraction des paramètres du modèle CDM ..................................................86

III.2 Modélisation globale du boîtier couplé au testeur .............................................91

III.2.1 Présentation des puces électroniques testées..............................................91 III.2.2 Influence du boîtier...........................................................................................92 III.2.3 Influence de la patte stressée..........................................................................93

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A Impact de la position de la patte .........................................................................94 B Impact de la partie du circuit reliée à la patte stressée.......................................95

III.2.4 Influence du circuit testé .................................................................................95 III.2.5 Résultats de modélisation globale pour différents boîtiers .........................96

III.3 Etude du couplage entre le boîtier et le testeur................................................100

III.3.1 Simulation de la décharge sur le boîtier.......................................................100 III.3.2 Localisation de la capacité de couplage ......................................................102

III.4 Conclusion sur la modélisation du CDM ...........................................................103

Chapitre IV Comportement fort courant et transitoire des composants élémentaires ...................................................................................................... 105

IV.1 Présentation de la mesure transitoire................................................................105

IV.1.1 Objectifs d’une mesure transitoire ...............................................................105 IV.1.2 Matériel nécessaire pour une mesure transitoire........................................106

IV.2 Conception d’un banc de mesure transitoire....................................................108

IV.2.1 Le générateur d’impulsions...........................................................................108 A Caractéristiques d’un générateur d’impulsions.................................................108 B Principe de la génération d’une impulsion ........................................................108 C Temps de montée.............................................................................................109

IV.2.2 L’oscilloscope.................................................................................................110 IV.2.3 Les lignes de transmission et les atténuateurs...........................................112 IV.2.4 La sonde hyperfréquence ..............................................................................113 IV.2.5 Exploitation des acquisitions des impulsions incidente et réfléchie ........115

IV.3 Mesures aux bornes de composants élémentaires..........................................119

IV.3.1 Présentation des composants étudiés .........................................................119 IV.3.2 Les diodes.......................................................................................................119 IV.3.3 La protection centrale ....................................................................................122 IV.3.4 Le ggNMOS .....................................................................................................124 IV.3.5 Stratégie de protection...................................................................................127

IV.4 Conclusion sur le comportement des composants en CDM ...........................129

Conclusion générale ............................................................................................ 133

Références bibliographiques .............................................................................. 139

Introduction générale

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Avec des gravures atteignant 45nm la microélectronique fait de nos jours place à la nanoélectronique. Les oxydes de grille des transistors de technologie CMOS sont également de plus en plus fins, atteignant la dizaine d’Angström. Leurs tensions de claquage diminuent et ils deviennent extrêmement sensibles aux décharges électrostatiques. Parallèlement à la diminution des dimensions, les chaînes d’assemblage des circuits dans leurs boîtiers, puis les chaînes de montage des puces sur les cartes électroniques sont de plus en plus automatisées. Cette automatisation est responsable de l’augmentation des décharges CDM (Charged Device Model) sur les puces électroniques à cause des frottements et des contacts avec les automates. Une puce électronique a ainsi de nombreuses occasions de se charger par triboélectricité et de se décharger par contact sur un plan de masse. Soucieux d’acquérir des puces électroniques robustes vis-à-vis du CDM, les clients de semi-conducteur sont de plus en plus agressifs sur les spécifications ESD (ElectroStatic Discharge) requises. La caractérisation ESD peut être effectuée à plusieurs niveaux. Sur un composant de protection élémentaire, une diode par exemple, elle permet de spécifier des règles de dimensionnement en fonction du niveau de protection souhaité. Sur un circuit de test, elle permet de valider les stratégies de protection utilisées et d’anticiper sur le résultat du niveau de protection d’un circuit final. Enfin, sur le circuit final, elle spécifie au client quel est le niveau de tension de décharge maximal que peut subir le circuit sans être dégradé. La prédiction d’un résultat sur le circuit final vient d’être abordée. Il s’agît, connaissant les résultats sur des composants élémentaires ou des circuits de test, d’anticiper le résultat d’un produit pour savoir si ces spécifications remplieront celles demandées par le client. En CDM de nombreux éléments sont à prendre en compte pour prédire le résultat d’un test, comme le boîtier du circuit ou le testeur utilisé. Nous ne pouvons donc pas nous contenter d’une étude au niveau du circuit intégré ce qui rend la prédiction moins évidente. D’un point de vue expérimental, il s’agît de prédire le résultat du test CDM d’un circuit final dans un boîtier B connaissant le résultat du circuit de test associé dans un boîtier A. A plus haut niveau, la simulation est un outil de prédiction également très efficace. Connaissant les comportements des composants élémentaires de protection, le schéma du circuit testé, et le boîtier utilisé, elle doit être capable de simuler le comportement du circuit pendant la décharge et ainsi être capable de prédire son seuil de défaillance.

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Compte tenu du temps et du coût de développement d’un produit, réussir un circuit qui remplit les spécifications ESD du premier coup permet de faire des économies considérables. En revanche, si la problématique ESD n’a pas été prise en compte ou si les spécifications ESD ne sont pas atteintes, cela demande de réétudier la stratégie de protection ce qui entraîne un coût supplémentaire au fabricant. De plus, la durée des tests ESD augmentant avec l’accroissement du nombre de pattes des circuits, réserver ces tests à une étape de validation en confiant certaines étapes de développement à des simulations permet d’économiser du temps et ainsi de l’argent. Toutes ces considérations économiques méritent que l’on s’intéresse de plus près aux différents moyens de prédiction. La prédiction d’un résultat de test CDM est le but du travail présenté. Elle est motivée par l’augmentation de la sensibilité des circuits vis-à-vis de ce type de décharge, par la probabilité grandissante de cet événement, et par le surcoût engendré d’une protection devant être réétudiée. Dû fait de la complexité des éléments mis en jeu pendant la décharge, aucune prédiction CDM n’a été concluante à l’heure actuelle. Un des premiers objectifs de la thèse est de comprendre les phénomènes mis en jeu au niveau du circuit testé pendant la décharge CDM, en étudiant et modélisant l’influence de différents éléments comme le testeur ou le boîtier du circuit. Un second objectif est de déduire de l’étude précédente les contraintes électriques appliquées au circuit, c'est-à-dire d’être capable de simuler les courants et les potentiels électriques sur des nœuds critiques du circuit pendant la décharge. Enfin, un troisième objectif est la mise en place de nouvelles méthodes de mesure pour étudier expérimentalement le comportement des protections pendant des contraintes électriques similaires à celles qui auront été mises en évidence. Le travail présenté est réparti en quatre chapitres. Le premier chapitre intitulé « Généralités sur les décharges électrostatiques » débute par une présentation de la caractérisation ESD des composants électroniques. Les différents modèles de décharge utilisés pour tester les composants sont décrits et un accent est mis sur le modèle CDM. Le principe de fonctionnement des protections ESD intégrées est ensuite expliqué. La distinction entre le composant élémentaire et la stratégie de protection est mise en évidence. Enfin les outils classiques servant à recueillir des informations sur les protections pour les développer sont présentés. Il s’agît du banc de mesure pulsé et des outils de simulation TCAD et SPICE. Le second chapitre intitulé « Problématique du CDM » est une synthèse bibliographique à laquelle sont ajoutés quelques premiers résultats mettant en évidence des directions de recherches intéressantes mais limités par les moyens expérimentaux actuels. Ce chapitre débute par la présentation du courant de décharge qui est l’unique source d’information associée au test CDM. Une approche à une échelle globale du test CDM est ensuite exposée. Cette approche s’appuie sur un modèle RLC dont les différents éléments peuvent être extraits de la mesure du courant de décharge. A ce niveau d’abstraction, le composant électronique est une boîte noire et les chemins du courant de décharge à l’intérieur du circuit ne sont pas modélisés. Une approche locale est alors présentée. L’impact de la constitution


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d’un boîtier est montré, ainsi que celui d’autres éléments comme le substrat du circuit intégré. La dernière partie de ce chapitre présente de nouveaux outils expérimentaux développés pour donner des solutions d’études supplémentaires. Le troisième chapitre est intitulé « Modélisation d’une décharge électrostatique CDM ». Le testeur CDM est premièrement modélisé à une échelle globale. L’influence du composant électronique est ensuite ajoutée pour obtenir un modèle global de décharge CDM. Nous vérifions alors que ce modèle est suffisant pour diverses décharges sur des composants différents. A la fin de ce chapitre, nous aborderons de nouveau la modélisation locale de la décharge dans le cas particulier d’un boîtier TQFP (Thin Quad Flat Package) et nous conclurons sur la nécessité des informations apportées par une telle étude dans une simulation au niveau du circuit. Le quatrième et dernier chapitre est intitulé « Comportement fort courant et transitoire des composants élémentaires ». Les chapitres précédents traitent de la modélisation du CDM ce qui permet d’appréhender correctement les stress électriques soumis aux composants du circuit pendant la décharge. Malgré la limitation des informations sur les chemins empruntés par le courant, il est possible d’extrapoler des cas extrêmes. Cela met en évidence la nécessité de connaître le comportement transitoire des protections pour savoir si celles-ci sont toujours efficaces dans les domaines de temps associés au CDM. Un banc de mesure ainsi que des structures d’études ont été développés à cet effet. La première partie de ce chapitre explique le but de ce type de mesure. Une seconde partie décrit la conception du banc de mesure transitoire. Enfin les premiers résultats sont exposés en dernière partie.

Chapitre I Généralités sur les décharges électrostatiques

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I.1 Caractérisation d’un composant vis-à-vis des ESD

I.1.1 Définition d’une décharge électrostatique

Une décharge électrostatique -ESD- (ElectroStatic Discharge) a lieu entre deux conducteurs à des potentiels électriques différents quand ceux-ci sont suffisamment proches pour amorcer un arc électrique (cf. Figure I.1). L’amorçage dépend du champ électrique entre les conducteurs et du diélectrique qui les sépare. Ce champ n’est pas évident à calculer car il dépend de la distance, mais aussi de la géométrie des deux électrodes. Pour une distance donnée, la tension à partir de laquelle l’arc est amorcé s’appelle la tension disruptive. Exprimé en kV.mm-1, le champ critique est aussi appelé rigidité diélectrique. Lorsqu’il est dépassé, la déformation des molécules due au phénomène de polarisation dans le diélectrique est si importante que des électrons sont arrachés aux noyaux. Le diélectrique devient conducteur et laisse passer un courant intense. On dit qu’il est percé. Le tableau qui suit donne quelques exemples de rigidités diélectriques (cf. Tableau I-1). Ce ne sont que des ordres de grandeur puisque ces valeurs sont influencées par de nombreux facteurs tels que la pression, la température ou la distance des électrodes.

Figure I.1 : Principe d’une décharge électrostatique entre deux conducteurs.

V1

V2

d

Conducteur 1

Conducteur 2I(t)

Diélectrique

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La théorie des décharges électrostatiques repose ainsi sur l’électromagnétisme et sur l’étude des diélectriques [GREA’91] [GREA’93]. Un circuit intégré peut être assimilé à un conducteur et être l’objet d’une décharge. S’il est mal protégé, le courant établi lors de la décharge peut le dégrader. Ce courant dépend de nombreux paramètres. La géométrie des conducteurs, leur disposition, leurs vitesses d’approche [GREA’00] sont autant d’exemples pour montrer qu’une décharge électrostatique doit être précisément contrôlée pour être reproduite lors d’un test industriel.

Diélectrique Rigidité diélectrique [kV.mm-1]

Air sec 3 Papier 15 Ebonite 50 Alumine 35

Mica 35 Quartz 12,5 Verre 16

Céramique 4 Silicium 30 GaAs 40

Ge 10 Téflon 80

Tableau I-1 : Rigidité diélectrique de quelques matériaux. [COUC’69]

Pour qu’une décharge électrostatique ait lieu, la puce électronique doit être en présence d’un second conducteur à un potentiel électrique différent. Il existe trois manières de fixer la puce à un potentiel. Elle peut être directement reliée à un générateur de tension, ce moyen est le plus évident. Elle peut aussi être couplée capacitivement à un second conducteur lui-même fixé à un potentiel. Son potentiel est alors défini par la géométrie des conducteurs en présence et on parle de charge par induction [CHEM’83] [LAFF’84]. Enfin, elle peut être chargée électriquement. Cette charge est généralement acquise par frottement avec un second matériau [HUNT’84]. On parle de charge par triboélectricité et d’électricité statique. La faculté d’un matériau de collecter des électrons ou d’en perdre permet de le classer dans la série triboélectrique (cf. Tableau I-2). De cette manière une personne peut se charger en marchant sur une moquette et être à l’origine d’une décharge en manipulant par la suite un composant. Deux approches permettent de protéger un circuit électronique. La première consiste à réduire les occurrences des décharges électrostatiques en agissant sur les lignes de production, lors de la fabrication des puces électroniques ou lors de leurs utilisations finales. Cela se traduit par des appareils correctement mis à la masse ou par les équipements de protection antistatique. La seconde approche consiste à rendre les puces électroniques insensibles aux décharges. Cela se traduit par les protections intégrées sur silicium dont le rôle est d’empêcher le courant de décharge de dégrader le circuit. Cette approche garantit


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ainsi à l’utilisateur final une protection constante quelles que soient les précautions prises lors des manipulations des puces (déballage des puces électroniques ou assemblage des puces sur les circuits imprimés). L’augmentation de l’automatisation de ces manipulations est souvent citée comme la cause actuelle majeure des décharges électrostatique [BERN’94]. Le travail présenté dans ce manuscrit traite des protections intégrées.

Matériaux Charge électrique

air positive peau verre mica nylon laine

aluminium papier coton acier neutre bois

nickel, cuivre laiton, argent

or, platine polyester

vinyle silicium téflon

caoutchouc négative

Tableau I-2 : Série triboélectrique. [AVER’88]

I.1.2 Le test ESD

Le but d’un test ESD est de caractériser l’immunité d’une puce électronique face à une décharge électrostatique. Le test reproduit toutes les configurations de décharges possibles selon les pattes stressées du CST (Composant Sous Test). Une décharge peut avoir lieu dans des contextes très différents et il n’existe pas dans la nature deux décharges identiques. Afin d’obtenir une répétabilité des résultats, les tests sont précisément décrits dans des normes. Il existe trois modèles sur lesquels s’appuient ces normes : le modèle de la personne chargée -HBM- (Human Body Model), le modèle de l’équipement chargé -MM- (Machine Model), et le modèle du composant chargé -CDM- (Charged Device Model). Lors d’un test, les décharges sont reproduites à des tensions successivement croissantes. La tension représente la sévérité de la décharge. Entre chaque niveau de tension le CST est contrôlé. On peut contrôler le fonctionnement du circuit ou ses courants de fuites. Le choix d’un critère de défaillance permet de définir la tension de stress ESD maximale que peut subir le CST sans être abîmé. Le résultat d’un test est finalement la classe du composant qui représente un intervalle de tension : une tension jusqu’à laquelle le composant ne risque

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aucune dégradation et une tension à partir de laquelle il est certain que le composant soit détérioré. Par exemple, le composant est spécifié de classe « C5 » vis-à-vis du modèle CDM associé à la norme ESDA s’il peut subir le test à 500V sans être dégradé mais s’il ne passe pas la tension 750V. Ainsi le circuit passe ou ne passe pas un certain niveau de tension, le résultat est binaire et le test ESD est donc différent d’une mesure. Les outils de développement utilisés en ESD sont présentés en dernière partie de ce chapitre (cf. I.3). Le résultat est souvent donné pour un produit fini, mais peut également l’être pour un circuit de test représentant une partie d’un circuit final. Cela est le cas pour les circuits de test d’entrées-sorties qui sont communs à plusieurs produits. La problématique est alors de prédire l’immunité du produit final connaissant le résultat sur le circuit de test associé.

I.1.3 Les 3 modèles de décharge

A Théorie du circuit RLC

Différents organismes proposent des normes pour qu’une décharge soit reproduite à l’identique par les appareils de test de différents laboratoires. Il existe des normes JEDEC, des normes ESDA, et des normes IEC. Dans toutes les normes, les allures des courants en fonction du temps sont décrites pour des cas particuliers, comme le cas d’un court-circuit ou celui d’un circuit ouvert. Un appareil de test est dit conforme à une norme lorsque le courant de décharge mesuré correspond à ces spécifications. Chaque norme propose un classement de fiabilité des circuits suivant les résultats possibles d’un test. Il est important de noter qu’il existe une linéarité entre la tension de décharge et le courant. Ainsi le courant pic HBM associé à la tension 250V est de 0,17A et le courant associé à la tension 8000V est 32 fois plus élevé. Trois modèles ESD ont été développés au cours de ces 40 dernières années. Pour les trois modèles, les appareils de test permettent de mesurer le courant pendant la décharge. Le point commun de ces trois modèles est la possibilité de simuler le courant de décharge en utilisant un circuit RLC (cf. Figure I.2). Une simulation ESD correspond alors à la décharge d’une capacité initialement chargée dans le circuit testé. Le CST est représenté par une impédance inconnue mais généralement faible. Bien que cette modélisation ne prenne pas en compte tous les effets parasites du testeur et bien que dans le cas du CDM cette modélisation corresponde à une approximation simpliste, il est tout de même intéressant de la présenter pour donner les grandes caractéristiques de chaque décharge associées aux ordres de grandeurs des éléments constituant leurs modèles. Si l’on considère qu’une décharge se résume à un courant dans un circuit RLC, les modèles sont alors différenciés par l’origine attribuée à ses éléments et par leurs valeurs. Nous suivons par la suite les conventions suivantes : un courant est positif lorsqu’il entre dans le CST pour les cas HBM et MM, et inversement pour le CDM.


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Figure I.2 : Circuit RLC général à tous les modèles de décharge.

Les phénomènes de propagation ne sont pas pris en compte dans les équations présentées. Cela signifie que les dimensions du circuit sont petites devant la plus courte des longueurs d’onde du courant. La décharge est décrite par une équation différentielle du second degré. Pour la résoudre et exprimer le courant en fonction du temps il est nécessaire de poser deux conditions initiales. La première est un courant initial nul. La seconde est la pré-charge de la capacité à la tension de test. Plusieurs grandeurs sont remarquables :

• LC1

0 =ω Pulsation propre.

• L

R2

=α Amortissement.

• 220 αωω −= Pulsation du circuit.

Selon la valeur de l’amortissement par rapport à la pulsation propre, trois régimes sont à distinguer :

• αω >0 régime oscillatoire :

( ) ( )ttL

RLVtI ESD ⋅⋅⎟

⎠⎞

⎜⎝⎛ ⋅−⋅

⋅= ω

ωsin

2exp

Équation I.1 : Courant dans un circuit RLC en régime oscillatoire.

• αω <0 régime amorti :

( ) ( )ttL

RLVtI ESD ⋅⋅⎟

⎠⎞

⎜⎝⎛ ⋅−⋅

⋅= ω

ωsinh

2exp

Équation I.2 : Courant dans un circuit RLC en régime amorti.

• αω =0 régime critique :

RTOTVESD LTOT

CTOT

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( ) ttL

RL

VtI ESD ⋅⎟⎠⎞

⎜⎝⎛ ⋅−⋅=

2exp

Équation I.3 : Courant dans un circuit RLC en régime critique.

Lorsque l’amortissement est négligeable devant la pulsation propre ou inversement, les expressions du courant se simplifient.

• αω >>0 régime oscillatoire faiblement amorti :

Ce cas correspond à une faible résistance : 2

2

41

LR

LC>> ou

CLR ⋅<< 2 .

( ) ⎟⎠

⎞⎜⎝

⎛ ⋅⋅

⋅⎟⎠⎞

⎜⎝⎛ ⋅−⋅⋅= t

CLt

LR

LCVtI ESD

1sin2

exp

Équation I.4 : Courant dans un circuit RLC en régime oscillatoire faiblement amorti.

• αω <<0 régime fortement amorti :

Ce cas correspond à une faible inductance : 2

2

41

LR

LC<< ou

LR

RC 2211 ⋅<< . Cela signifie

qu’au début de la décharge, l’inductance a un rôle prédominant et le circuit se comporte

comme un circuit RL. La constante de temps d’établissement du courant est RLRL =τ .

Le circuit se décharge ensuite de la même manière qu’un circuit RC, la constante de

temps est cette fois ci RCRC =τ .

( ) ⎟⎠⎞

⎜⎝⎛

⋅−⋅⎟⎟

⎠

⎞⎜⎜⎝

⎛⎟⎠⎞

⎜⎝⎛ ⋅−−⋅=

CRtt

LR

RVtI ESD expexp1

Équation I.5 : Courant dans un circuit RLC en régime fortement amorti.

Le composant testé contribue aux trois éléments R, L, et C. Bien que pendant la décharge, la protection intégrée soit souvent équivalente à une résistance très faible, cette hypothèse n’est pas toujours le cas avant le déclenchement de la protection. L’équation du courant décrite par le modèle RLC n’est donc qu’une première approximation et le temps de montée du courant est fonction du déclenchement de la protection.


25 / 148

B Le modèle de la personne chargée - HBM

Le modèle HBM est le plus ancien [MIL-STD-883D]. Il modélise la décharge d’une personne électriquement chargée sur une puce électronique. La personne est modélisée par une capacité de 100pF par rapport à la terre. La charge de la personne est associée à la tension de charge de la capacité, classée dans les normes de 250V à 16kV. Le contact entre la

personne et une patte de la puce électronique est modélisé par une résistance de 1,5kΩ. Une seconde patte est reliée à la terre (cf. Figure I.3). Le test HBM demande de stresser un certain nombre de configurations [ESD-STM 5.1.] [JESD22-A114-B].

Figure I.3 : Modélisation d’une décharge HBM. ZCST symbolise le composant testé.

L’hypothèse de faible impédance du CST par rapport à la résistance du modèle HBM est généralement admise. La source de stress ESD est ainsi équivalente à une source de courant. Celui-ci est simulé par la décharge de la capacité à travers la résistance de contact. Afin de se rapprocher de la mesure, une inductance parasite est ajoutée. Des capacités parasites liées au testeur peuvent aussi l’être mais ne jouent aucun rôle sur le courant au premier ordre [AMER’91]. Au vu des valeurs des composants du modèle, la décharge est en régime fortement amorti. L’expression du courant est approximée par l’expression suivante [ROOZ’90].

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛⋅

−⋅⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛⋅−−⋅=

HBMHBMPARA

HBM

HBM

HBM

CRtt

LR

RVtI expexp1

Équation I.6 : Expression du courant de décharge HBM.

Cette écriture met en évidence le temps de montée du courant, son amplitude maximum, et la durée de la décharge. Ces valeurs sont calculées et présentées dans le tableau suivant.

HBM

PARAM R

L⋅= 2τ HBM

HBMM R

VI ⋅= 9,0 HBMHBM CRt ⋅⋅=∆ 4

10ns 0,6A pour 1kV 600ns

Tableau I-3 : Principales caractéristiques d’un courant HBM.

RHBM = 1,5kΩVHBM LPARA = 7,5µH

CHBM = 100pF

ZCST << RHBM IHBM

26 / 148

Le courant HBM est simulé pour une tension de décharge de 1kV et une durée de 400ns sur un court-circuit (cf. Figure I.4) mettant en évidence les données calculées.

0.0

0.2

0.4

0.6

0.8

0.E+0 1.E-7 2.E-7 3.E-7 4.E-7Temps [sec]

Cou

rant

[A]

Figure I.4 : Courant HBM typique pour une décharge de 1kV sur un court-circuit.

La sensibilité d’un circuit se définit grâce à la tension HBM maximum qu’il peut supporter sans induire de défaillance. A partir de 4kV une puce électronique est qualifiée de circuit insensible par les normes HBM. Cela correspond à un courant de 2,6A.

C Le modèle de l’équipement chargé - MM

Le modèle MM a été développé au Japon dans les années 70 pour étudier les ESD entre les appareils d’une ligne d’assemblage et les composants électroniques. Il est similaire au modèle HBM avec une résistance très faible pour représenter le contact entre un objet métallique et la puce [ESD-STM 5.2.] [JESD22-A115-A]. Seule la capacité de 200pF est précisée par les normes. Afin d’obtenir des formes de courant correspondant aux normes,

une résistance de 10Ω et une inductance de 0,5µH sont souvent choisies (cf. Figure I.5) [SALO’98].

Figure I.5 : Modélisation d’une décharge MM.

RPARA = 10ΩVMM LPARA = 0,5µH

CMM = 200pF

ZCST << RMM IMM


27 / 148

Comme pour le cas HBM, le modèle proposé est simple et ne prend pas en compte les effets parasites du testeur. Dans le cas d’un circuit faiblement résistif et au vu des valeurs des composants du modèle, la décharge est cette fois en régime fortement oscillatoire et le courant peut être calculé par l’expression suivante.

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛⋅

⋅⋅⎟⎟⎠

⎞⎜⎜⎝

⎛⋅−⋅⋅= t

CLt

LR

LCVtI

MMPARAPARA

PARA

PARA

MMMM

1sin2

exp

Équation I.7 : Expression du courant de décharge MM.

D’après cette expression, le courant maximum est donné par la formule suivante.

⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⋅⋅−⋅⋅=

MM

PARA

PARAPARA

MMPARA

PARA

MMMM C

LRL

CRLCVI 2arctan

2exp

Équation I.8 : Expression du courant maximum de la décharge MM.

La simulation du courant MM sur un court-circuit nous montre une durée de plusieurs centaines de nano seconde comme pour le modèle HBM. Le courant maximum est en revanche bien plus élevé (cf. Figure I.6). Pour une tension de 100V celui-ci est simulé à 1,8A. Pour une tension 10 fois plus faible qu’en HBM, le courant est donc 3 fois plus élevé.

-2.0

-1.0

0.0

1.0

2.0

0.E+0 1.E-7 2.E-7 3.E-7 4.E-7Temps [sec]

Cou

rant

[A]

Figure I.6 : Courant MM typique pour une décharge de 100V sur un court-circuit.

A partir de 200V une puce électronique peut être qualifiée de bien protégée vis-à-vis du MM. Cela correspond à un courant maximum de 3,5A d’après les normes.

28 / 148

D Le modèle du composant chargé - CDM

Ce modèle a été proposé au début des années 80. Historiquement il décrit une puce dans un boîtier de type DIP (Dual In Line Package) qui se charge d’électricité statique lors d’un glissement dans sa barrette de transport [BOSS’80]. Lorsque la puce électronique est posée sur un plan de travail conducteur, avant le contact entre une patte et ce plan un couplage capacitif modélisé par une capacité chargée réside entre ces deux éléments (cf. Figure I.7). Au contact, la capacité se décharge par un courant de durée très courte et d’amplitude très élevée [TANA’92] [UNGE’00]. De nos jours, le CDM est associé par extension aux décharges électrostatiques sur les chaînes de production. Un second mécanisme est alors souvent mis en jeu. Il correspond à la charge par induction de la puce électronique [RENN’89]. Le CDM décrit donc deux événements. Le premier est celui d’une puce électronique chargée par triboélectricité qui se décharge au contact d’un plan de masse. Le second correspond à l’évènement inverse. La puce initialement déchargée est posée à proximité d’un objet conducteur fixé à un potentiel différent de celui de la terre. Elle est ainsi couplée capacitivement à l’objet conducteur et le tout est équivalent à une capacité déchargée. Lorsqu’un second objet conducteur relié à la terre touche une patte de la puce, la capacité se charge quasi-instantanément et provoque l’événement CDM.

Figure I.7 : Origine du modèle CDM.

Au laboratoire de caractérisation ESD, l’évènement CDM est reproduit par un testeur. Trois principaux éléments constituent ce testeur : le plateau de charge relié à une source de tension via une résistance de plusieurs méga Ohms, le plan de masse en regard au plateau,

et la pointe de test (pogo pin) reliée au plan de masse via une résistance d’1Ω. Lors du test, la puce électronique est posée sur le plateau en position pattes en l’air (dead bug position). Tous les éléments conducteurs du composant sont couplés avec le plateau. En première approximation le couplage peut être assimilé à une capacité unique (cf. Figure I.8).

+

+

+ +

+ +

CCST

ICDM

Plan de masse

R

L

Puce électronique chargée


29 / 148

Figure I.8 : Principe d’un test CDM et photographie d’un testeur.

Il existe deux méthodes de test pour simuler un évènement CDM. Le testeur utilisé peut rester le même mais la procédure de test change. Ainsi dans le cas d’un test de type « charge directe » (Direct Charging Method) le plateau est relié à la masse et la capacité est chargée lentement à travers une résistance de plusieurs méga Ohms. Pour cela la patte de la puce reliée au substrat du circuit est connectée à une pointe elle-même connectée à un générateur de courant. Lorsque la charge électrique est atteinte, une seconde pointe reliée à la masse vient contacter la patte à stresser pour provoquer la décharge (cf. Figure I.9-b) [ESD-STM 5.3.1.] [AEC-Q100-011]. Dans le cas d’un test de type « charge par induction » (Field-induced Method) le plateau est premièrement élevé au potentiel de la décharge. La puce électronique sous influence totale du plateau est ainsi au même potentiel que ce dernier et la capacité représentant le couplage reste déchargée. La décharge se produit lorsque la pointe de test s’approche suffisamment d’une patte du circuit. Après amorçage de l’arc, un courant charge la capacité (cf. Figure I.9-a). La pointe restant en contact avec la patte stressée, le plateau est mis à la masse via une forte résistance et la capacité se décharge lentement. Une fois déchargée la pointe est relevée [JESD22-C101-B.01] [ESD-STM 5.3.1.] [AEC-Q100-011]. Une variante de ce dernier test consiste à relever la pointe une fois le circuit chargée. Le potentiel du plateau est ensuite abaissé à la masse pour se replacer dans le cas du premier test décrit. La pointe de test peut descendre une seconde fois pour une nouvelle décharge de signe opposé à la première. Les deux méthodes de test sont ainsi associées à la charge ou à la décharge de la capacité de couplage. A ces deux méthodes s’ajoute également la possibilité d’utiliser un relais entre la pointe de test et le CST pour simuler le claquage de l’air entre la pointe et la patte stressée (Contact-mode discharge). Le test CDM profite alors de la répétabilité de fermeture du relais mais s’éloigne du phénomène naturel [RENN’91] [ESD-STM 5.3.1.]. Il existe finalement plusieurs façons de reproduire une décharge CDM. Par la suite, nous utiliserons une méthode de charge par induction sans relais.

V

CCST

R

L

ICDM

Plan de masse

Plateau de charge

Plan de masse

Plateau de charge

Pointe de test

30 / 148

Figure I.9 : Présentation des méthodes de charge par induction a) et de charge directe b).

Le courant de décharge peut toujours être approximé par le courant d’un circuit RLC. Contrairement aux deux modèles précédents, les éléments parasites du testeur et du boîtier ne peuvent plus être négligés puisqu’ils définissent la capacité de couplage du CDM. Nous verrons dans le chapitre suivant qu’un simple modèle RLC est limité. Cependant, nous commençons par sa présentation pour aborder simplement le sujet. Il n’existe donc aucun jeu de valeurs RLC défini dans une norme pour simuler le courant de décharge. L’inductance du circuit est généralement associée à la longueur de la pointe de test, la résistance est associée à l’arc électrique, et la capacité est définie par le couplage entre les éléments conducteurs du boîtier avec le plateau de charge. Les valeurs typiques des capacités mises en jeux sont de quelques Pico Farads, l’inductance mise en jeu est de quelques Nano Henry, la résistance est d’une dizaine d’Ohm. La simulation du courant de décharge varie donc suivant le modèle du testeur, le modèle de l’arc électrique, et suivant la puce électronique.

Figure I.10 : Modules de vérification ESDA de 4pF et 30pF.

Les normes CDM définissent les gabarits des courants qui doivent être mesurés sur des modules de vérification correspondant à des couplages capacitifs purs avec le plateau de charge. Par la suite, nous travaillons avec la norme ESDA. Deux modules de vérification sont utilisés (cf. Figure I.10). Un module est constitué d’un disque conducteur gravé sur un substrat. Une fois posé sur un plan conducteur, il forme une capacité avec ce plan. Celle-ci est définie par la constante diélectrique du substrat, par son épaisseur, et par la surface du

b) a)

V

CCST

ICDM

- - - -

CCST

+ + + +

Pointe A

CCST

ICDM

Pointe B

V


31 / 148

disque de cuivre. Avec des diamètres de 9mm et 26mm, les deux modules sont respectivement associés à des capacités nominales de 4pF et 30pF. Les deux schémas suivant montrent les modèles CDM simples dans le cas de la charge par induction et dans le cas de la charge directe. Les éléments RLC restent identiques, seules les conditions initiales changent. La charge par induction correspond à une capacité de couplage initialement déchargée (cf. Figure I.11), tandis que la charge directe correspond à une capacité de couplage initialement chargée (cf. Figure I.12).

Figure I.11 : Modélisation simplifiée du CDM dans le cas de la charge par induction.

Figure I.12 : Modélisation simplifiée du CDM dans le cas de la charge directe.

Dans les deux cas présentés, le sens du courant ne change pas si la tension de stress reste positive. L’expression du courant est donnée par son équation dans un circuit RLC en régime oscillatoire.

( ) ( )ttLR

LV

tITEST

ARC

TEST

CDM ⋅⋅⎟⎟⎠

⎞⎜⎜⎝

⎛⋅−⋅

⋅= ω

ωsin

2exp avec 2

2

41

TEST

ARC

CSTTEST LR

CL−=ω

Équation I.9 : Expression simplifiée du courant de décharge ICDM.

Connaissant les ordres de grandeur des éléments RLC du modèle, le courant de décharge est simulé pour le module de 4pF et une tension de 1kV. L’inductance est fixée à 6,5nH et la

résistance à 28Ω. Due aux petites valeurs des éléments L et C -généralement rencontrées

RARC VCDMLTEST ZCST << RARC

CCST

ICDM

RARC

VCDM

LTEST ZCST << RARC

CCST

V V

ICDM

32 / 148

dans le domaine des hautes fréquences- la décharge est très rapide. De plus, la faible valeur de résistance entraîne un maximum de courant très élevé (cf. Figure I.13).

-8

-4

0

4

8

12

16

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Figure I.13 : Courant CDM typique pour une décharge de 1kV sur une capacité de 4pF. L = 6,5nH, R = 28Ω.

Nous constatons pour le cas simulé que la durée du courant n’excède pas 3ns et le maximum atteint 16A. Les tensions de décharges proposées par la norme ESDA s’étendent de 125V à 2kV. Les gabarits auxquels doivent correspondre les courants mesurés sont linéaires avec ces tensions. Pour le cas simulé, le courant maximum doit être de 15A défini à +/-20%, le second pic doit avoir une amplitude au plus égale à 7,5A, et la largeur à mi-hauteur du premier pic doit être inférieure à 400ps. Le modèle proposé permet ici de simuler un courant conforme à la norme ESDA. A partir de 500V une puce électronique peut être qualifiée de bien protégée vis-à-vis du CDM. Cela correspond d’après les normes à un courant maximum de 7,5A.

I.2 Protection ESD intégrée

I.2.1 Principe d’une protection

La protection ESD est un circuit passif près des plots de connexions du circuit qui fonctionne lorsque la puce électronique est non alimentée. Le but de la protection est de fiabiliser une puce électronique vis-à-vis d’un type de décharge jusqu’au niveau de tension souhaité. Pour éviter les dégradations, elle doit empêcher le courant de décharge de pénétrer dans le cœur du circuit et également limiter la tension à ses bornes. Dans ce mémoire, nous nous consacrons à l’étude des protections intégrées pour des circuits CMOS. Les architectures d’entrées et de sorties de ces circuits sont toujours du même type. Elles sont constituées d’inverseurs dont le rôle est d’interfacer les signaux numériques extérieurs aux fonctions internes du circuit (cf. Figure I.14). Ces architectures


33 / 148

sont souvent reprises dans plusieurs circuits différents. C’est pourquoi des circuits de test contenant uniquement des entrées et des sorties sont caractérisés en ESD. Ces circuits sont constitués de plots d’entrée, de sortie, et d’alimentation.

Figure I.14 : Schéma classique de la partie du circuit intégré de technologie CMOS étudiée en ESD. 4 plots sont pris en compte : deux plots d’alimentation VDD et VSS, un plot d’entrée VE, et un plot de sortie VS.

L’étude d’une stratégie de protection se résume souvent à l’étude des chemins de courant entre deux plots. Une première patte de la puce est connectée à la source de la décharge et une seconde patte est mise à la masse (cf. Figure I.15). Le but de la protection est alors de dériver le courant du cœur du circuit quels que soient les deux plots stressés, et un chemin de courant doit être prévu pour tous les couples possibles. Le composant élémentaire joue le rôle d’un interrupteur parallèle à la partie à protéger. En fonctionnement normal du circuit, c'est-à-dire lorsque le circuit est alimenté, la protection ne doit pas altérer les spécifications du circuit. C’est uniquement lorsque la puce est manipulée que la protection doit jouer son rôle si une décharge a lieu. La protection se déclenche alors pour dériver le courant par chemin de faible impédance. L’interrupteur parfait n’existant pas, un circuit fermé est toujours faiblement résistif. Son efficacité va dépendre des rapports entre les impédances des protections, du circuit à protéger, et de la source ESD. Les résistances parasites des protections vont ainsi déterminer les chutes de tension dans la partie à protéger. Pendant les premiers instants de la décharge, l’interrupteur est ouvert et la protection se comporte comme une forte impédance. La décharge a pour effet d’élever le potentiel du plot stressé. La protection se déclenche ensuite de deux manières différentes. La première est un déclenchement statique à partir d’une tension seuil à ses bornes. La seconde est un déclenchement dynamique à partir d’une augmentation rapide de tension à ses bornes. Suite au déclenchement, la protection se trouve dans un état de faible impédance, avec une tension résiduelle à ses bornes. A partir de ce moment, le modèle de décharge est généralement équivalent à une source de courant.

Cœur du circuit

VDD

VSS

VE VS

RBUS

34 / 148

Figure I.15 : Analogie de la protection ESD avec un interrupteur.

Les protections ESD sont passives. La caractéristique courant-tension I(V) d’une protection permet de la sélectionner selon son emplacement dans la stratégie de protection (cf. Figure I.16). Entre deux plots dont l’un a un potentiel plus élevé que le second en fonctionnement normal du circuit, la protection utilisé est unidirectionnelle est sa caractéristique I(V) doit se rapprocher de l’interrupteur parfait avec une impédance quasi-nulle en directe. Le composant utilisé est alors une diode. En utilisant un déclenchement dynamique, un composant ayant une caractéristique se rapprochant de celle du court circuit est utilisé quels que soient les potentiels des deux plots qu’elle protège. Enfin, une protection bidirectionnelle à déclenchement statique est utilisée lorsqu’un plot a un potentiel plus élevé que le second lorsque le circuit est alimenté, mais où la différence de potentiel ne dépasse pas une valeur seuil. La protection se déclenche alors pendant la décharge lorsque cette valeur seuil est atteinte. La caractéristique à fort courant est obtenue par des mesures pulsées (cf. I.3.1). Elle est représentative du comportement de la protection dans les gammes de durée et de courant des ESD. Les informations fournies sont les suivantes :

• Courant maximum avant la défaillance It20. Il correspond au courant qui peut traverser une protection sans la dégrader.

• Tension de déclenchement statique Vt1. Elle correspond à la tension à partir de laquelle le composant devient passant ou à partir de laquelle il se retourne.

• Tension de maintien VM. Elle correspond à la tension pour laquelle le composant est passant dans le cas d’un composant à retournement.

• La résistance à fort courant. Elle permet de calculer la tension aux bornes du composant pour un courant important.

Cœur du circuit

Circuit de protection ESD

Modèle de la source ESD Composant sous test

IESD

VESD Plot 1

Plot 2


35 / 148

Figure I.16 : Fenêtre de fonctionnement d’un élément de protection élémentaire ESD.

Une fois la protection déclenchée, la tension à ses bornes ne doit pas dépasser une valeur maximale qui pourrait dégrader le circuit à protéger. Cette valeur est souvent définie par la tension de claquage VOX de l’oxyde de grille de l’inverseur d’entrée parallèle à la protection ou par la tension de déclenchement du transistor NMOS de sortie VBRK. De même, la tension à ses bornes doit être supérieure à une valeur seuil pour éviter des déclenchements intempestifs en fonctionnement normal du circuit. La caractéristique du composant élémentaire de protection est donc contenue dans une fenêtre de fonctionnement définie par le circuit à protéger. Cette fenêtre donne la limite haute de tension que le composant ne doit pas dépasser et la limite basse en tension associée à une tension de fonctionnement du circuit à laquelle est ajoutée une marge de sécurité de 10% (cf. Figure I.16).

I.2.2 Les composants élémentaires de protection

A La diode

La diode est le composant de base présent dans toutes les stratégies de protection ESD. Polarisée en direct, elle reste bloquée tant que la tension à ses bornes ne dépasse pas 0.6V, et devient passante dès qu’un courant est injecté. La caractéristique suivante illustre son comportement (cf. Figure I.17). Dans le domaine de fonctionnement ESD, des phénomènes supplémentaires sont à prendre en compte dont le comportement à forte injection qui a pour conséquence d’augmenter la résistance de la diode. Deux types de diodes sont utilisés. La diode N+PWELL est constituée d’une zone dopée N dans un caisson dopé P. La diode P+NWELL correspond à l’inverse. La première est utilisée entre le plot à protéger et le bus VSS du circuit et la seconde relie le plot avec le bus VDD.

VOX / VBRKVDD + 10%VSS + 10%

I

V

Diode Composant à retournement

VM Vt1

It20It20

Fenêtre de fonctionnement

36 / 148

Figure I.17 : Caractéristique typique d’une diode.

B Le ggNMOS

Ce composant se déclenche de façon statique dès que la tension à ses bornes est supérieure à une tension seuil (cf. Figure I.18). Il est utilisé afin de laisser passer le courant pour des tensions supérieures à la tension d’alimentation. Un ggNMOS est un transistor NMOS dont la grille est connectée à la source. Le transistor est donc à l’état bloqué. Lorsque la tension à ses bornes est suffisante, la jonction N+PWELL du côté drain entre en avalanche. Cette diode correspond à la jonction base-collecteur du transistor bipolaire parasite NPN sous le transistor NMOS (cf. Figure I.19). Lorsque le courant d’avalanche est suffisant, le transistor bipolaire devient passant. Sa conduction est alors auto-entretenue par une partie du courant collecteur. Lorsque celui-ci augmente, la contribution du courant d’avalanche diminue, l’avalanche est remplacée par l’effet transistor. La chute de tension aux bornes du transistor diminue et devient égale à sa tension de saturation. On dit que le transistor se retourne.

0

0.1

0.2

0.3

0.4

0 2 4 6 8 10 12Tension [V]

Cou

rant

[A]

Figure I.18 : Caractéristique typique d’un ggNMOS.

6,5V : Tension de maintien

11,2V : Tension de déclenchement


37 / 148

La tension à partir de laquelle le transistor bipolaire se déclenche est appelée tension de déclenchement (triggering voltage). Une fois abaissée, la nouvelle tension aux bornes du transistor est appelée tension de maintien (holding voltage ou snapback voltage). La modélisation compacte d’un ggNMOS est délicate car elle demande une modélisation de l’effet d’avalanche [MERG’01].

Figure I.19 : Principe du transistor ggNMOS et schéma électrique associé.

La résistance substrat reliant le caisson à la masse du circuit a un rôle important sur la caractéristique du ggNMOS [SALO’98]. En effet, elle est parallèle à la diode base-émetteur du bipolaire, et ce n’est que lorsque le courant d’avalanche qui la traverse devient suffisant que la diode est polarisée en direct rendant ainsi le bipolaire passant.

C Le thyristor

Grâce aux transistors bipolaires parasites de la technologie CMOS, il est possible de réaliser des structures de type thyristor appelées LSCR (Lateral Silicon Controlled Rectifiers) [CAIL’03]. Le thyristor est un composant de protection classique avec une caractéristique I(V) similaire au ggNMOS, c'est-à-dire présentant un retournement. Le point fort du thyristor est une tension de maintien très faible de l’ordre de quelques Volts, inférieure à celle d’un ggNMOS. L’inconvénient majeur est un déclenchement assez lent. Ce composant n’est pas étudié dans ce manuscrit, nous ne nous attacherons pas plus à sa description.

D La protection à déclenchement dynamique

Cette protection est constituée d’un filtre RC passe bas qui commande un interrupteur à base de transistors CMOS. Dès qu’un évènement ESD a lieu, le filtre déclenche l’interrupteur qui laisse passer le courant (cf. Figure I.20). La fréquence de coupure du filtre doit être suffisamment haute pour que l’interrupteur reste bloqué pendant le fonctionnement normal

RSUBIAVL

P+N+N+

Caisson PWELL

Drain Grille Source

IAVL

RSUB

RC

RE

38 / 148

du circuit [WORL’95] [MALO’95] [CROF’96]. Pour que la protection se déclenche pendant une décharge électrostatique, sa fréquence de coupure doit être inférieure à la fréquence de coupure du signal de décharge. La constante de temps du modèle HBM étant de 150ns, elle correspond à une fréquence de 6,7MHz. Cette fréquence étant assez faible par rapport aux fréquences d’horloge des circuits numériques actuelles, ce type de protection n’est utilisé qu’entre les plots d’alimentation. Le temps de montée de la mise sous tension d’un circuit étant largement supérieur à la durée d’une décharge, la protection ne se déclenche pas en fonctionnement normale du circuit.

Figure I.20 : Schéma de principe d’une protection centrale à déclenchement dynamique.

I.2.3 Les stratégies de protection

A La stratégie à protection centrale

Cette stratégie propose d’orienter les courants positifs entrant dans le circuit vers le bus VDD et les courants négatifs vers le bus VSS, les deux bus étant eux-mêmes reliés par une protection centrale bidirectionnelle (cf. Figure I.21). Chaque plot est ainsi relié à VDD par une protection ESD de type unidirectionnelle, généralement une diode. Puis la protection centrale bidirectionnelle relie le bus VDD au bus VSS. Lorsque le potentiel du plot stressé est élevé positivement par rapport au potentiel du bus VSS, un courant de décharge est établi dans le circuit traversant successivement les deux protections. De même chaque plot de connexion est relié au bus VSS par une seconde protection unidirectionnelle de type diode. Dès que le potentiel du plot stressé est élevé négativement par rapport au potentiel du bus VSS, la diode est polarisée dans le sens direct et laisse passer le courant de décharge. Tous les plots sont finalement reliés au bus VSS, ainsi un chemin dérivatif de courant existe quel que soit le couple de plots mis en jeu.

C

R

Interrupteur CMOS commandé

VDD


39 / 148

Figure I.21 : Schéma de principe d’un circuit de protection intégré à stratégie centrale.

B La stratégie à protection locale

Cette stratégie propose de relier tous les plots par des protections bidirectionnelles au bus VSS (cf. Figure I.22). De nouvelles structures de protections élémentaires sont nécessaires pour que la protection ne se déclenche pas en dessous de la tension maximum permise sur un plot en fonctionnement normal du circuit.

Figure I.22 : Schéma de principe d’un circuit de protection intégré à stratégie locale.

I.3 Outils classiques pour développer des protections

I.3.1 La mesure pulsée en fort courant - TLP

Le but de la mesure pulsée en fort courant est de déterminer le courant maximum qu’une protection ESD peut évacuer sans être dégradée avec la chute de tension à ses bornes. Le

Cœur du circuit

VDD

VSS

Stress ESD positif

Stress ESD négatif

Cœur du circuit

VDD

VSS

Stress ESD positif

Stress ESD négatif

Protection centrale bidirectionnelle

40 / 148

TLP (Transmission Line Pulser) génère des impulsions carrées de courant sur le CST. Ce composant est généralement une protection élémentaire, bien que certaines tentatives concernent des circuits de test plus complexes [DRUE’04]. Utilisé pour la première fois dans le domaine des ESD en 1985 [MALO’85], le TLP est devenu l’outil de mesure principal pour obtenir des données expérimentales sur le comportement des protections intégrées dans les domaines de temps et de courant des ESD. Le résultat d’une mesure est une caractéristique courant-tension du CST pour des courants pouvant atteindre une dizaine d’Ampère. La mesure pulsée a pour objectif de se rapprocher de la durée des décharges. De la même manière que l’auto-échauffement d’un composant de protection est limité par la durée de la décharge, cette limitation est reproduite par la durée des impulsions. La défaillance du composant testé est souvent fonction de l’énergie envoyée, c'est-à-dire de la durée du stress. Afin de se placer dans un domaine d’énergie comparable aux énergies mises en jeu en HBM, la durée standard d’une impulsion TLP est de 100ns. De nombreuses variantes de montage existent. A l’origine, afin de corréler le test HBM à la mesure, le générateur TLP était configuré en source de courant. Pour cela le CST est

connecté en série avec une résistance élevée de 500Ω. Pour qu’il y ait adaptation

d’impédance, le tout est mis en parallèle à une résistance d’environ 55Ω (cf. Figure I.23).

Figure I.23 : Modèle d’un banc de mesure TLP.

Les impulsions d’amplitudes croissantes sont appliquées directement sur le CST. A une amplitude donnée correspondent une tension et un courant à travers le dispositif. Dans le montage initialement proposé, la tension est acquise directement par une sonde de tension aux bornes du dispositif et le courant est acquis par une sonde à induction placée devant le dispositif. Pour chaque impulsion, le courant et la tension sont moyennés à la fin de l’impulsion sur une région quasi-statique afin de s’affranchir des réponses parasites des sondes et de la réponse transitoire du dispositif. La caractéristique I(V) est ainsi reconstruite point par point, chacun d’eux étant associé à une impulsion d’amplitude donnée. L’impulsion carrée de forte amplitude est obtenue par la charge d’un câble coaxial via un générateur à haute tension puis la décharge de celui-ci dans une seconde ligne de transmission. Le commutateur utilisé est un relais mécanique. Les propriétés de l’impulsion

RTLP = 50ΩVTLP

ZCST << RS

RP = 55Ω

RS = 500Ω LPARA

CPARA


41 / 148

ainsi générée sont une amplitude en tension égale à la moitié de la tension de charge, et une durée d’impulsion proportionnelle à la longueur du câble. Comme pour le HBM, des éléments parasites peuvent être pris en compte dans le modèle. La chaîne de mesure n’est de plus pas représentée et il existe de nombreux moyens de mesurer le courant et la tension aux bornes du CST. La déformation du pulse carré acquis a deux origines. Premièrement, les éléments parasites liés au TLP déforment le pulse propagé ce qui agît sur le stress du CST. Deuxièmement, suivant la méthode de mesure, celle-ci ne sera pas exactement aux bornes du dispositif et une erreur systématique empêchera d’exploiter les résultats sur les premières nano secondes du pulse. L’impulsion en courant traversant le CST est simulé pour une tension TLP de 1kV (cf. Figure I.24). La mesure est supposée parfaite, directement aux bornes du dispositif. Une inductance parasite de 1µH ainsi qu’une capacité parasite de 5pF sont ajoutées au modèle.

-0.5

0.0

0.5

1.0

1.5

0.E+0 1.E-7 2.E-7Temps [sec]

Cou

rant

[A]

Figure I.24 : Pulse TLP typique pour une tension de consigne de 1kV et une durée de 100ns.

Sur cet exemple, la mesure du courant ne peut être moyennée qu’après les 25 premières

nano secondes du signal. Avec une résistance série de 500Ω, une tension de charge de 1KV correspond à un courant d’environ 1A.

I.3.2 La prédiction par simulation

Le but de simuler une décharge est de prédire le résultat d’un test. Une bonne prédiction permet d’obtenir les performances ESD requises lors de la première version du circuit. Dans ce cas le test n’est plus qu’une validation des spécifications ESD d’une puce. Les conséquences financières sur le coût de développement d’un produit méritent d’investir dans de tels moyens de prédiction.

42 / 148

A Simulation du comportement d’un composant élémentaire

Ce type de simulation s’effectue sur du silicium virtuel grâce aux outils TCAD (Technologie Computer Aided Design). Dans le domaine des ESD, la simulation TCAD est utilisée pour simuler le fonctionnement d’un composant, pour le comprendre et pour l’optimiser [DUVV’95] [GUIL’02] [TREM’03]. Par exemple, il est possible de localiser les points d’échauffement du dispositif et ensuite de développer des solutions pour limiter cet échauffement. En mode simple, la simulation TCAD permet de simuler le composant lors de stress simples de type « rampe de tension ». Associée à une mesure TLP, elle peut être ajustée sur la mesure puis être validée. Le modèle peut aussi être utilisé dans des simulations en mode mixte ou le silicium virtuel est couplé à des éléments SPICE. Le comportement du composant de protection peut ainsi être étudié en couplant son modèle TCAD à un modèle SPICE de décharge [FENG’03] [GOEA’04b]. Une première étape demande la génération du composant virtuel. Cela correspond à une simulation TCAD du processus de fabrication du dispositif. Ce type de simulation doit être calibré pour que le dispositif modélisé soit représentatif du dispositif réel. La seconde étape est la simulation électrique du composant. Une difficulté est alors d’obtenir un résultat correct, ce qui demande de mailler judicieusement la structure et d’utiliser des modèles physiques adaptés à ce que l’on veut simuler. A cela s’ajoute la problématique de la convergence de la simulation. Dans le prochain chapitre, un exemple sur la modélisation TCAD d’un ggNMOS est donné. Le modèle est ensuite repris dans le dernier chapitre pour illustrer l’importance du comportement transitoire du ggNMOS pendant une décharge CDM.

B Simulation du comportement d’un circuit

Associé à un critère de défaillance, le but d’une simulation à l’échelle d’un circuit est de prédire à partir de quelle tension de décharge le circuit testé est dégradé. Pour cela, la simulation doit renseigner sur les surtensions aux bornes des éléments à protéger et sur les courants maximums à travers les protections [BEEB’98] [MERG’02]. Ce type de simulation demande différents modèles :

• Un modèle de décharge électrostatique. • Un modèle de circuit, prenant en compte les parties représentatives du circuit

pendant la décharge électrostatique. Ce modèle reprend généralement la stratégie de protection à laquelle sont ajoutés les étages d’inverseurs d’entrées et de sorties.

• Des modèles ESD des composants de protections, prenant en compte les aspects transitoires et fort courant de la décharge. Ces modèles sont généralement issus de mesures TLP ou de simulation TCAD.

Ces modèles s’appuient sur différentes approximations et sont ainsi des sources d’erreur sur le résultat final de la simulation. Il n’existe malheureusement pas de mesure sur le circuit testé pendant un test ESD pour comparer une surtension ou un courant simulé à un résultat


43 / 148

mesuré. On ne peut donc pas valider directement une simulation au niveau du circuit. L’analyse de défaillance permet cependant de localiser à posteriori les défaillances, c’est le seul outil permettant de confirmer ou de remettre en question une simulation.

I.3.3 L’analyse de défaillance

Il existe deux principaux types de défaillance : celles causées par les surtensions et celles causées par les surcourants. Les surtensions interviennent aux bornes des dispositifs qui ont une impédance grande devant l’impédance de la source ESD. Les surcourants interviennent dans le cas contraire. Les défaillances engendrées par un courant se manifestent généralement dans les interconnexions et dans les composants élémentaires de protection. Une telle défaillance indique que le courant de décharge a dépassé le courant maximum autorisé par la protection. Les défaillances engendrées par une tension se manifestent surtout aux bornes des capacités, notamment aux bornes des oxydes de grille des inverseurs d’entrées. Les deux types de défaillance sont liés. Une surtension aux bornes d’un oxyde provoque un claquage de celui-ci ce qui engendre un très fort courant. De même, un courant important dans une protection résistive peut engendrer une surtension à ces bornes, dangereuse pour le circuit qu’elle protège. Ce dernier cas de figure est souvent cité dans la littérature comme la défaillance typique causée par une décharge CDM. Finalement, une décharge électrostatique provoque plusieurs types de défauts. Ces défauts peuvent être des circuits ouverts, ceci est le cas lorsqu’une interconnexion se comporte comme un fusible, des courts-circuits, ceci est le cas lorsqu’un courant important traverse la jonction d’un transistor, ou simplement une augmentation du courant de fuite sur une entrée, ceci est le cas lorsqu’un oxyde est percé mais que le défaut reste localisé (cf. Figure I.27-b). Des défauts latents sont également engendrés, les oxydes sont alors fragilisés [REIN’95]. Ce n’est qu’après une succession de décharges individuellement inoffensives qu’un défaut peut être franchement constaté. Lorsqu’un courant important traverse une interconnexion ou une jonction, l’auto-échauffement causé par l’effet joule est la cause principale de la défaillance. La température critique correspond à la température de fusion du silicium dans le cas d’une jonction. Des filaments correspondant à des courts-circuits sont alors visibles, entre le drain et la source d’un transistor par exemple (cf. Figure I.25). L’échauffement d’un composant dépend de l’énergie dissipée, elle-même proportionnelle à la durée du stress. La relation entre la puissance dissipée par le composant et la durée nécessaire pour atteindre la défaillance a déjà été étudiée par le passé. Il a été montré que cette durée était proportionnelle à l’inverse de la puissance élevée au carré [WUNS’68].

44 / 148

Figure I.25 : Défaillance entre le drain et la source d’un transistor MOS causé par l’échauffement de la jonction.

Lorsqu’un oxyde est soumis à une tension, le phénomène de claquage du diélectrique est la cause de la défaillance. Pour un diélectrique donné et une épaisseur donnée, la rigidité diélectrique correspond au champ électrique à partir duquel le claquage se produit. De nombreuses études ont été menées pour déterminer une relation entre la durée à la défaillance et le champ électrique appliqué à l’oxyde [FONG’87]. Cette durée est souvent tracée en fonction de l’inverse du champ électrique (cf. Figure I.26).

Figure I.26 : Durée à la défaillance d’un oxyde en fonction du champ électrique auquel il est soumis pour trois épaisseurs d’oxyde différentes. [WU’00]

L’analyse de défaillance est le moyen à posteriori de connaître la faiblesse d’une protection. Pour localiser les défauts engendrés par une décharge électrostatique, dans le but de comprendre ce qui s’est passé, et corriger ou améliorer les protections, plusieurs techniques sont utilisées [BUJ’94]. Des techniques non destructives existent, tels que la microscopie à émission lumineuse ou l’utilisation des cristaux liquides. Les techniques destructives nécessitent le retrait sélectif des couches du procédé de fabrication pour ensuite rechercher

TBD [sec]

1/EOX [cm.V-1]


45 / 148

visuellement le défaut par des techniques de microscopie, tels que la microscopie électronique à balayage -MEB-, la microscopie à force atomique -AFM-, ou la microscopie électronique à transmission -TEM-. Des défauts typiques sur des oxydes de grilles engendrés par une décharge CDM sont illustrés par les photographies suivantes. Elles ont été obtenues par un microscope à balayage électronique.

Figure I.27 : Exemples de défaillances causées par une décharge CDM sur des oxydes de grille. a) correspond à une grille « rognée » et b) correspond à un perçage.

I.4 Conclusion sur les généralités des ESD Une décharge électrostatique intervient entre deux objets conducteurs à des potentiels électriques différents. En caractérisation ESD, des décharges sont reproduites sur une puce électronique lors d’un test, le rôle d’un des deux conducteurs étant joué par la puce. Trois tests différents existent : le HBM, le MM, et le CDM. Le résultat est la tension de décharge maximum que peut subir la puce sans être dégradée. En première approximation un modèle RLC peut modéliser les trois tests. Pour augmenter la fiabilité d’une puce électronique vis-à-vis des ESD, des protections sont intégrés près des plots du circuit. Elles ont pour rôle de dériver le courant de décharge quel que soit le couple de pattes stressées. Pour cela une stratégie de protection relie tous les plots entre eux par des composants élémentaires qui jouent le rôle d’interrupteurs fermés pendant la décharge. La décharge s’effectue ainsi en deux étapes. La première correspond au déclenchement de la protection. Pendant ce déclenchement le composant qui subit la décharge a une forte impédance. Après le déclenchement cette impédance devient très faible. La source de décharge est alors équivalente à une source de courant. Pour développer et dimensionner des composants élémentaires de protection ou des circuits de protection complets, les outils de test ESD ne suffisent pas. La mesure pulsée en courant permet d’obtenir des informations sur les caractéristiques I(V) des composants élémentaires dans le régime de fonctionnement associé aux ESD. Cette mesure permet notamment de connaître le courant maximum qui peut traverser la protection sans la détruire. La simulation

a) b)

46 / 148

TCAD quant à elle permet d’étudier les phénomènes physiques à l’échelle du composant. Enfin la simulation SPICE associée à des modèles ESD des composants permet de simuler le comportement du circuit de protection pour prédire les défaillances du circuit. En CDM, la problématique est différente. Le test ne sollicitant qu’une seule patte de la puce électronique, le modèle RLC est mal adapté pour simuler la décharge au niveau du circuit de protection. De plus, les chemins de courant de décharge à l’intérieur de la puce ne sont pas connus à priori. Ainsi rien n’indique que les circuits de protection HBM ou MM soient adaptés à une protection CDM puisque ceux-ci offrent des chemins de courant de décharge pour des couples de pattes déterminés. Enfin la simple considération du courant de décharge CDM indique que les composants de protection élémentaires travaillent dans des domaines de courant et de durée différents des domaines associés au HBM ou au MM. Les modèles de composants ESD ainsi que les outils de mesure et de simulation ne sont à priori pas adaptés à l’étude CDM. Le chapitre suivant présente différentes façons de modéliser la décharge CDM et présente les dernières méthodes expérimentales développées pour étudier les protections contre ce nouveau type de décharge.

Chapitre II Problématique du CDM

47 / 148


II.1 Le courant de décharge et la capacité de couplage CDM

II.1.1 Le courant de décharge CDM

A La mesure du courant

Le testeur CDM permet la mesure du courant de décharge pour contrôler sa conformité vis-à-vis des différentes normes. Ce courant est représenté par la tension aux bornes de la

résistance d’1Ω reliant le plan de masse à la pointe de test (cf. Figure II.1-Radial 1Ω Resistor). Il correspond aux charges qui transitent par la patte stressée et qui sont stockées dans le CST. Le courant ne durant que quelques nano secondes, une mesure haute fréquence est nécessaire. L’évènement CDM étant de plus d’une répétabilité limitée, ceci nécessite aussi une mesure à échantillonnage direct, appelée mesure simple coup.

Figure II.1 : Schéma d’un testeur CDM. [JESD22-C101-B.01]

La tension aux bornes de la résistance d’1Ω est mesurée en reliant cette résistance à

l’entrée 50Ω d’un oscilloscope numérique par une ligne de transmission coaxiale (cf. Figure II.2). Dans le domaine des hautes fréquences, la résistance radiale ne présente aucune composante inductive gênante. Il a cependant été montré dans la littérature que cette

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résistance n’était calibrée qu’à 10% près ce qui signifie que l’incertitude de mesure est au moins égale à ce pourcentage [GIES’03].

Figure II.2 : Principe de mesure du courant de décharge CDM.

Lorsque le système de mesure n’a pas une bande passante suffisante, le courant pic est filtré. Le courant mesuré est alors inférieur au courant réel (cf. Figure II.3). La fréquence fondamentale du courant avoisinant souvent la bande passante des oscilloscopes actuels, les normes précisent les courants pics devant être contrôlés en fonction de la bande passante utilisée. La norme ESDA propose par exemple les bandes passantes 1GHz et 3.5GHz. Sachant que les oscilloscopes les plus rapides ont une bande passante de 13GHz (cf. Tableau II-1), la mesure du courant pour des petits circuits devient difficile puisqu’à ces circuits correspondent des durées de décharge très courtes.

Figure II.3 : Erreur sur l’amplitude mesurée d’une impulsion en fonction de son temps de montée et de la bande passante de l’oscilloscope. [IMBS’99]

Entrée de l’oscilloscope

VCDM

50Ω1Ω

50Ω

CCST

CST

Courant de décharge ICDM

Câble coaxial

500psec

100psec 1nsec


49 / 148

A B C D E

Bande Passante 5GHz 6GHz 7GHz 12GHz 13GHz Echantillonage 20 Géch.sec-1 20 Géch.sec-1 20 Géch.sec-1 40 Géch.sec-1 40 Géch.sec-1

Temps de monté 90ps 75ps 62ps 35ps 33ps

Tableau II-1 : Comparatif des oscilloscopes numériques les plus rapides.

Pour toutes les mesures présentées, l’oscilloscope utilisé est le modèle le « A ». La bande passante de 5GHz peut être limitée pour correspondre à celles précisées dans les normes. En revanche, il est certain que le temps de montée n’est pas suffisant pour mesurer de façon précise celui du signal CDM puisqu’il est du même ordre de grandeur. La mesure du courant de décharge est la seule mesure associée au test CDM. C’est une mesure externe qui ne renseigne pas sur les chemins empruntés par le courant dans le circuit. Cette mesure donne cependant des informations importantes. Nous montrerons ainsi dans le prochain chapitre que nous pouvons en extraire des paramètres pour modéliser la décharge par un circuit RLC.

B Les caractéristiques du courant

Le but de cette partie est d’étudier qualitativement le courant de décharge. Des mesures sont effectuées sur les modules de vérification ESDA de 4pF et 30pF (cf. Figure I.10). Les courants sont acquis avec la bande passante maximum de l’oscilloscope, soit 5GHz. La tension de décharge est fixée à 250V. Une décharge sur le module de 4pF est premièrement effectuée (cf. Figure II.4). Chaque point du signal correspond à un échantillon acquis.

-2

0

2

4

6

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Figure II.4 : Acquisition du courant CDM à 250V sur le module de 4pF.

Cette première acquisition illustre la difficulté de la mesure. La pseudo-période est ici égale à 1ns pour une capacité de couplage de 4pF et seulement 10 points constituent le pic de courant acquis. Pour apprécier la répétabilité de la décharge et connaître la dispersion sur

50 / 148

les grandeurs tel que l’amplitude maximum du courant, 10 décharges sont acquises et superposées pour les deux modules (cf. Figure II.5 & Figure II.6).

-2

0

2

4

6

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Figure II.5 : 10 acquisitions successives à 250V sur le module de vérification 4pF.

-2

0

2

4

6

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Figure II.6 : 10 acquisitions successives à 250V sur le module de vérification 30pF.

La durée du courant n’excède pas 4ns. Le temps de montée est de l’ordre de la centaine de pico seconde. A 250V, des courants de plusieurs Ampères sont mesurés. En comparaison, le courant HBM décrit dans les normes pour cette tension est de 170mA. Une composante continue d’environ 500mA est présente pour le module de 30pF. Le tableau suivant résume les caractéristiques des acquisitions. Les incertitudes

correspondent aux écarts à 3σ des valeurs moyennes (cf. Tableau II-2). Les phénomènes transitoires et hautes fréquences sont à prendre en compte dans une modélisation de l’évènement CDM. Une bande passante de 5GHz permet de mesurer avec précision un temps de montée de 200ps [AVTE’05]. Cela est suffisant pour la capacité de 30pF, mais

90%

10%

τr ∆t

500mA


51 / 148

insuffisant pour le module de 4pF. L’amplitude est certainement sous-estimée, et le front de montée réel est certainement plus rapide.

4pF 30pF

Temps de montée τR 160ps 230ps Durée ∆t entre les deux 1er extremums 0,44ns 0,75ns

Courant maximum IMAX 3,2+/-0,3A 6,0+/-0,2A Courant minimum IMIN 1,5+/-0,4A 1,3+/-0,3A

Tableau II-2 : Caractéristiques importantes du courant CDM pour les modules de 4pF et 30pF.

A cause de l’arc électrique et de la sensibilité de la décharge aux éléments parasites environnants, nous devons être critiques sur la qualité des mesures. Deux notions permettent de juger si une mesure peut être exploitée :la justesse et la répétabilité. La justesse représente l’écart entre un résultat de mesure et la valeur physique exacte. Si le résultat n’est pas juste, la mesure peut généralement être corrigée. Au contraire, la répétabilité des résultats est nécessaire pour que la mesure soit utilisée. Si la répétabilité est correcte, des mesures successives donneront des résultats similaires. Dû à une répétabilité limitée, la modélisation du CDM sera focalisée par la suite sur une modélisation globale. En effet l’influence de paramètre comme la patte d’une puce testée est souvent noyée dans la dispersion des courants mesurés (cf. III.2.3A). Par la suite, toutes les acquisitions seront répétées une dizaine de fois afin de calculer des écarts types sur les grandeurs extraites. Nous nous intéressons maintenant à la variation du courant en fonction de la tension de stress. En effet les normes indiquent une linéarité entre la tension et le courant à mesurer. Nous vérifions premièrement que les décharges positives et négatives sont symétriques. Des courants sont acquis pour des tensions de 1000V et -1000V. Le courant associé à la tension négative est inversé et les résultats sont superposés (cf. Figure II.7). Nous constatons ainsi que les courants sont similaires au signe près.

-10

-5

0

5

10

15

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Positif & -10dB

Négatif & -10dB

Figure II.7 : Courants de décharge positive et négative pour une tension de 1000V sur le module 4pF.

52 / 148

Les atténuateurs -10dB et -20dB sont tous les deux utilisés par la suite et il est important de vérifier que nous pouvons respectivement corriger les résultats par les facteurs 3,162 et 10. Comme précédemment les courants associés aux acquisitions utilisant les deux atténuateurs sont corrigés puis superposés (cf. Figure II.8). Nous ne constatons aucune différence notable ce qui permet de valider l’utilisation des deux atténuateurs.

-10

-5

0

5

10

15

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Positif & -10dB

Positif & -20dB

Figure II.8 : Courants de décharge pour une tension de 1000V avec les atténuateurs -10dB et -20dB.

Pour les valeurs de tension précisées dans les normes, les courants sont acquis et reportés dans deux graphes correspondant aux deux modules de vérification (cf. Figure II.9 & Figure II.10). Chaque courbe représente la moyenne d’une dizaine d’acquisition.

-10

-5

0

5

10

15

20

25

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

125V250V500V1000V1500V2000V

Figure II.9 : Courant de décharge pour des tensions de 125V à 2kV sur le module de vérification 4pF.


53 / 148

-20

-10

0

10

20

30

40

50

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

125V250V500V1000V1500V2000V

Figure II.10 : Courant de décharge pour des tensions de 125V à 2kV sur le module de vérification 30pF.

Le tableau suivant résume les courants pics en Ampère extraits pour chaque courbe. Les courants sont reportés sur le qui suit (cf. Figure II.11).

125V 250V 500V 1000V 1500V 2000V

4pF IMAX 1,5+/-0,1 3,1+/-0,2 6,2+/-0,6 12+/-1 17+/-1 23+/-5 30pF IMAX 3,0+/-0,3 6,2+/-0,3 12+/-1 23+/-4 30+/-10 40+/-14

Tableau II-3 : Extraction des maximums de courant en fonction de la tension de stress CDM.

0

10

20

30

40

50

0 500 1000 1500 2000Tension [V]

Cou

rant

[A]

4pF

30pF

Figure II.11 : Courant de décharge CDM en fonction de la tension de stress.

Au vue de la répétabilité des acquisitions pour une tension donnée, nous pouvons admettre que le courant est proportionnel à la tension CDM, ce qui est en accord avec la littérature [CARE’98]. Toutes les études suivantes seront finalement menées à 250V. Cette tension

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n’est généralement pas dangereuse pour les circuits testés, elle correspond à un composant de classe C2 [ESD-STM 5.3.1.].

C Les origines du courant

Le testeur CDM et la puce électronique sont les deux principaux acteurs de la décharge. Ces deux éléments sont couplés bien que nous les présentions séparément. Le couplage le plus évident est le couplage capacitif entre les éléments conducteurs de la puce électronique et le plateau de charge sur lequel elle est posée (cf. Figure II.12). Ce couplage est le coeur de la décharge. Une seconde relation moins évidente est l’influence de l’épaisseur du boîtier sur la distance entre le plan de masse et le plateau de charge du testeur.

CB : Capacité entre une patte et le plateau. CDP : Capacité entre le support du circuit (Die Paddle) et le plateau. CCI : Capacité entre le silicium et le plateau.

Figure II.12 : Couplages capacitifs à l’intérieur d’un boîtier de type TQFP (Thin Quad Flat Package).

Le modèle RLC est très simplifié et de nombreux autres éléments participent à la décharge. Au boîtier couplé au testeur s’ajoute premièrement l’arc électrique, principal responsable de la partie résistive du modèle. Cette résistance a un comportement non linéaire avec le courant qui la traverse [RENN’91] [LIN’92]. Elle varie ainsi d’une décharge à une autre et n’est pas constante au cours d’une même décharge [HYAT’92] [GREAS’99]. Le circuit de décharge et ses composants de protection utilisés dans un régime fort courant demandent également des modèles adaptés au CDM. Enfin nous verrons que la taille du substrat de silicium joue aussi un rôle.

II.1.2 Mesure de la capacité de couplage

Il est admis dans la littérature que les charges stockées dans le boîtier suite à la charge de la capacité de couplage transitent par le substrat du circuit. Le test CDM par la méthode de charge directe est décrit dans les normes en se basant sur cette hypothèse [ESD-STM 5.3.1.]. Ainsi, la charge de la capacité s’effectue par la patte de la puce connectée au substrat. Cela signifie qu’il est possible de mesurer la capacité directement entre cette patte et le plateau de charge. L’appareil de mesure est un « RCL mètre ». Cet appareil permet de mesurer tous les types d’impédances (résistive, inductive ou capacitive) à partir d’une dizaine de milli Ohms jusqu’à

CB CCI CDP

Plateau de charge


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une centaine de méga Ohms. La fréquence à laquelle l’impédance est mesurée peut s’étendre de 20Hz à 1Mhz. Grâce au montage de type « pont auto équilibré », la mesure du courant ne provoque pas d’erreur sur la mesure de la tension (cf. Figure II.13). L’appareil est conçu pour des mesures à quatre bornes. Elles sont notées HC, HP, LC et LP. De cette manière, les inductances parasites sont minimisées et les capacités parasites sont court-circuitées. La tension aux bornes du dispositif est mesurée sur le point chaud (nœud H). Le courant est mesuré entre le point froid (nœud L) et la masse. Le nœud L correspond à une masse virtuelle.

Figure II.13 : Principe de la mesure d’impédance avec un RCL mètre. [AGIL’00]

La mesure est configurée à trois bornes. Elle aussi appelée connexion blindée à deux contacts (cf. Figure II.14). Ce type de connexion permet de s’affranchir de la capacité parasite parallèle au CST. Le RCL mètre est configuré en mode CPRP. Ce mode est optimisé pour les mesures de faibles capacités. RP représente la fuite de la capacité, nous n’en tiendrons pas compte par la suite. La fréquence de mesure étant fixée à 1MHz et les

capacités à mesurer étant de l’ordre de 10pF, les impédances à mesurer 1/Cω sont de

l’ordre de 16kΩ. Cela correspond au domaine d’impédance préconisé par le constructeur.

Figure II.14 : Connexion de type trois bornes. [AGIL’03]

HC

HP LP

LC

Masse virtuelle

56 / 148

La mesure est effectuée sous pointes sur deux types de plateau (cf. Figure II.15). Le premier est conducteur et le second est recouvert du film isolant du testeur CDM [ESD-STM 5.3.1.].

Figure II.15 : Montage utilisé pour la mesure d’une capacité de couplage.

La première étape est le calibrage de l’appareil en effectuant un court circuit et un circuit ouvert. Pour vérifier que la mesure donne des résultats justes, nous mesurons ensuite les capacités des modules de vérification ESDA et ceci pour les deux plateaux. Dans le cas du plateau métallique, cela permet de comparer les valeurs mesurées avec les valeurs nominales. Cette mesure est d’ailleurs imposée par la norme ESDA pour vérifier la capacité d’un module. Le tableau suivant résume les résultats.

4pF 30pF

ESDA MIN 3,8 28,5 CDUT 3,8 29,5

ESDA MAX 4,2 31,5

Tableau II-4 : Capacités mesurées des modules de vérification ESDA

Sur le plateau avec une épaisseur de diélectrique, nous mesurons maintenant les capacités qui sont réellement mises en jeu lors du test CDM. Les résultats présentés dans le tableau suivant seront utilisés dans le prochain chapitre lors de la modélisation du test CDM.

4pF 30pF TQFP 48 BGA 64 TQFP 64 BGA 256 BGA 304

3,4 25,3 3,0 2,6 4,1 18,3 140,0

Tableau II-5 : Mesures de capacités de couplage pour différents CST.

Sonde

RCL mètre

Ligne de transmission 50Ω

Diélectrique présent ou non

CST

HC HP LCLP

Patte GND

PlateauVide

CP = … RP = …

Tresse


57 / 148

D’après ces résultats, mis à part le cas extrême du BGA 304, le module de 4pF est représentatif d’un petit boîtier plastique (nbr de connexions < 100) et le module de 30pF est représentatif d’un boîtier plus large (nbr de connexions > 100).

II.1.3 Approche à une échelle globale du CDM

Le but général d’une étude CDM est de prédire la tenue d’un circuit. Suivant l’objectif visé, la modélisation de la décharge est effectuée à des échelles différentes. D’un point de vue global, un circuit RLC amélioré peut modéliser le testeur couplé au boîtier. Cela permet de simuler les courants de décharge, de comparer des mesures aux résultats de simulation, et d’associer aux mesures des paramètres RLC reflétant le boîtier et le testeur utilisés. Des résultats de test sur des boîtiers et des circuits différents peuvent alors être corrélés, et nous pouvons prédire le résultat du test d’un produit dans un boîtier B connaissant les résultats du circuit de test associé dans un boîtier A.

Figure II.16 : Approche globale du modèle CDM.

Dans le cas d’une modélisation globale, le boîtier et le testeur sont modélisés par deux circuits RLC en série (cf. Figure II.16). Chaque composant du modèle est associé à un élément du testeur ou du boîtier. Nous montrons dans le chapitre suivant que la capacité du testeur est associée à la capacité entre son plateau et son plan de masse. L’inductance est associée à la longueur de la pointe de test, et la résistance modélise en première approximation l’arc électrique. Pour le boîtier, l’inductance représente la longueur de la patte stressée à laquelle est ajoutée la longueur du fil de bonding. La résistance représente le circuit stressé mais sera finalement négligée. Quant à la capacité, elle globalise tous les couplages capacitifs entre les éléments conducteurs du CST avec le plateau du testeur. Cette approche est équivalente à un circuit RLC si on se ramène à des valeurs équivalentes de résistance, d’inductance, et de capacité. Les conditions initiales sur les charges des capacités sont alors équivalentes à une capacité déchargée et à un générateur de tension au potentiel VCDM. Le courant dans le circuit est ainsi donné par l’équation présentée dans le 1er chapitre. Bien que la décharge soit amortie, l’expression de son courant peut tout de même être approximé par l’expression suivante.

RTEST VCDM LTEST

CCSTCTEST

ZCST << RTEST LCST

58 / 148

( ) ⎟⎠

⎞⎜⎝

⎛ ⋅⋅

⋅⎟⎠⎞

⎜⎝⎛ ⋅−⋅= t

CLt

LR

LCVtI CDM

1sin2

exp

Équation II.1 : Expression simplifiée du courant de décharge CDM.

A partir de cette expression les courants pics peuvent être calculés.

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⋅⋅−⋅⋅=

EQUI

TOT

ARCTOT

EQUIARC

TOT

EQUICDMP C

LRL

CRL

CVI 2arctan

2exp1

Équation II.2 : Expression simplifiée du premier pic de courant CDM.

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

⎟⎟⎠

⎞⎜⎜⎝

⎛+⋅⋅⋅−⋅⋅= π

EQUI

TOT

ARCTOT

EQUIARC

TOT

EQUICDMP C

LRL

CRL

CVI 2arctan

2exp2

Équation II.3 : Expression simplifiée du second pic de courant CDM.

EQUITOT CLt ⋅⋅=∆ π

Équation II.4 : Intervalle de temps séparant les deux premiers pics de courant.

Les paramètres RLC peuvent être extraits de façon analytique à partir des courants pics et

de l’intervalle de temps les séparant en définissant deux nouveaux paramètres : K et τ [RUSS’96].

2

1

P

P

IIK = et

( ) 22ln πτ

+∆=K

t

Équation II.5 : Définitions des paramètres K et τ.

( )t

KLR∆⋅⋅= ln2

( )

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛⋅⎟⎟⎠

⎞⎜⎜⎝

⎛⋅−⋅= τππ KK

IVL

P

CDM

lnarctanlnexp

1

L

C2τ=

Équation II.6 : Expressions des éléments R, L et C à partir des paramètres K et τ.

Cette méthode ne prend cependant pas en compte la chaîne de mesure et le courant pic mesuré ne correspond pas exactement au courant de décharge (cf. Figure II.3). De plus le modèle RLC est certainement incomplet et une composante continue du courant est présente pour des décharges sur de fortes capacités de couplage (cf. Figure II.6). Les courants pic sont ainsi des grandeurs peu fidèles aux courants réels et des précautions sont à prendre sur leurs utilisations pour calculer des paramètres de modèle.


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II.2 Etude locale de la décharge La simulation CDM la plus avancée permet de prédire sur le schéma d’un circuit les tensions et les courants pendant une décharge et permet donc de prédire la défaillance du circuit. Actuellement, ce type de simulation n’est concluante que sur des cas d’étude précis [LEE’03] ou limité à des circuits simples [ETHE’04]. Pour que la simulation soit représentative de la réalité, elle doit prendre en compte différents éléments : le testeur, l’arc électrique, le boîtier, le substrat, et enfin le circuit. Un travail conséquent demande une modélisation de chacun des éléments ainsi que des couplages des éléments entre eux [GOEA’04a]. Le fondement de ce travail est toutefois remis en question au vue de la limitation des mesures disponibles pour valider les modèles utilisés. Une modélisation globale de la décharge CDM permet de corréler des résultats de tests. D’un point de vu local, le but est de prédire la défaillance d’un circuit sur son schéma. Pour cela, nous devons connaître de quelle manière les valeurs globales RLC sont réparties dans le circuit. En effet, la capacité de couplage correspond à une résultante de toutes les capacités entre les éléments conducteurs du boîtier, du circuit, et du testeur. Il en est de même pour l’inductance. La connaissance de cette répartition nous permettrait de simuler les courants et les tensions à chaque nœud du circuit, et nous indiquerait le stress électrique subi. A ce niveau, nous devons étudier les couplages entre les éléments conducteurs du boîtier, et les associer au circuit. Nous verrons que le substrat joue un rôle dans ces couplages. La modélisation du boîtier devra également prendre en compte toute l’épaisseur et la surface de silicium. Enfin, pour que les comportements simulés des composants du circuit correspondent au comportement réel pendant le stress CDM, ceux-ci doivent être modélisés pour des forts courants, et pour des hautes fréquences.

II.2.1 Rôle du boîtier et modélisation

A Généralités sur les boîtiers

Importance du boîtier pour le CDM Dans la littérature, l’importance du boîtier sur le résultat d’un test CDM a de nombreuses fois été mentionnée [AVER’87] [BING’91] [VERH’94] [BROD’98]. La modélisation précise du boîtier est cependant plus rare. Elle est de plus limitée à des cas précis [DOER’03]. En effet, il existe de nombreuses familles de boîtier, et dans chaque famille le boîtier est constitué d’éléments spécifiques. Les broches d’un boîtier DIP ont ainsi une influence sur le couplage capacitif entre le composant testé et le plateau du testeur que n’ont pas les microbilles des boîtiers de type BGA. Une des difficultés de la modélisation d’une décharge CDM est donc le « cas par cas » de chaque composant testé. Dans chaque cas, les grandeurs globales sont différentes, les chemins de courant à l’intérieur du boîtier sont différents, et le stress électrique appliqué au circuit l’est sans doute également. Il existe ainsi de gros boîtiers, auxquelles une grande valeur de capacité globale ainsi qu’une grande valeur d’inductance

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pourront être associées, et inversement de petits boîtiers associés à des petites valeurs de capacités et d’inductance. De plus certains boîtiers privilégierons un couplage entre ses éléments conducteurs et le plateau alors que d’autres privilégierons le couplage entre la surface du substrat de silicium sur laquelle est intégré le circuit et le plateau du testeur. Les boîtiers céramiques et les boîtiers plastiques Il existe deux grandes familles de boîtiers : les boîtiers céramiques et les boîtiers plastiques [RICH’02]. Les boîtiers céramiques sont intéressants par leurs propriétés mécaniques et thermiques. Ils sont relativement coûteux et souvent réservés à des applications militaires ou aérospatiales. Ce sont des boîtiers classiques composés de trois parties : un corps en céramique, un capot en métal ou en céramique, et les parties métalliques (Leadframe) associées aux broches (Leads) et au support du circuit intégré (Die Paddle). Les plots du circuit sont reliés aux broches par des fils d’or ou d’aluminium (Wire Bonding). Le circuit est collé sur son support, et la colle peut être conductrice ou non. La cavité dans laquelle est collé le circuit est recouvert par le capot, celui-ci est soudé pour rendre la cavité hermétique. La photographie suivante illustre trois types de boîtiers céramiques représentés sans leurs capots.

Figure II.17 : Différents boîtiers céramiques.

Pour la majorité des produits fabriqués concernant le grand public, les boîtiers plastiques sont utilisés. Par la suite, nous nous intéresserons uniquement à ce type de boîtier. Les boîtiers plastiques diffèrent de par plusieurs critères :

• Le type de montage sur une carte électronique, la grande différence étant les puces électroniques destinées à être insérées dans un support (socket) et celles destinées à être montées en surface (CMS).

• Le nombre de connexions.

• La taille.

• La possibilité d’être utilisés pour des applications hautes fréquences. Les boîtiers deviennent de plus en plus compliqués, la problématique étant d’intégrer de plus en plus de circuits sur une surface de plus en plus petite en évacuant le maximum de chaleur et en diminuant les éléments parasites pour des applications de rapidité croissante.

DIL 40

JLCC 44 QFP 44


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Les boîtiers plastiques peuvent être séparés en trois grandes familles que nous allons détailler. Les boîtiers plastiques avec des broches Les boîtiers standards de type DIP (Dual In Line Package), SOP (Small Outline Package), et QFP (Quad Flat Package) sont tous constitués d’un « leadframe » sur lequel est connecté le circuit intégré, le tout étant moulé dans une résine (cf. Figure II.18 & Figure II.19). Le boîtier TQFP (Thin QFP) avec 48 broches est plus précisément étudié par la suite.

Figure II.18 : Schéma technique 3D du boîtier TQFP avec 48 broches et Schéma d’un bonding.

Figure II.19 : Photographies des boîtiers TQFP 48 et TQFP 64.

Les boîtiers plastiques avec des microbilles Dans le cas des boîtiers BGA (Ball Grid Array), les broches du circuit sont remplacées par des microbilles qui servent à souder le composant en surface d’une carte électronique. La face arrière de la puce est constituée d’une matrice de microbilles ce qui permet un très grand nombre de connexions (cf. Figure II.20 & Figure II.21). Les broches du circuit n’étant plus présentes, ce type de boîtier permet de diminuer les effets de couplage électromagnétique et les effets de retard des signaux. Plusieurs variantes de boîtiers existent. Le PBGA (Plastic BGA) est le boîtier le plus simple. La puce est collée sur un substrat (cf. Figure II.22). Ce substrat comporte des pistes de cuivre reliant les fils du bonding d’une face aux microbilles de l’autre face. La puce et les fils du bonding sont recouverts d’une résine. Dans le cas ABGA (Advance BGA), le haut du boîtier est métallique et sert de refroidisseur. Cette partie sert également de support au circuit intégré. Le silicium

TQFP 64

TQFP 48

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est alors placé à l’envers dans le boîtier par rapport au modèle PBGA standard. Les boîtiers de type CSP-BGA (Chip Scale Package) sont encore plus petits. Leurs dimensions peuvent être diminuées à la taille des circuits qu’ils contiennent. Enfin les boîtiers de type TBGA (Tape BGA) utilisent un nouveau type de substrat permettant des connexions encore plus courtes entre le circuit et les microbilles.

Figure II.20 : Coupe d’un boîtier BGA avec 64 microbilles.

Figure II.21 : Photographies des boîtiers BGA 64, BGA 256 et BGA 304.

Figure II.22 : Schéma d’un bonding de boîtier BGA 64 et substrat associé.

Pour tous ces différents boîtiers BGA, la technologie « Flip Chip » peut remplacer les fils du bonding (cf. Figure II.23). Le circuit intégré est alors placé à l’envers sur le substrat du boîtier, et les deux éléments sont reliés par des billes supplémentaires. Cela permet de s’affranchir de l’inductance des fils du bonding et diminue ainsi les longueurs des interconnexions. Les substrats peuvent également être très compliqués pouvant être

BGA 304

BGA 256

BGA 64


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composés d’une dizaine de couches de métal. Ils sont de plus adaptés à chaque produit. Un boîtier BGA avec 64 broches est plus précisément étudié par la suite.

Figure II.23 : Photographie des microbilles utilisées pour la technologie « Flip Chip ».

Autres type de boîtiers et systèmes SIP Les boîtiers plastiques de nouvelle génération constituent la dernière famille. Ce sont les boîtiers MLF (Micro Lead Frame), les boîtiers QFN (Quad Flat Non-Leaded), et les boîtiers BCC (Bump Chip Carrier). Dû à leurs petites dimensions, tous ces boîtiers sont destinés à des applications hautes fréquences. Pour tous les types de boîtiers présentés, il est possible d’y intégrer plusieurs composants. On parle alors de SIP (Système In Package). Ces composants peuvent être des circuits intégrés différents mélangés à des composants CMS. Plusieurs techniques existent pour connecter les circuits entre eux. Ils peuvent être mis côte à côte et reliés par des fils (cf. Figure II.24) mais également superposé et relié par des microbilles (Flip Chip).

Figure II.24 : Exemple d’un bonding pour un système SIP avec deux circuits intégrés.

B Extraction des paramètres RLC d’un TQFP 48 et d’un BGA 64

Le logiciel « Maxwell Q3D Extractor » permet à partir d’une géométrie donnée avec les résistivités et les constantes diélectriques des matériaux, d’extraire les capacités de couplage entre chaque élément métallique et de leurs associer une résistance et une inductance. Le résultat d’une extraction se présente sous la forme de trois matrices diagonales correspondant aux éléments RLC. La résolution des équations de Maxwell est quasi-statique. Les phénomènes de propagation ne sont donc pas pris en compte ce qui est généralement admis lorsque la taille des objets étudiés est plus petite que la longueur d’onde associée à la fréquence maximum à laquelle les éléments RLC sont extraits.

Microbilles du Flip Chip

Wire Bonding

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Pour que l’extraction soit représentative du boîtier lors du test CDM, celui-ci est dessiné entre deux plateaux conducteurs de surfaces égales à la surface du plan de masse du testeur (cf. Figure II.25). Le plateau de charge est dessiné avec une couche de diélectrique de 130µm d’épaisseur et de constante diélectrique égale à 4, conformément à la norme ESDA. Le boîtier est placé au centre du plateau de charge. La pointe de test n’est pas dessinée et une distance de 5mm sépare le plateau de charge du plan de masse. Cette distance est représentative de la longueur de la pointe avec l’épaisseur du boîtier, et détermine la capacité entre les deux plans. Le dessin du boîtier prend en compte les fils de bonding. La longueur d’un fil contribue grandement à la valeur d’une inductance. Elle est déterminée par la taille du substrat de silicium du circuit. Le circuit considéré ici est un circuit de test d’entrées-sorties, sa surface est de quelques mm². Deux boîtiers sont étudiés et comparés : le TQFP avec 48 broches et le BGA avec 64 microbilles. Dans les deux cas le circuit intégré représenté est le même. Il s’agit d’un circuit test avec 48 plots. Pour le BGA, 16 microbilles sont donc flottantes.

Figure II.25 : Dessin technique 3D de l’ensemble testeur + boîtier utilisé par le logiciel Q3D Extractor.

Extractions des éléments RLC du TQFP 48 Les résultats d’extraction sont associés aux différents éléments conducteurs de l’ensemble dessiné. Les 48 broches du boîtier prolongées par les fils de bonding sont les premiers éléments. Le support du circuit (die paddle), et les deux plateaux du testeur sont trois éléments supplémentaires. Le tableau suivant illustre quelques résultats d’extraction.

Broche 1 Broche 6

R Broche + Bonding 129mΩ 106mΩ L Broche + Bonding 3.8nH 3.0nH

C Broche / Die Paddle 150fF 59fF C Broche / Plateau 85fF 53fF

C Broche / 1er Voisin 165fF 129fF CDP [pF] 8,6pF CPM [pF] 398fF

Tableau II-6 : Résultats types de l’extraction des paramètres RLC du boîtier TQFP 48.

Plateau de charge

Plan de masse


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Les deux capacités les plus importantes sont associées aux capacités entre le plateau de charge avec le plan de masse CPM, et entre le plateau avec le support du circuit CDP. La géométrie du boîtier présentant des axes de symétrie, les broches n°1 et n°6 correspondent à deux cas extrêmes. La broche n°1 est associée à un coin du boîtier. La broche n°6 se situe au milieu d’une rangée. Nous constatons que les résultats associés à ces éléments sont du même ordre de grandeur. La capacité entre la broche n°1 et le die paddle est plus forte que pour la broche n°6. Cela s’explique par une distance plus petite entre les deux éléments dans le cas de la première broche. Nous retenons que la capacité moyenne entre le plateau et une broche est de 60fF. L’inductance moyenne est de 3,5nH. Extractions des éléments RLC du BGA 64 Chaque microbille associée à la piste imprimée du substrat puis au fil du bonding forme un conducteur. 48 conducteurs correspondent ainsi aux 48 connexions extérieures du circuit. Le plateau du testeur et le plan de masse forment deux conducteurs supplémentaires. Le tableau suivant illustre quelques résultats d’extraction correspondant à ces différents éléments.

Min Moyenne Max

R Bille + Bonding 126mΩ 138mΩ 163mΩ L Bille + Bonding 2.1nH 2.6nH 3.1nH C Bille / Plateau 30fF 53fF 108fF

CPM [pF] 8,7pF

Tableau II-7 : Résultats types de l’extraction des paramètres RLC du boîtier BGA 64.

C Mise en forme d’un modèle SPICE

A partir des matrices RLC précédentes, un utilitaire associé à Q3D Extractor permet de générer une netlist SPICE modélisant tout les éléments extraits ainsi que leurs couplages. Le modèle généré est de type T (cf. Figure II.26) [DOER’03].

Figure II.26 : Modélisation en T.

RCST/2LCST/2

CRCST/2LCST/2

Broche/Microbille Considérée

Plateau de charge

Plan de masse

Die Paddle

Côté Broche

Côté Plot

Broche/Microbille N

Couplage inductif

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Ce type de modèle est classique dans le domaine des hautes fréquences. A chaque « lead » sont associées deux bornes : « la borne du côté plot du circuit » et « la borne du côté patte ». La résistance et l’inductance sont séparées en deux parties égales. Le nœud central est relié aux autres éléments par les capacités de couplage. Les éléments R et L sont ainsi distribués autour des capacités. Aux capacités de couplage s’ajoutent également des coefficients de couplage inductif. Une netlist SPICE représentant le boîtier TQFP avec 48 broches est générée. Nous l’utiliserons dans le chapitre suivant avec un modèle de testeur. Nous en déduirons des informations importantes sur la localisation des capacités de couplage.

II.2.2 Modélisation du circuit

La modélisation du circuit sous un stress ESD se résume souvent à la modélisation de la protection ESD qui est la partie effective pendant la décharge, à laquelle sont ajoutés les premiers étages d’inverseur du circuit. Si la stratégie de protection est correcte, la prise en compte de ces éléments sera suffisante pour simuler les chutes de tensions et les courants aux entrées du circuit, et ainsi prédire sa défaillance. Cette modélisation nécessite la modélisation de tous les composants élémentaires constituant la stratégie de protection ainsi que la connaissance des tensions critiques à ne pas dépasser. Dans le cas CDM la problématique est de savoir comment répartir les grandeurs globales et notamment la capacité de couplage sur le circuit modélisé. Peut-on se restreindre à des capacités périphériques ramenées sur les plots du circuit ? Ou doit-on modéliser des capacités au cœur du circuit, et dans ce cas prendre en compte la totalité du circuit ? J. Lee prend en compte des couplages capacitifs entre le cœur du circuit et le plateau de décharge [LEE’03]. Cela nécessite de modéliser ce circuit tout entier. La simulation de la décharge correspond alors à un circuit précis. Dans le cas où les capacités de cœur peuvent être négligées, une question subsiste. Doit-on ramener les capacités sur le plot dont la protection est étudiée, ou doit-on prendre en compte toutes les protections sur touts les plots ? Une étude élémentaire peut être restreinte à trois plots : le plot stressé et les plots d’alimentation (cf. Figure I.16). Dans ce cas, la capacité doit être répartie entre ces trois plots, mais de quelle manière ? Toutes ces questions n’ont actuellement pas de réponse, et chaque auteur étudie des cas différents, en prenant en compte des éléments différents. Pour une modélisation globale, la mesure du courant de décharge nous autorise la comparaison entre l’expérience et la théorie. Pour la modélisation locale, la comparaison est plus problématique et il n’existe pas à ce jour de méthode expérimentale pour mesurer des potentiels à l’intérieur du circuit pendant un stress CDM. Il est toujours possible de comparer les courants de décharge mesuré et simulé pour vérifier une simulation CDM, mais cela n’est pas suffisant pour affirmer avec certitude que le stress simulé au niveau du circuit correspond au stress réel.


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Figure II.27 : Modélisation CDM d’un circuit testé.

II.2.3 Rôle du substrat

Nous devons faire la distinction entre le substrat d’un composant élémentaire associé à sa zone de silicium reliée au bus VSS par une prise substrat P+, et le substrat du circuit constitué de toute l’épaisseur de silicium. C’est à ce second substrat que nous nous intéressons. A l’échelle du boîtier, il se comporte comme un bloc de silicium avec une résistivité donnée. Il est souvent collé sur un support métallique (Die Paddle) avec une colle conductrice. La littérature reste floue sur l’origine du couplage capacitif et sur les chemins de courant à l’intérieur du boîtier pendant la décharge. A priori, une première partie du courant de décharge peut être associée aux charges qui traversent le circuit pour être emmagasinées par les éléments conducteurs du boîtier. Une seconde partie va charger la surface du silicium. Selon les chutes de potentiel à sa surface pendant la décharge et selon l’emplacement des prises substrats du circuit, des surtensions peuvent apparaîtrent dans le circuit et provoquer des défaillances [SOWA’03]. Nous comprenons que la taille du circuit va jouer un rôle sur le courant de décharge puisqu’elle définit la capacité de couplage entre la surface de silicium et le plateau. Enfin une dernière partie du courant va traverser l’épaisseur de silicium pour charger le support métallique sur lequel est collé le circuit. Pour connaître la répartition de ces différents courants il est nécessaire d’utiliser un simulateur électromagnétique prenant en compte la géométrie à l’intérieur du boîtier. Ce simulateur doit travailler à plusieurs échelles puisqu’il doit prendre en compte le substrat de silicium entouré des fils de bonding comme les éléments métalliques du circuit. Pour simuler les courants, la simulation doit de plus être transitoire. Quelques essais ont été effectués avec le simulateur TCAD. La structure dessinée correspond à un circuit de test d’entrées-sorties dans un boîtier de type TQFP48. La zone simulée représente l’espace entre le support sur lequel est collé le silicium dans le boîtier et le plateau de charge (cf. Figure II.28). De nombreux éléments ne sont pas pris en compte comme la colle ou les fils de bonding. Le circuit est modélisé par le substrat de silicium et les deux derniers niveaux de métal

VDD

VSS

VE

RBUS

XVDD%CCST

XVSS%CCST

XVE%CCST

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correspondant aux plots et au bus VDD et VSS. Le bus VSS est relié par une prise substrat au silicium. La zone simulée est reliée à un circuit SPICE modélisant le testeur (cf. Figure III.2) et à des diodes de protection entre le plot stressé et les bus.

Figure II.28 : Structure modélisé en TCAD. a) Vue externe. b) Même vue sans la résine du boîtier.

Mise à part la difficulté d’obtenir un maillage mélangeant des objets de plusieurs millimètres avec d’autres de quelques micromètres, le plus gênant est qu’il n’existe pas de mesures pour contrôler les résultats. Ce type de simulation nous renseigne cependant sur les mécanismes de la décharge de façon qualitative. La simulation associée à la structure modélisée nous renseigne sur l’évolution du potentiel électrique à la surface du silicium au cours du temps. La figure suivante montre la répartition de potentiel sur une coupe de la structure modélisée à la fin de la décharge au bout d’1nsec. La simulation est effectuée pour une tension de stress égale à 250V.

Figure II.29 : Coupe de la zone simulée au bout d’1nsec.

Nous constatons ici que toute la surface du silicium ainsi que le support du circuit acquiert le même potentiel, soit 230V Ce type de simulation est limité pour nous renseigner sur les chutes de potentiel à l’intérieur du substrat. En effet, il serait nécessaire pour cela de prendre en compte le circuit électronique avec l’emplacement des prises substrats, mais la simulation TCAD n’est pas prévue pour ce genre d’étude. En revanche cette simulation permet d’extraire une capacité de couplage entre le silicium et le plateau. Grâce à la simulation du courant de décharge, nous pouvons calculer la quantité de charge emmagasinée par la structure dessinée (cf. Figure II.30). Cette charge est évaluée ici à 171pC. Avec cette valeur et celle du potentiel final de la puce, une capacité de couplage de 0,74pF est extraite.

a) b)

Bloque de résine

Die paddle

Electrode correspondant au plateau de charge


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-1

0

1

2

0.E+0 1.E-9 2.E-9Temps [sec]

Cou

rant

[A]

Figure II.30 : Courant de décharge simulé associé à la simulation TCAD.

Cette capacité tient compte du support du circuit. Elle est calculée pour une taille de silicium donnée. Bien que ce résultat soit cohérent avec les ordres de grandeurs associés au CDM, nous n’avons pas tenu compte des autres éléments conducteurs du boîtier. Selon le type de boîtier, selon l’assemblage du circuit dans le boîtier, selon le type de substrat utilisé, et selon la taille du circuit, le rôle du substrat ne sera pas le même. Dans le chapitre suivant, lors des extractions globales des paramètres des dispositifs sous test, nous considérons le boîtier comme l’ensemble boîtier et substrat. Cela permet de faire une nette distinction entre les éléments dus au testeur, ceux dus au boîtier avec le substrat, et le circuit lui-même.

II.2.4 Simulation TCAD des composants élémentaires

Dans le domaine ESD, la simulation TCAD est utilisée pour étudier le comportement d’un composant vis-à-vis des courants élevés (1A typiquement). Dans le cas particulier du CDM, elle permet aussi d’étudier le comportement transitoire du composant. Nous devons cependant rester critiques sur les résultats de simulation puisque celle-ci doit être calibrée. De plus, les modèle standard de matériaux utilisés en TCAD ne prennent pas toujours en compte des courants aussi élevés qu’en ESD, ni des phénomènes transitoires aussi courts. Nous illustrons cette partie par la simulation du retournement d’un transistor ggNMOS. La structure utilisée reprend un transistor de technologie 0,13µm, mais avec une longueur de canal égale à 0,25µm (cf. Figure II.31). La largeur du dispositif est fixée à 50µm. Cette structure modélise ainsi un doigt élémentaire pouvant être dupliqué pour construire un transistor multi-doigts. La figure suivante montre le maillage du transistor utilisé pour la simulation électrique, resserré au niveau des jonctions.

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Figure II.31 : Structure TCAD modélisant un ggNMOS de technologie 0,13µm.

Pour imposer les conditions aux limites sur la structure, quatre électrodes sont définies : elles correspondent au drain, à la grille, à la source, et au substrat. L’électrode associée à la source est commune à la prise substrat. Le fonctionnement de la structure est simulé de façon quasi-statique selon une rampe en tension pour obtenir une caractéristique I(V). Cette

rampe est appliquée sur le drain par l’intermédiaire d’une résistance de 1MΩ pour favoriser la convergence de la simulation. Tant que la structure n’est pas déclenchée la condition s’apparente à une rampe en tension, dès que l’impédance de la structure diminue nous obtenons une rampe en courant. Cela permet à la simulation de converger dans la région de retournement du transistor. Pour le résultat présenté, l’échauffement du dispositif n’est pas simulé. La caractéristique I(V) du transistor est simulée pour un courant atteignant 1A (cf. Figure II.32). La tension de retournement est de 6,1V et la tension de maintien est de 3,7V.

0.0

0.2

0.4

0.6

0.8

1.0

0 1 2 3 4 5 6 7Tension [V]

Cou

rant

[A]

Figure II.32 : Caractéristique I(V) quasi-statique du ggNMOS.

25mA @ 4,4V

VM = 3,7V

Vt1 = 6,1V

Substrat P

Caisson PWELL

Drain N+ Source N+

Prise P+

Dopage

N

P

µm


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L’intérêt d’une simulation TCAD est de visualiser à un instant donné les grandeurs qui nous intéressent sur le dessin du composant (cf. Figure II.33). La figure suivante montre ainsi de façon qualitative la répartition du courant entre le substrat et la source du transistor suite au déclenchement de celui-ci, pour un courant total de 25mA (point entouré sur la caractéristique).

Figure II.33 : Simulation du déclenchement du transistor.

La simulation n’étant pas calibrée, nous ne nous attacherons pas plus à ces résultats. Nous pouvons cependant retenir l’ordre de grandeur de la valeur extraite pour la tension de retournement : soit une tension comprise entre 5 et 10V. Cette étude est quasi-statique, sans prise en compte du phénomène d’échauffement. Nous devons maintenant nous demander si vis-à-vis de la durée de la décharge CDM, cette tension va évoluer, et dans quel sens. Ceci est un des objectifs du dernier chapitre de cette thèse.

II.3 Outils de mesure spécifiques à l’étude du CDM

II.3.1 Mesures pulsées VF-TLP sur des composants élémentaires

Etudier un composant de protection élémentaire vis-à-vis des ESD correspond à étudier son comportement vis-à-vis des courants élevés (1A à 20A). Deux approches existent. La première consiste à tracer les caractéristiques des composants pour en extraire des paramètres de modélisation. La seconde consiste à se rapprocher des conditions d’une décharge CDM pour observer le comportement du composant pendant un stress. La mesure VF-TLP correspond à la première approche. De la même manière qu’un résultat de mesure TLP est corrélé avec un résultat de test HBM, le but de la mesure VF-TLP est d’être associé au test CDM. Ce n’est que 15 ans après la première publication sur le CDM que le VF-TLP a été développé pour l’étude des composants dans le domaine d’énergie du CDM [GIES’96]. Pour cela, la technique de mesure TDR (Time Domain Reflectometry) a été apportée au TLP standard afin de travailler avec des impulsions de quelques nano secondes (cf. Figure II.34). Le VF-TLP se distingue finalement du TLP par des méthodes de mesures du courant et de la tension différentes.

Courant à travers le substrat

Courant à travers l’émetteur

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Figure II.34 : Modèle d’un testeur VF-TLP. Montage de type TDR-S (TDR-Separate).

La méthode TDR consiste en l’acquisition des impulsions incidentes et réfléchies sur la ligne de transmission reliant le générateur au CST. Si la longueur de la ligne entre l’oscilloscope et le CST est suffisante, alors les impulsions sont séparées. La tension présente aux bornes du dispositif lors de la réflexion est reconstruite par l’addition des deux impulsions. Quant au courant ayant traversé le dispositif, il correspond à la soustraction des impulsions divisée par l’impédance de la ligne de transmission (cf. Équation II.7).

REFLINCCST VVV += & ( )

0ZVV

I REFLINCCST

−=

Équation II.7 : Expression du courant et de la tension aux bornes du dispositif mesuré - Montage TDR.

Le banc de mesure est donc principalement constitué d’un générateur d’impulsions et d’un oscilloscope (cf. Figure II.35).

Figure II.35 : Photographie du banc de mesure VF-TLP.

RTLP = 50Ω VTLP

Impulsion Incidente VINCVTLP/2

Impulsion Réfléchie VREFL

ZCST

Oscilloscope

Ligne de transmission Z0 = 50Ω

Oscilloscope

Générateur d’impulsion

Machine à pointes


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Les deux impulsions reconstruites correspondent finalement à la réponse transitoire du dispositif sur la durée de l’impulsion. Pour s’affranchir des irrégularités préfrontales, on ne considère qu’une partie des impulsions en définissant une fenêtre de moyennage (cf. Figure II.36). Dans le cas où cette fenêtre délimite une zone de fonctionnement quasi-statique du composant, nous pouvons moyenner les valeurs de courants et de tensions pour obtenir un point stable de sa caractéristique I(V). Si au contraire la fenêtre délimite une zone où le composant est toujours en régime transitoire, le courant et la tension aux bornes du dispositif ne seront pas constants. Moyenner un résultat sur la première nano seconde ou sur la dernière ne donnera donc pas les même caractéristiques I(V).

-4

0

4

8

12

0 5 10 15 20Temps [ns]

Tens

ion

[V]

0

0.2

0.4

0.6

0.8

0 4 8 12Tension [V]

Cou

rant

[A]

Figure II.36 : Principe de la mesure TDR.

La caractéristique VF-TLP d’un composant dépend ainsi de la façon de traiter les données acquises et il n’y a pas de règle dans ce domaine. Positionner la fenêtre de moyennage au début d’une impulsion nous renseigne sur le comportement transitoire du composant, mais la mesure risque de correspondre à la réponse des sondes. Au contraire, moyenner les signaux à la fin de l’impulsion donne un résultat plus fidèle à la réponse réelle du composant, mais l’aspect transitoire n’est plus présent. Le résultat VF-TLP donne des informations pour développer les protections CDM. Deux différences principales sont ainsi constatées entre un résultat TLP et un résultat VF-TLP (cf. Figure II.37). Le courant maximum pouvant traverser une protection sans la détruire est premièrement plus élevé. Cela se comprend assez bien puisque l’auto-échauffement du composant est limité par la durée de l’impulsion. Il est alors possible de quantifier le courant maximum que pourra laisser passer une protection CDM sans être dégradée en faisant l’hypothèse que le courant de décharge traverse intégralement la protection. Ceci nous place dans un cas extrême qui ne peut jouer que positivement sur le développement de la protection. La deuxième différence avec le résultat TLP est que la réponse du dispositif au bout de quelques nano secondes n’est pas la même qu’au bout d’une centaine de nano seconde. Cela est dû à l’échauffement du dispositif d’une part, mais également à la réponse

Fenêtres de moyennage

1 point sur la caractéristique +

Impulsion Incidente

Impulsion Réfléchie

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transitoire du dispositif d’autre part. La caractéristique du composant peut être ainsi différente et le composant peut également ne pas avoir eu le temps de se déclencher.

0

1

2

3

0 2 4 6Tension [V]

Cou

rant

[A]

5ns TDR VF-TLP

100ns TLP

Figure II.37 : Comparaison d’une mesure TLP et VF-TLP sur une diode de technologie 0,25µm.

Le TLP est corrélé avec le HBM par l’énergie que la structure de test doit dissiper. La démarche adoptée pour le VF-TLP est la même. La durée du pulse et son amplitude doit correspondre à une puissance dissipée équivalente à celle dissipée lors d’une décharge CDM. La corrélation entre un résultat VF-TLP sur un composant élémentaire et sur le comportement du composant pendant la décharge CDM n’est cependant pas évidente. En effet la mesure VF-TLP est à deux bornes, alors que pour un test CDM seulement une borne du composant est sollicitée. De plus, il n’est pas certain que le courant de décharge transite intégralement dans la protection reliée au plot stressé puisque tout le circuit prend part à la décharge. A la corrélation des résultats avec les comportements des protections pendant la décharge s’ajoute la problématique de la mesure. La mesure VF-TLP est une mesure haute fréquence à plusieurs giga Hertz, et une mesure à fort courant mettant en jeu des courants pouvant atteindre la vingtaine d’Ampère. L’inconvénient majeur du montage précédent est l’imprécision obtenue sur la mesure du courant par la somme des impulsions incidentes et réfléchies. En effet, pour des dispositifs de faibles impédances, l’oscilloscope doit acquérir deux impulsions de signes opposés sur sa pleine échelle. L’impulsion résultante de la somme des deux autres sera alors de très faible amplitude. La précision absolue sur le résultat de la somme étant définie lors de l’acquisition de l’impulsion initiale, la précision relative de l’impulsion reconstruite sera alors très faible (cf. Figure II.37) [GOEA’05a]. Trois autres types de montage VF-TLP existent pour améliorer la mesure. Chacun d’eux correspond à des méthodes différentes pour mesurer le courant et la tension. Le principe de base reste cependant le même : il consiste en l’envoi d’impulsions très courtes sur le CST et en leurs acquisitions, qu’elles soient réfléchies, incidentes ou transmises.


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La première variante est la méthode TDRT (Time Domain Reflection and Transmission). Le CST n’est pas directement relié à la masse, mais à une seconde ligne de transmission

connectée à une entrée 50Ω de l’oscilloscope (cf. Figure II.38).

Figure II.38 : VF-TLP Montage de type TDRT.

L’avantage de cette méthode est une mesure plus précise du courant traversant le CST. En effet celui-ci correspond directement à la tension mesurée par l’oscilloscope en fin de ligne (cf. Équation II.8). La tension est cependant toujours calculée à partir des impulsions incidente et réfléchie, et la précision est limitée pour des forts courants.

( ) TRREFLINCCST VVVV −+= & 0Z

VI TRCST =

Équation II.8 : Expression du courant et de la tension aux bornes du dispositif mesuré - Montage TDRT.

La caractéristique obtenue est également différente. L’impédance du système de mesure est

cette fois ci égale à 100Ω, correspondant à l’impédance du générateur en série avec l’impédance d’entrée de l’oscilloscope (cf. Équation II.9).

02 ZVV

I CHRGTLPCHRG ⋅

−=

Équation II.9 : Expression de la droite de charge pour une tension de stress VTLP donnée - Montage TDRT.

En conséquence, la pente de la droite de charge du VF-TLP pour une tension de stress donnée est diminuée et moins de points de la caractéristique du composant se retrouvent masqués en dessous de cette droite (cf. Figure II.39). En contre partie, pour une tension de stress donnée et dans le cas d’un dispositif aux bornes duquel la chute de tension est faible, le courant injecté dans le dispositif sera deux fois plus faible.

RTLP = 50Ω VTLP ZCST

Oscilloscope 50Ω

Ligne 50Ω Ligne 50Ω

Oscilloscope

VTR

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0

0.2

0.4

0.6

0.8

0 2 4 6 8 10 12Tension [V]

Cou

rant

[A]

5ns TDRT

5ns TDR-S

Figure II.39 : Comparaison d’une mesure TDRT et TDR-S.

La variante suivante est le montage de type TDT (Time Domain Transmission). Le CST est

toujours relié à la masse, mais la borne stressée est également reliée à l’entrée 50Ω de l’oscilloscope (cf. Figure II.40).

Figure II.40 : VF-TLP - Montage de type TDT.

De cette manière, la tension VDUT est mesurée directement aux bornes du CST de façon plus précise que par la somme des impulsions incidentes et réfléchies. En contre partie, une partie du courant est dérivée vers l’oscilloscope.

TRCST VV = & ( )

00 ZV

ZVV

I TRREFLINCCST −

−=

Équation II.10 : Expression du courant et de la tension aux bornes du dispositif mesuré - Montage TDT.

D’après l’équation de la droite de charge de ce montage, le système est cette fois équivalent à un générateur fournissant des impulsions d’amplitudes VTLP/2, et dont l’impédance est

égale à 25Ω.

RTLP = 50Ω VTLP

ZCST Oscilloscope50Ω

Ligne 50Ω VTR

Oscilloscope

ITR

Droite de charge Z = 50Ω

Z = 100Ω

Points de mesures supplémentaires obtenues par la méthode TDRT


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22

0ZVV

I CHRGTLPCHRG

−=

Équation II.11 : Expression de la droite de charge pour une tension de stress VTLP donnée - Montage TDT.

Le désavantage de cette méthode est l’augmentation de la pente de la droite de charge qui a pour conséquence de masquer un plus grand nombre de points en dessous d’elle. En revanche le maximum de courant que peut fournir ce type de mesure est le même que dans le cas de la méthode TDR basique. Le dernier montage proposé correspond à une mesure de type « 4 pointes ». Les tensions aux bornes du CST sont acquises par deux sondes ayant des fortes impédances (cf. Figure II.41). Dans ce cas, très peu de courant est dérivé par les sondes et la mesure de la tension ne perturbe pas celle du courant (cf. Équation II.12). Cette mesure a également l’avantage de s’affranchir de la résistance de contact du CST avec la masse. Pour ce qui est de la droite de charge de ce système, elle est similaire à celle du montage TDR.

Figure II.41 : VF-TLP - Montage de type 4 pointes.

21 VVVCST −= & ( )

0ZVV

I REFLINCCST

−=

Équation II.12 : Expression du courant et de la tension aux bornes du dispositif mesuré - Montage 4 pointes.

Actuellement, c’est à ce type de mesure que correspondent dans la littérature les caractéristiques I(V) les plus précises (cf. Figure II.42). Le graphe suivant illustre une telle caractéristique suite à la mesure VF-TLP d’une diode avec des impulsions d’1ns. Le courant atteint ici une valeur de 20A.

RTLP = 50Ω VTLP

ZCST

Vers Oscilloscope

50Ω

Ligne 50Ω ZMESURE

ZMESURE

Oscilloscope

V1

V2

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Figure II.42 : Résultats VF-TLP mesure 4 pointes. [GRUN’04]

Toutes les méthodes présentées nécessitent la mesure sur plaquette de silicium. En effet, sur des durées aussi courtes que celles des impulsions VF-TLP, les éléments parasites du boîtier déformeraient la réponse du dispositif. Pour optimiser les mesures, des sondes hautes fréquences doivent également être utilisées pour être capables de travailler avec des impulsions d’1ns [GOEA’04c] [GOEA’05a].

II.3.2 Mesures dans des conditions équivalentes au CDM

Ce type de mesure a été proposé récemment pour corréler les résultats VF-TLP avec les performances CDM des structures de protection testées. La partie VF-TLP reste identique à celle décrite précédemment, mais la mesure sur la plaquette de silicium est remplacée par une mesure sur un émulateur de boîtier. Cette mesure a été baptisée CC-TLP (Capacitively Coupled Transmission Line Pulsing) [WOLF’03]. Le but de l’émulateur est de reproduire sur le composant testé l’effet du couplage capacitif entre le boîtier et le plateau du testeur. L’émulateur est un circuit imprimé sur lequel est collé le circuit intégré comportant les structures à tester. Le circuit intégré est connecté aux pistes du circuit imprimé par des fils de bonding. Parmi les pistes, des disques sont gravés sur le circuit. Celui-ci étant posé sur un plan de masse, les disques de cuivre forment des capacités avec le plan de masse comme dans le cas des modules de vérification CDM. Un plot de la structure à tester est relié au VF-TLP et le second plot est relié au disque. Le CST est ainsi stressé via un seul plot, le second étant couplé capacitivement avec la masse. Rien ne démontre cependant que le stress subi par le composant est équivalent au stress CDM, et le couplage de l’émulateur avec la masse paraît simple comparé au couplage du circuit intégré avec le testeur CDM via son boîtier.


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II.3.3 Mesures sur des structures de test spécifiques

Dans le cas de la décharge CDM, nous avons montré dans les généralités que les défaillances principales étaient le claquage des oxydes de grille des étages d’inverseur en entrée ou en sortie et le claquage de certains oxydes de grille dans le cœur du circuit (cf. Figure I.27). Pour étudier l’efficacité d’une stratégie de protection, prenant en compte les résistances des interconnexions, des structures de test dédiées à de telles études ont été dessinées [EGGE’95] [STAD’03]. Elles comportent la stratégie de protection en parallèle à un élément à protéger, souvent un oxyde de grille témoin connecté comme une capacité. Même si la protection n’est pas dégradée, cela permet de constater que l’oxyde de grille peut l’être, et de caractériser sa tension de défaillance.

II.3.4 Mesures sur un circuit

Les mesures précédentes sont effectuées sur des composants élémentaires de protection, ou sur des structures simples comportant un composant de protection avec un composant à protéger. Les mesures au niveau du circuit complet se développent petit à petit avec des équipements de type TLP. L’inconvénient de ce type de mesure est la difficulté d’interpréter les résultats puisque toute la stratégie de protection est testée en même temps et la réponse obtenue correspond à plusieurs composants élémentaires. La mesure idéale serait celle des potentiels et des courants dans le circuit pendant un stress CDM afin de valider des simulations au niveau du circuit. Mis à part l’aspect haute fréquence de la mesure, la difficulté se situe au niveau de l’instrumentation du testeur. Le testeur ne permet pas de travailler au niveau de la plaquette de silicium et il n’est pas concevable de poser des pointes de test pour mesurer des potentiels sur le circuit pendant la décharge. De plus, le dispositif étudié étant constamment à un potentiel mal défini, il n’est pas non plus concevable d’effectuer une mesure sans référence de potentiel stable. Des solutions peuvent malgré tout être envisagées si le testeur CDM est remplacé par une autre source de stress qui lui serait comparable. Grâce à un générateur d’impulsions très rapide, et à un procédé de mesure ebeam, Luchies a obtenu des mesures de déclenchement transitoire d’un ggNMOS directement sur un circuit [LUCH’94]. De même, il pourrait être envisagé d’inclure dans le circuit une mesure intégrée permettant de donner des potentiels en temps réel pendant le stress du circuit. Ceci est déjà utilisé dans les gammes de temps du CDM pour étudier le bruit dans le substrat pendant les commutations des transistors [ZHEN’00] [NAGA’00].

II.4 Conclusion sur la problématique du CDM Dans les cas HBM et MM l’aspect prédominant des ESD était le courant élevé. En CDM, le couplage électromagnétique entre le CST et le plateau du testeur est le cœur du mécanisme. A l’aspect fort courant s’ajoute l’aspect transitoire. Aussi bien du point de vue

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simulation que du point de vue mesure, ces deux aspects engendrent de nombreuses contraintes. Le courant de décharge est la seule mesure associée au test CDM. Cette mesure est la seule source d’information sur la décharge. Le courant mesuré est extrêmement élevé de l’ordre de la dizaine d’Ampère. La durée du courant demande une mesure haute fréquence à plusieurs GHz. Enfin la nature événementielle de la décharge demande une acquisition directe. Les dernières technologies d’oscilloscope sont ainsi utilisées pour une mesure exploitable. Les différentes mesures effectuées indiquent que le courant est linéaire avec la tension de décharge dans les gammes de tension présentées dans les normes, ce qui simplifie par la suite les études en nous limitant à une tension d’étude unique de 250V. La répétabilité limitée de la décharge limitera la précision des modèles développés en ne permettant pas de les valider. Par la suite toutes les décharges sont répétées une dizaine de fois pour obtenir une statistique raisonnable sur les résultats de mesure. La mesure du courant ne permet pas de connaître comment celui-ci est répartie dans le circuit. Son origine est la charge du couplage capacitif entre la puce électronique et le testeur, mais la puce reste une boîte noire et les chemins de courant à l’intérieur de celle-ci ne restent que des hypothèses. La décharge CDM peut être modélisée de façon globale par un circuit RLC. Le couplage électromagnétique entre la puce et le testeur est alors modélisé par une partie de l’inductance et une partie de la capacité. Cette modélisation a l’avantage de s’appuyer sur la mesure du courant et sur la mesure de la capacité. Ce type de modèle permet de simuler le courant de décharge. Sous l’hypothèse que la dégradation du circuit est liée à une surtension provoqué par ce courant à travers les protections et que l’on connaît le courant maximum que peut subir un circuit, cette modélisation est idéale pour prédire des résultats de test sans simuler le comportement du circuit. D’un point de vu local, la problématique est de déterminer les chemins empruntés par le courant lors de la décharge. Nous avons montrés que différents éléments sont susceptibles d’être à l’origine du couplage capacitif entre la puce électronique et le testeur. La connaissance précise de l’influence de chacun de ces éléments est nécessaire pour connaître la distribution du couplage capacitif et ainsi connaître les chemins de courants à l’intérieur du composant testé. Pour modéliser la décharge de façon locale et être capable de simuler correctement le stress électrique appliqué au circuit testé, le boîtier, le substrat, et le circuit de protection doivent donc être précisément modélisés. Cette modélisation est cependant limitée par les moyens expérimentaux ne permettant pas de vérifier les modèles. De plus nous avons montré qu’il est difficile de généraliser l’influence de chaque élément au courant de décharge. La modélisation au niveau local de la décharge est ainsi à effectuer cas par cas et le rôle du boîtier de type TQFP semble bien différent de celui du boîtier BGA. En ce sens une modélisation globale est suffisante puisqu’elle ne donne aucune interprétation sur l’origine du couplage mais se base sur une mesure pour lui associer une


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valeur. Il reste cependant à relier cette valeur globale au circuit pour simuler la décharge à ce niveau, ce qui demande tout de même de connaître la répartition locale. Celle-ci devra finalement faire l’objet de suppositions et il sera judicieux de se placer dans des cas critiques. Dans le chapitre suivant, nous modéliserons la décharge dans plusieurs cas de façon globale et nous proposerons une répartition de capacité pour une simulation au niveau du circuit en se basant sur une étude du boîtier TQFP 48. Expérimentalement, la mesure idéale permettrait de connaître des potentiels sur le circuit testé pendant la décharge. Cela permettrait de valider un modèle de décharge au niveau du circuit et nous renseignerait sur les chemins de courant à l’intérieur de celui-ci. En effet, ne connaissant pas avec certitude ces chemins, il n’est pas garanti que les circuits de protection classiques HBM soient adaptés à la décharge CDM. De plus les composants de protection élémentaires sont peut-être sous dimensionnés, ou pas assez rapides. Différents outils sont proposés ici. Ils ont tous pour objet d’étude des composants élémentaires ou des circuits de protections simples. Ils ont comme but d’amener l’objet mesuré dans des conditions électrique similaire au CDM en se basant sur des hypothèses. Si nous admettons que le couplage capacitif se résume à des capacités entre les nœuds du circuit de protection et du testeur CDM et si nous voulons simuler la décharge au niveau du circuit, une démarche judicieuse est d’associer le cas critique au cas où la protection à étudier doit laisser passer intégralement le courant de décharge. Cela demande alors un modèle transitoire à très fort courant de la protection. L’utilité de mesures simples de type VF-TLP ou transitoires pour extraire des paramètres de modélisation des composants élémentaires est alors justifiée. En plus de ces mesures, sous l’hypothèse que l’expérience reflète le contexte CDM au niveau du circuit de protection étudié, les mesures de type CC-TLP basées sur des émulateurs de boîtier sont très intéressantes pour vérifier expérimentalement le bon fonctionnement de la protection.

Chapitre III Modélisation d’une décharge électrostatique CDM

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III.1 Modélisation du testeur à une échelle globale

III.1.1 Construction d’un modèle CDM

A Présentation du testeur

L’appareil modélisé est le testeur Orion de marque Oryx et le test est de type « charge par induction ». La documentation du constructeur [ORYX] et le logiciel Q3D Extractor (cf. II.2.1B) sont utilisés dans cette partie pour mettre en évidence les éléments à modéliser et ceux que l’on peut négliger. Les hypothèses d’extraction des éléments RLC sont les mêmes que celles de l’étude des boîtiers, les phénomènes de propagation ne sont donc pas pris en compte. Le testeur est dessiné avec le module de vérification ESDA de 4pF (cf. Figure III.1). Cela permet d’obtenir une valeur de capacité pour valider l’extraction. Lors de l’étude, la pointe de test était de 3mm au repos et d’1mm une fois le ressort comprimé. Dans le cas simulé, la pointe est éloignée d’une distance de 50µm par rapport au disque de cuivre du module de vérification. Le module et le disque ayant respectivement des épaisseurs de 0,7mm et 50µm, le plan de masse est finalement éloigné de 3,8mm du plateau de charge.

Figure III.1 : Dessin technique 3D du testeur CDM utilisé pour l’extraction des paramètres RLC.

Plan de masse

Plateau de charge

Module de vérification

Pointe de test

3,8mm

Vue 3D

Coupe 2D

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Suite à l’extraction, trois éléments sont mis en évidence (cf. Tableau III-1) : une inductance de quelques nH due à la pointe de test, une capacité de couplage de quelques pF entre le module de vérification et le plateau, et une capacité d’une dizaine de pF entre le plateau de charge et le plan de masse.

Inductance de la pointe de test

LTEST [nH]

Capacité du module de vérification 4pF

CCST [pF]

Capacité entre le plateau de charge et le plan de masse

CPM [pF]

1,9 3,7 17,6

Tableau III-1 : Résultats principaux de l’extraction des éléments RLC du testeur.

La capacité extraite -3,7pF- est en accord avec la valeur mesurée -3,4pF- (cf. Tableau II-5). Cela permet de faire confiance aux ordres de grandeurs des deux autres éléments.

B Modélisation SPICE du testeur

Aux éléments LTEST, CCST et CPM s’ajoutent deux résistances mentionnées par le constructeur

[ORYX]. La première résistance RMES égale à 1Ω se situe entre la pointe de test et le plan de

masse. La seconde résistance RCHRG égale à 1 GΩ se situe entre le plateau de charge et le générateur de tension. Nous ajoutons une résistance supplémentaire nécessaire à l’ajustement des résultats de simulation aux mesures. Cette résistance est attribuée à l’arc électrique. Enfin l’entrée de l’oscilloscope servant à l’acquisition du courant est aussi modélisée. En effet, suivant sa bande passante, le pic de courant mesuré est plus ou moins

atténué. En se basant sur une impédance d’entrée de 50Ω et un temps de montée de 100ps (cf. Tableau II-1), puis en associant cette durée à la constante RC d’un filtre passe bas, une capacité de 2pF est ajoutée pour modéliser l’oscilloscope. Nous obtenons un premier modèle SPICE du testeur (cf. Figure III.2).

C Description du mécanisme de la décharge

Le modèle SPICE aide à comprendre le mécanisme du test CDM. Il se décompose en deux étapes. Lors de l’étape de charge par induction, le circuit peut être réduit à la résistance de charge RCHRG associée à la capacité de masse CPM. Bien que cette capacité ait parfois été mentionnée dans la littérature [HENR’00] [GIES’03], son rôle n’a jamais été expliqué. Les éléments conducteurs de la puce sont représentés par l’électrode « en l’air » de la capacité CCST. Cette électrode, en influence quasi-total avec le plateau, reste au même potentiel que celui-ci et le couplage capacitif est modélisé par la capacité CCST déchargée. Le potentiel du plateau ainsi que celui des éléments conducteurs de la puce atteignent lentement le potentiel défini par le générateur de tension CDM. Ce potentiel est atteint lorsque la capacité CPM est entièrement chargée. Compte tenu de la valeur de la résistance reliant le plateau au générateur de tension et de l’ordre de grandeur de la capacité entre le plateau et la masse, une dizaine de milli seconde est nécessaire pour atteindre la charge par induction de la puce électronique. Dans une seconde étape, la pointe de test descend au contact de la patte à


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stresser. Dès que la distance est suffisante pour qu’il y ait amorçage de l’arc électrique, un courant traverse la pointe pour charger la capacité de couplage CCST. A l’échelle de temps de

la décharge, la résistance d’1GΩ découple le plateau du générateur de tension. Le courant de décharge équilibre les potentiels des deux capacités. La capacité CCST se charge électriquement en puisant dans les charges de la capacité CPM. Dans le cas où la capacité CPM est très grande devant la capacité CCST, sa charge ne variera pas pendant l’événement CDM et le courant peut être simulé en remplaçant la capacité CPM par un générateur de tension idéal. Cette hypothèse est rarement vérifiée. Pour de gros boîtier, la capacité CCST est souvent supérieure à la capacité CPM (cf. Tableau II-5).

Figure III.2 : Modèle SPICE du testeur CDM.

D Hypothèses du modèle CDM

Sans tenir compte ni de la résistance de charge du plateau ni de l’entrée de l’oscilloscope, nous obtenons le modèle RLC présenté au début du chapitre précèdent (cf. II.1.3). Le tableau suivant résume les origines attribuées aux éléments RLC (cf. Tableau III-2). Les causes associées aux incertitudes sur les valeurs de ces éléments sont aussi mentionnées.

Origine Source d’incertitude

RTOT RMES + RARC + RCST RARC n’est pas constant.

LTOT LTEST + LCST LARC est négligé et LTEST varie puisque la pointe de test s’écrase sur le CST.

CTOT CCST en série avec CPM CPM varie puisque le plan de masse descend avec la pointe de test et CCST varie puisque le déclenchement des protections n’est pas instantané.

Tableau III-2 : Origines attribuées aux éléments RLC du modèle CDM.

CCST 3.7pF

RMES 1Ω

RARC

CPM 17.6pF

LTEST

1.9nH

RCHRG

1GΩ

CE 2pF

VCDM

Plan de masse

Plateau de charge

RE 50Ω

ICDM VCDM

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Dans la partie suivante, les paramètres RLC seront extraits de différentes mesures. Selon l’origine attribuée à chaque élément, trois hypothèses sont utilisées. En voici la liste.

• Hypothèse n°1 : L’arc électrique est modélisé par une résistance constante pendant la décharge. Cela n’implique pas que sa valeur soit fixe d’un CST à un autre.

• Hypothèse n°2 : La longueur de la pointe de test ne varie pas d’une décharge à une autre, l’inductance associée est donc constante.

• Hypothèse n°3 : Pour deux CST de même épaisseur la capacité entre le plateau de charge et le plan de masse garde la même valeur.

III.1.2 Extraction des paramètres du modèle CDM

Le but de cette partie est de vérifier que le modèle proposé est suffisant pour simuler correctement les courants de décharge. Une nouvelle pointe de test est utilisée dans cette étude. Sa longueur est cette fois de 5mm. Les modules de vérifications de 4pF et de 30pF sont utilisés pour représenter deux CST différents. Dans les deux cas, le CST est une capacité pure et l’inductance du modèle est uniquement due au testeur. Pour soumettre le modèle à un plus grand nombre de cas, une variation supplémentaire est introduite sur la capacité CPM. Cette valeur est modifiée par l’ajout de blocs en aluminium d’épaisseurs différentes entre le module de vérification et le plan de masse (cf. Figure III.3). La distance « e » entre ces deux éléments est ainsi diminuée et la capacité est augmentée. Deux blocs différents permettent d’obtenir 2 valeurs de capacités CPM supplémentaires. Les valeurs de capacités sont grossièrement mesurées, et un écart de 10pF est constaté entre chacun des cas proposés. Le tableau suivant résume les six cas (cf. Tableau III-3). La question est maintenant de savoir s’il est possible d’extraire à partir des mesures des jeux de paramètres RLC pour chacune des décharges en accord avec le modèle.

Figure III.3 : Coupe du testeur CDM avec le bloc d’aluminium utilisé pour augmenter la capacité CPM.

cas CCST [pF] CPM [pF] Epaisseur [mm] e [mm]

A 3,4 ~20 - 5 B 3,4 ~30 3,5 1,5 C 3,4 ~40 4,5 0,5 D 25,3 ~20 - 5 E 25,3 ~30 3,5 1,5 F 25,3 ~40 4,5 0,5

Tableau III-3 : 6 cas d’études pour vérifier le modèle du testeur CDM.

Bloc en aluminium

e


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Une première méthode d’extraction basée sur les formules analytiques du chapitre précèdent peut être utilisée (cf. II.1.3). Cependant à chaque décharge sera associé un jeu différent de paramètres RLC et les hypothèses précédentes ne feront que surdéterminer le problème. Afin d’être cohérent avec les hypothèses du modèle, nous procédons d’une manière différente. A partir de la position des deux premiers zéros du courant de décharge,

la pseudo-période est extraite. En notant ∆t la distance entre les zéros, la formule suivante relie cette grandeur avec les paramètres L et C du modèle.

CLt ⋅=⎟⎠⎞

⎜⎝⎛ ∆ 2

π

Équation III.1 : Pseudo-période du courant CDM.

La capacité C correspond à la capacité équivalente aux capacités CCST et CPM en série. Elle peut s’exprimer sous la forme suivante.

CSTPM

CSTPMCST CC

CCCC

+=

1

Équation III.2 : Capacité équivalente.

Cette formulation met en évidence le rapport CPM/CCST. Si celui-ci est élevé, alors la capacité équivalente correspond à la capacité de couplage et de petites variations de la capacité CPM ne modifient pas la capacité équivalente. Grâce à deux cas correspondant à la même capacité CPM (cas A et D par exemple), en posant l’inductance et la capacité CPM constantes, nous obtenons un système de deux équations à deux inconnues.

⎪⎪

⎩

⎪⎪

⎨

⎧

+⋅=⎟

⎠⎞

⎜⎝⎛ ∆

+⋅=⎟

⎠⎞

⎜⎝⎛ ∆

30

3030

230

4

44

24

1

1

CCCC

CLt

CCCCCLt

PM

PM

PM

PM

π

π

Équation III.3 : Système permettant d’extraire L et CPM.

La capacité C4 correspond au module de 4pF et C30 au module de 30pF. Finalement l’inductance et la capacité sont données par le système suivant.

⎪⎪

⎩

⎪⎪

⎨

⎧

+⋅⎟

⎠⎞

⎜⎝⎛ ∆

=

⋅∆−⋅∆∆−∆

=

−

−−

4

414

24

130

230

14

24

230

24

1CC

CCCtL

CtCttt

C

PM

PM

PM

π

Équation III.4 : L & CPM en fonction des grandeurs mesurées.

88 / 148

En vue de la répétabilité des mesures, chaque intervalle de temps ∆t utilisé dans les

extractions est défini à plus ou moins 20ps (cf. Tableau III-4). L’intervalle de temps ∆t4

maximum associé à l’intervalle de temps ∆t30 minimum correspond aux capacités CPM maximums et aux inductances minimums. Le croisement inverse renseigne sur les capacités minimums et les inductances maximums.

A B C D E F

∆t 0,40+/-0,02ns 0,43+/-0,02ns 0,46+/-0,02ns 0,68+/-0,02ns 0,85+/-0,02ns 0,98+/-0,02ns

Tableau III-4 : Intervalle de temps entre les deux premiers zéros de chaque mesure.

Nous obtenons tout de même trois valeurs d’inductance. Ces valeurs étant proches, la solution adoptée a été de les moyenner (cf. Tableau III-5). Pour illustrer la sensibilité de l’extraction de l’inductance et de la capacité en fonction des positions des zéros, les cas extrêmes sont aussi présentés

CPM1 [pF] CPM2 [pF] CPM3 [pF] L1 [nH] L2 [nH] L3 [nH] LMOY [nH]

CMAX & LMIN 15 30 46 5,3 5,6 6,2 5,7

Standard 11 21 31 6,3 6,4 7,0 6,6

CMIN & LMAX 8 15 22 7,6 7,4 7,9 7,7

Tableau III-5 : Résultats des extractions des paramètres pour les six cas étudiés.

Nous constatons qu’il est difficile d’être plus précis sur les valeurs calculées. L’inductance est déterminée à plus ou moins 1nH, et la plus forte valeur de capacité CPM est déterminée à plus ou moins 10pF. Pour obtenir une valeur de résistance, la formule présentée dans le chapitre précédent peut être utilisée (cf. Équation III.5). Elle nécessite l’extraction des valeurs maximum et minimum du courant, lesquelles sont peu fiables (composante continue du courant non prise en compte dans le modèle et mauvaise acquisition de l’amplitude due à la bande passante de l’oscilloscope). Les valeurs calculées de résistances sont finalement ajustées pour que l’amortissement du courant simulé corresponde à celui du courant mesuré. Le tableau suivant résume les extractions. Les valeurs extrêmes des résistances sont obtenues des

valeurs extrêmes de L et ∆T en gardant K constant. Sa valeur est calculée à partir des pics de courant. Nous avons utilisé les inductances et les intervalles de temps du cas de l’inductance minimum pour obtenir une valeur minimum de résistance, et le cas opposé pour obtenir une valeur maximum.

( )t

KLR∆⋅⋅= ln2

Équation III.5 : Résistance en fonction de L et ∆t.


89 / 148

IP1 [A] IP2 [A] K RMIN [Ω] RSTD [Ω] RMAX [Ω] RAJST [Ω]

A 3.2 1.5 2.13 21 24 28 24 B 3.4 2.0 1.70 14 16 17 16 C 3.4 2.2 1.55 12 13 14 16 D 6,0 1.3 4.62 23 28 35 15 E 7.5 3.5 2.14 10 11 14 10 F 8.0 4.6 1.74 7 8 9 9

Tableau III-6 : Extractions des résistances associées aux décharges sur les différents boîtiers.

Nous obtenons finalement 6 modèles de décharge correspondant aux 6 cas étudiés (cf. Tableau III-7).

cas RTEST [Ω] RARC [Ω] LTEST [nH] LCST [nH] CCST [pF] CPM [pF]

A 1 23 6.6 0 3,4 11 B 1 15 6.6 0 3,4 21 C 1 15 6.6 0 3,4 31 D 1 14 6.6 0 25,3 11 E 1 9 6.6 0 25,3 21 F 1 8 6.6 0 25,3 31

Tableau III-7 : Synthèse des extractions des paramètres pour les six cas étudiés.

Les superpositions des courants simulés et mesurés sont présentées sur les deux graphes suivant (cf. Figure III.4 & Figure III.5). Les résultats associés au module de 4pF sont comparés sur le premier graphe et ceux du module de 30pF sont comparés sur le second.

-3

-2

-1

0

1

2

3

4

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

A/ CPM = 11pF

B/ CPM = 21pF

C/ CPM = 31pF

Figure III.4 : Décharges simulées Vs mesurées sur le module de 4pF avec 3 valeurs CPM différentes.

90 / 148

-6-4-202468

10

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

D/ CPM = 11pF

E/ CPM = 21pF

F/ CPM = 31pF

Figure III.5 : Décharges simulées Vs mesurées sur le module de 30pF avec 3 valeurs CPM différentes.

Bien que les courants simulés traduisent grossièrement les mesures, le modèle proposé prend en compte les effets des capacités CCST et CPM. Pour le module de 4pF, la mesure montre une diminution de l’amortissement pour une augmentation de capacité du plan de masse. Le courant pic ainsi que la période sont en revanche peu modifiés. Le modèle prévoit une différence sur les amplitudes du courant de 3,3 à 3,9A. Si nous calculons les capacités équivalentes, nous constatons que la capacité du module étant petite devant la capacité du plan de masse, le résultat correspond à la capacité du module à moins d’1pF près (cf. Tableau III-8). Pour le module de 30pF, la capacité du plan de masse a toute son importance puisqu’elle ne dépasse pratiquement pas la capacité du module. La capacité équivalente varie donc de façon importante, et il en résulte une forte augmentation de la période associée à une augmentation du courant pic Ce dernier passe ainsi de 6 à 8A expérimentalement.

cas IP1 mesuré [A] IP1 simulé [A] Capacité équivalente [pF]

A 3,2+/-0,3A 3,3 2,6 B 3,4+/-0,3A 3,8 2,9 C 3,4+/-0,2A 3,9 3,1 D 6,0+/-0,2A 5,8 7,4 E 7,5+/-0,5A 7,5 11,4 F 8,0+/-0,8A 8,3 13,9

Tableau III-8 : Comparaison expérience Vs théorie des maximums de courant.

Dans les deux cas, les courants pics mesurés et simulés sont en accord. Si on considère que le maximum du courant est responsable de la surtension aux bornes des grilles des transistors d’entrées, le modèle permet alors de simuler des surtensions fidèles à la réalité, ce qui est nécessaire à la prédiction des défaillances.


91 / 148

Nous voulions proposer un modèle simple prenant en compte les éléments principaux du testeur susceptibles de changer d’un appareil à un autre. Cependant de nombreux paramètres liés au test ne sont pas maîtrisés (cf. Tableau III-2) et il en résulte une répétabilité réduite de la mesure du courant de décharge. Cela justifie les approximations du modèle CDM proposé. Cette remarque est d’ailleurs prise en compte dans les normes CDM, et les courants ne sont définis qu’à 20% près. Dans 6 cas, nous avons vérifié qu’il était possible d’extraire à partir des mesures des jeux de paramètres cohérents avec les hypothèses du modèle. Nous considérons maintenant qu’un tel modèle peut être utilisé pour simuler une décharge. Cette étude a également permis de mettre en évidence l’importance de la capacité entre le plan de masse et le plateau de charge [GOEA’05b]. Pour de petites puces électroniques avec des capacités de couplage inférieures à la capacité CPM, le résultat est insensible à de petites variations de cette dernière. Ces variations peuvent être facilement constatées d’un testeur à un autre si le plan de masse n’a pas la même surface ou si la pointe de test n’a pas la même longueur. De nos jours, les puces électroniques pouvant être de taille importante avec des capacités atteignant 140pF (cf. Tableau II-5), le plan de masse acquiert toute son importance. D’une façon générale, un même circuit intégré dans deux boîtiers différents et testé avec deux appareils différents risque de donner des résultats de qualification CDM complètement différents. Pour comparer les résultats, il est nécessaire de connaître les courants de décharge si on admet qu’ils sont responsables des surtensions à l’origine des défaillances. Il paraît donc indispensable d’associer ce courant à un résultat de qualification CDM.

III.2 Modélisation globale du boîtier couplé au testeur

III.2.1 Présentation des puces électroniques testées

Grâce au modèle du testeur, aux capacités de couplage mesurées et au courant mesuré, nous allons modéliser des décharges sur différents CST. Le tableau suivant résume les cas étudiés.

cas Circuit de test Plot testé Boîtier Patte stressée

A N°1 GNDE TQFP 48 18 B N°1 IN TQFP 48 25 C N°1 GNDE BGA 64 G4 D N°2 GNDE BGA 64 A6 E N°3 GNDE BGA 64 G2 F N°3 GNDE TQFP 64 20 G N°4 GNDE BGA 256 A1 H N°4 BD BGA 256 B1 I N°5 GNDE BGA 304

Tableau III-9 : Description des différentes décharges étudiées.

92 / 148

Le but est de montrer qu’un modèle global peut être utilisé pour prendre en compte le boîtier dans la présentation d’un résultat de test. Les décharges étudiées sont notés de A à I. Elles correspondent à des boîtiers différents (BGA et TQFP), à des plots différents (entrée ou connexion au substrat GNDE), à des pattes différentes, et à des circuits différents (cf. Tableau III-10). Le premier objectif est de montrer les éléments qui influencent la décharge, et ceux qui peuvent être négligés. Les conclusions porteront sur les 9 cas étudiés.

Circuit de test Type Technologie

N°1 Entrée / Sortie 90nm N°2 Entrée / Sortie 0,13µm N°3 Entrée / Sortie 65nm N°4 Véhicule de test 90nm N°5 Véhicule de test 0,13µm

Tableau III-10 : Description des différents circuits de test utilisés.

L’importance du boîtier est mise en évidence dans la partie qui suit avec les boîtiers BGA 64 et TQFP 64 (cas E & F). L’impact de la patte stressée est ensuite étudié. Enfin nous montrons que deux circuits différents mais possédant le même nombre de connexions dans le même type de boîtier peuvent présenter des courants de décharge différents.

III.2.2 Influence du boîtier

Les boîtiers diffèrent par leurs tailles et par leurs technologies de fabrication. Entre les cas A et C le même plot d’un même circuit est stressé (cf. Figure III.6). Dans le cas A, le boîtier est un TQFP et dans le cas C le boîtier est un BGA.

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure A - GNDE - TQFP48 - n°18

Mesure C - GNDE - BGA 64 - G4

Figure III.6 : Courants CDM pour un même circuit dans un boîtier TQFP 48 et un boîtier BGA 64.

Le boîtier TQFP est ici plus critique en termes de sévérité de décharge que le boîtier BGA. Cette différence s’explique avec les mesures des capacités. Avec une capacité plus


93 / 148

importante dans le cas du TQFP (3,0pF Vs 2.6pF) la période et l’amplitude le sont aussi. Nous pouvons remarquer que le circuit testé comporte seulement 48 plots. 12 microbilles sont donc flottantes dans le boîtier BGA. Ce boîtier est maintenant comparé avec un TQFP avec le même nombre de connexions (cf. Figure III.7- cas E & F).

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure E - GNDE - TQFP 64 - n°20

Mesure F - GNDE - BGA 64 - G2

Figure III.7 : Courants CDM pour un même circuit dans un boîtier TQFP 64 et un boîtier BGA 64.

La conclusion reste la même pour un circuit à 64 plots. La différence est encore plus importante et le courant varie de 2 à 3 Ampères du BGA au TQFP. Le boîtier a donc toute son importance et il paraît indispensable de préciser le boîtier utilisé avec le résultat d’un test, surtout si le boîtier est sujet à des changements entre l’étape de caractérisation ESD du circuit et l’étape de finalisation du produit.

III.2.3 Influence de la patte stressée

Nous allons montrer en première approximation que la patte stressée n’influence pas le courant de décharge. A priori, elle peut l’influencer de deux manières : à cause de sa position et à cause de la partie du circuit à laquelle elle est connectée. Dans le premier cas, une patte plus ou moins longue est responsable d’une inductance plus ou moins importante. Celle-ci définit en partie la pseudo-période du courant mesuré. Ainsi, nous pouvons nous attendre dans le cas d’un boîtier TQFP à une décharge plus longue pour une broche de coin que pour une broche située au milieu d’un coté (cf. Tableau II-6 ; 3,78nH Vs 3,03nH). Dans le second cas, rien n’indique à priori que la capacité de couplage globale soit la même quel que soit le plot du circuit soumis au stress. De plus, même si tel est le cas, les charges électriques n’empruntent pas forcément le même chemin pour charger la capacité. Cette remarque soulève les problématiques les plus importantes du CDM : où sont stockées les charges et par quel chemin transitent-elles ? Pour la suite, nous garderons l’hypothèse que les charges sont finalement stockées aux mêmes endroits quel que soit la patte stressée,

94 / 148

c'est-à-dire que la capacité de couplage du modèle CDM ne dépend pas de la patte stressée.

A Impact de la position de la patte

Pour vérifier que la géométrie de la patte peut être négligée, nous comparons les courants mesurés dans les cas A et B (cf. Figure III.8). Le boîtier est un TQFP avec 48 broches, les broches testées correspondent à un coin (Broche n°25) et au milieu d’un côté (Broche n°18).

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

GNDE - n°18

IN - n°25

Figure III.8 : Courants CDM sur une broche de coin et une broche de milieu pour un TQFP48.

Nous constatons que les courants se superposent parfaitement compte tenu des écarts moyens sur les dix décharges. Il est tout de même certain que plus le boîtier a une taille importante et plus les différences entre broches seront accentuées. Ceci est constaté entre les cas G et H (cf. Figure III.9). Il s’agit cette fois-ci d’un boîtier BGA avec 256 microbilles.

-2

0

2

4

6

8

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Time [sec]

Cur

rent

[A]

Mesure G - GNDE - A1

Mesure H - BD - B1

Figure III.9 : Courants CDM pour deux microbilles différentes d’une même puce dans un BGA 256.


95 / 148

Les courants ont la même allure même si le courant pic est légèrement plus élevé dans le cas de la décharge sur la microbille reliée au substrat (6A Vs 5.8A). Nous ne pouvons cependant pas affirmer avec certitude que les différences constatées soient dues à la géométrie du boîtier plutôt que la partie du circuit à laquelle est reliée la microbille.

B Impact de la partie du circuit reliée à la patte stressée

La question que nous pouvons maintenant nous poser est de savoir sur un plus grand nombre de pattes si la partie du circuit sur laquelle est connectée la patte stressée influence la décharge. Dans le cas du circuit de test n°1 dans le boîtier TQFP48, les décharges sont effectuées sur chaque broche. Les résultats moyennés pour chacune des broches sont reportées sur le graphe suivant (cf. Figure III.10). Tous les résultats sont superposés. Il n’y a pas plus de différences entre les décharges sur les différentes broches qu’avec une succession de décharges sur la même broche. Seule la décharge sur la broche 48 qui n’est pas reliée au circuit (broche flottante) est différente des autres. Pour la suite, nous conservons l’hypothèse simplificatrice qu’une puce électronique (Boîtier + Circuit) peut être modélisés par le même circuit global quelle que soit la broche stressée.

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps[sec]

Cou

rant

[A]

Figure III.10 : Comparaison de courant de décharge sur différentes broches d’une même puce électronique.

III.2.4 Influence du circuit testé

Nous montrons maintenant que pour un même boîtier, le circuit testé peut influencer le courant de décharge. Les cas C et D sont comparés (cf. Figure III.11). Le boîtier utilisé est un BGA 64.

96 / 148

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure C - GNDE - G4

Mesure D - GND - A6

Figure III.11 : Comparaison de courant de décharge pour deux circuits différents dans le même type de boîtier.

Les périodes des courants sont les mêmes, mais le cas D présente un amortissement plus prononcé avec un courant pic plus faible (2,8A Vs 3.1A). Comme les périodes sont identiques, nous pouvons associer aux deux décharges le même couple de paramètres L et C. Nous associerons par la suite le même modèle aux deux boîtiers, en se basant sur la décharge la plus critique pour extraire une résistance. Ainsi le modèle proposé correspondra au pire cas.

III.2.5 Résultats de modélisation globale pour différents boîtiers

En toute rigueur, le boîtier seul ne suffit pas à définir la décharge. Cependant, son impact sur le courant de décharge est le plus visible. Mettre en place des modèles de boîtier représentatifs des cas extrêmes en termes de courant s’avère une solution raisonnable pour prédire cet impact sur la fiabilité d’un composant. Suivant l’hypothèse que le boîtier utilisé définit en majeure partie le stress que subira la puce électronique pendant la décharge CDM, nous allons extraire dans cette partie un modèle global pour chaque boîtier étudié. Cinq boîtiers sont comparés. La part d’inductance due au testeur est conservée. La méthodologie précédente est utilisée. Le courant mesuré correspond au stress sur un plot relié au substrat du circuit. La capacité de couplage est mesurée entre la patte reliée à ce plot et le plateau du testeur. Pour ce qui est de la capacité du plan de masse, nous l’imposons. Les boîtiers ayant des épaisseurs similaires, nous admettons l’hypothèse qu’elle ne varie pas. Cette épaisseur étant également plus importante que celle d’un module de vérification, la capacité du plan de masse pour un boîtier est certainement plus faible. La valeur 8,6pF extraite de l’extraction des éléments RLC est un point de départ raisonnable, c’est cette valeur que nous utilisons. Les inductances sont premièrement extraites à partir des positions des zéros des différentes mesures en utilisant la formule sur la période (cf. Tableau III-11).


97 / 148

CCST [pF] CTOT [pF] ∆t [ns] LMIN [nH] LSTD [nH] LMAX [nH]

BGA 64 2,6 2,0 0,42 +/-0,02 8,1 9,0 9,8 TQFP 48 3,0 2,2 0,46+/-0,02 8,8 9,6 10,5 TQFP 64 4,1 2,8 0,60+/-0,02 12,3 13,1 14,0

PBGA 256 18,3 6,0 0,94 +/-0,02 14,7 15,3 16,0 PBGA 304 140 10,2 1,00 +/-0,02 9,5 9,9 10,3

Tableau III-11 : Extractions des inductances associées aux décharges sur les différents boîtiers.

Les résistances sont extraites en utilisant les valeurs des deux premiers pics de courant (cf. Tableau III-12). Comme dans le cas des modules de vérification, les valeurs sont ajustées par la suite pour que l’amortissement simulé corresponde à la mesure.

IP1 [A] IP2 [A] K RMIN [Ω] RSTD [Ω] RMAX [Ω] RAJST [Ω]

BGA 64 2,1 1,2 1,78 23 25 26 26 TQFP 48 2,4 1,3 1,79 23 24 25 26 TQFP 64 2,9 1,3 2,30 34 35 37 24

PBGA 256 6,0 1,8 3.40 39 40 41 17 PBGA 304 5,6 0,5 11,53 48 49 50 17

Tableau III-12 : Extractions des résistances associées aux décharges sur les différents boîtiers.

Le tableau suivant résume les résultats des cinq boîtiers. Les paramètres RLC équivalents sont répartis entre le testeur et le boîtier suivant les hypothèses du modèle CDM.

RTEST [Ω] RARC [Ω] LTEST [nH] LCST [nH] CCST [pF] CPM [pF]

BGA 64 1 25 6,6 2,4 2,6 8,6 TQFP 48 1 25 6,6 3,0 3,0 8,6 TQFP 64 1 23 6,6 6,5 4,1 8,6

PBGA 256 1 16 6,6 8,7 18,3 8,6 PBGA 304 1 16 6,6 3,3 140 11

Tableau III-13 : Résultats des ajustements des paramètres du modèle pour les cinq boîtiers étudiés.

Nous constatons que l’inductance est un paramètre aussi important que la capacité de couplage. Sa valeur peut être supérieure à la part d’inductance associée au testeur. La valeur extraite varie ainsi de 2,4nH à 8,7nH. Pour ce qui est des inductances dans les cas du BGA 64 et du TQFP 48, elles sont en accord avec les valeurs extraites lors de la modélisation SPICE de ces boîtiers (2,6nH et 3,0nH extraites de la simulation Vs 2,4nH et 3,0nH extraites de la mesure). Ce type de modèle associe au boîtier un jeu de quatre paramètres : la résistance qui n’est pas constante suivant le boîtier, une part d’inductance, une capacité de couplage, et une capacité du plan de masse représentative de l’épaisseur du boîtier. Ces paramètres permettent une première estimation du courant de décharge.

98 / 148

Les graphes suivants comparent les courants mesurés avec les courants simulés pour les cinq cas (cf. Figure III.12 à Figure III.16). Les deux comparaisons suivantes correspondent aux boîtiers BGA 64 et TQFP 48.

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9Temps [sec]

Cou

rant

[A]

Mesure C - BGA 64

Modèle

Figure III.12 : Modèle Vs mesure d’un courant de décharge à 250V pour un circuit de test dans un boîtier BGA avec 64 microbilles.

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9Temps [sec]

Cou

rant

[A]

Mesure A - TQFP 48

Modèle

Figure III.13 : Modèle Vs mesure d’un courant de décharge à 250V pour un circuit de test dans un boîtier TQFP avec 48 broches.

Dans le cas du BGA, l’amplitude simulée est plus élevée que la mesure (2,6A simulé Vs 2,3A mesuré). L’inductance et la capacité ayant été ajustées sur la période, le paramètre restant est la résistance. L’augmenter abaisse effectivement le maximum de courant mais l’amortissement n’est plus respecté. La précision du modèle proposé est cependant suffisante au vu de la répétabilité limité de la décharge et compte tenu de la norme ESDA qui


99 / 148

ne précise les courants qu’à 20% près. La comparaison suivante correspond au cas du TQFP avec 64 broches.

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure F - TQFP 64

Modèle

Figure III.14 : Modèle Vs mesure d’un courant de décharge à 250V pour un circuit de test dans un boîtier TQFP avec 64 broches.

La comparaison suivante correspond au cas du BGA avec 256 microbilles.

-4

-2

0

2

4

6

8

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure G - BGA 256

Modèle

Figure III.15 : Modèle Vs mesure d’un courant de décharge à 250V pour un véhicule de test dans un boîtier BGA avec 256 microbilles.

Le dernier cas correspond au boîtier BGA 304 pour lequel la capacité de couplage atteint 140pF. Comme dans le cas du module de vérification de 30pF, une composante continue est constatée sur le courant mesuré. Cette composante n’est pas prise en compte dans le modèle proposé.

100 / 148

-4

-2

0

2

4

6

8

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps [sec]

Cou

rant

[A]

Mesure I - SBGA 304

Modèle

Figure III.16 : Modèle Vs mesure d’un courant de décharge à 250V pour un véhicule de test dans un boîtier BGA avec 304 microbilles.

Les paramètres extraits correspondent à des circuits de test ou à des produits précis. Il ne sera pas démontré qu’un même jeu de paramètres peut toujours être réutilisé pour un même boîtier. Nous avons cependant des ordres de grandeurs qui permettent pour tous les boîtiers d’extrapoler des valeurs maximums de courant. Connaissant pour un circuit donné le courant maximum admissible, il est alors possible de prédire l’impact d’un changement de boîtier sur ce circuit.

III.3 Etude du couplage entre le boîtier et le testeur Dans le chapitre précédent, nous avons associé la capacité de couplage entre la puce électronique et le plateau à la capacité mesurée entre une patte reliée au substrat du circuit et ce plateau. Nous avons fait l’hypothèse que cette capacité est la même quelle que soit la patte stressée. Grâce au logiciel d’extraction de paramètres RLC, nous allons étudier plus précisément le rôle du boîtier vis-à-vis du CDM. Nous allons extraire la capacité de couplage utilisée dans le modèle et nous ferons des hypothèses sur la répartition de cette capacité dans le boîtier pour déterminer les chemins de courant dans le CST.

III.3.1 Simulation de la décharge sur le boîtier

La configuration du testeur utilisé est légèrement différente dans cette partie. La pointe de test est plus courte de 2mm. En conséquence l’inductance associée est plus faible et la capacité CPM est plus élevée. Cette configuration correspond à la géométrie utilisée dans l’extraction RLC. La démarche adoptée pour extraire les paramètres du modèle du testeur est cette fois-ci différente par rapport celle présentée précédemment (cf. III.1.2). Les capacités extraites par l’outil d’extraction des éléments RLC sont réutilisées ainsi sans aucune modification, soit 3,7pF pour le module de vérification et 17,6pF pour la capacité du


101 / 148

plan de masse avec le plateau de charge (cf. Tableau III-1). L’inductance est ajustée pour que la pseudo-période théorique corresponde à la mesure. Le résultat est très sensible à l’intervalle de temps extrait de la mesure. Pour un intervalle compris entre 0,310ns et 0,325ns l’inductance varie de 3,2nH à 3,5nH avec une valeur moyenne à 3,35nH. Quant à la résistance, elle est ajustée par la suite sur le courant pic. En contre partie, l’amortissement simulé n’est pas fidèle à la mesure (cf. Figure III.17). Le tableau suivant résume les paramètres du modèle du testeur CDM. La simulation du courant de décharge utilisant ces paramètres est ensuite comparée avec la mesure sur le graphe qui suit.

RTEST [Ω] RARC [Ω] LTEST [nH] LCST [nH] CCST [pF] CPM [pF]

Module 4pF 1 34 3,35 0 3,7 17,6

Tableau III-14 : Résultats des ajustements des paramètres du modèle pour le module de 4pF.

-2

-1

0

1

2

3

4

0.E+00 1.E-09 2.E-09 3.E-09 4.E-09Temps [sec]

Cou

rant

[A]

Modèle 4pF

Mesure 4pF

Figure III.17 : Modèle Vs mesure du courant de décharge sur le module de 4pF avec la pointe de test de 3mm.

La seconde étape est la modélisation du boîtier. Ce travail a été effectué dans le chapitre précédent et nous avons à notre disposition la liste des composants SPICE correspondant au boîtier TQFP 48 (cf. II.2.1B). Nous pouvons maintenant simuler une décharge mais cela correspondrait à un boîtier sans circuit. Comme chaque broche du boîtier est modélisée par un modèle en T, nous relions tous les nœuds du côté plot à deux diodes de protection ESD reliées à deux nouveaux nœuds représentant les bus d’alimentation. Ces bus sont finalement connectés entre eux par des diodes pour simuler une protection bidirectionnelle. Les diodes étant idéales, nous faisons ainsi l’hypothèse que chaque protection ait le temps de se déclencher pendant la décharge en se comportant finalement comme un interrupteur fermé. Le courant de décharge simulé est comparé à la mesure sur le graphe suivant (cf. Figure III.18).

102 / 148

-2

-1

0

1

2

3

0.E+0 1.E-9 2.E-9 3.E-9 4.E-9Temps[sec]

Cou

rant

[A]

Mesures broche 6

Simulation

Figure III.18 : Modèle Vs mesure du courant de décharge sur circuit de test dans un boîtier TQFP 48.

Le modèle utilisé prend en compte le testeur et le boîtier avec les fils du bonding. Ce modèle considère que tous les plots du circuit sont court-circuités pendant la décharge. Cela sous-entend que toutes les protections entre chaque plot et les bus d’alimentation sont déclenchées. Si nous considérons que ce modèle utilisé est fidèle à la réalité, la capacité de couplage a alors pour origine le couplage entre les éléments conducteurs du boîtier avec le plateau de charge. La simulation du courant de décharge sur le boîtier TQFP 48 est en accord avec la mesure. Bien qu’un tel résultat soit nécessaire, cela n’est pas suffisant pour valider le modèle. Nous émettons cependant cette hypothèse pour l’étude qui va suivre.

III.3.2 Localisation de la capacité de couplage

En s’appuyant sur l’hypothèse que la capacité de couplage est uniquement due aux éléments conducteurs du boîtier, nous pouvons aller plus loin en cherchant l’origine précise du couplage. Tous les éléments métalliques du boîtier influencent la capacité. Nous pouvons ensuite faire la distinction entre les éléments qui sont directement reliés à la patte stressée, et ceux qui ne le sont pas. Seuls les éléments directement reliés à la patte stressée stockent les charges électriques amenées par le courant de décharge. Localiser ces capacités permet ainsi de comprendre les chemins de courant dans le circuit pendant la décharge et permet de simuler la décharge à l’échelle du circuit. La simulation de la décharge permet d’extraire la capacité équivalente du modèle globale. L’intégrale du courant simulé est égale à la charge stockée par la capacité équivalente. Une fois divisée par la tension de décharge, nous obtenons la capacité recherchée. Cette méthode est délicate sur un courant mesurée puisqu’un petit décalage du courant peut fortement augmenter la charge calculée. Par contre, sur un courant simulé, l’intégrale correspond parfaitement à la charge par construction du modèle. La formule suivante permet


103 / 148

de calculer la capacité de couplage du CST en fonction de la capacité de plan de masse et de la capacité équivalente.

1−⋅=

CCCCCC

PM

PMCST

Équation III.6 : Capacité de couplage exprimée en fonction de la capacité équivalente.

Cette méthode a l’avantage de ne pas tenir compte des inductances du boîtier ou du testeur. Elle nécessite cependant la connaissance précise de la capacité du plan de masse. Il faut cependant rester critique envers l’utilisation de cette formule. Lorsque la capacité CPM est très grande devant la capacité équivalente, la capacité de couplage est peut sensible à celle du plan de masse. Par contre, dans le cas contraire, la capacité que nous recherchons sera fortement influencée par la capacité CPM que nous ne connaissons pas précisément. Le tableau suivant illustre cette remarque.

C équivalente extraite CPM CCST

2,1pF 7,5pF 2,9pF

2,1pF 8,6pF 2,8pF

2,1pF 9pF 2,7pF

Tableau III-15 : Résultats des ajustements des paramètres du modèle pour le module de 4pF.

Ces valeurs sont en bon accord avec les mesures. D’après le modèle utilisé pour la simulation, cette capacité ne peut être due qu’au boîtier. En considérant que le modèle soit fidèle au boîtier et que celui-ci soit bien responsable d’un couplage capacitif de 2,8pF, nous pouvons faire l’hypothèse que la capacité mesurée est causée par le boîtier. Dans le modèle proposé, les pattes du circuit sont reliées entre elles pendant la décharge. Les capacités de chaque patte avec le plateau sont ainsi toutes mises en parallèle. La capacité équivalente des pattes correspond ainsi à la somme de toutes ces capacités. En considérant une valeur moyenne de 0,06pF pour chacune d’elles (cf. Tableau II-6), nous obtenons un total de 2,9pF. Cette capacité devant contribuer à la capacité équivalente totale, elle en est d’après ce résultat l’unique origine. Dans le modèle utilisé, le support du circuit (die paddle) n’est pas relié aux pattes. Il ne collecte donc pas de charge. D’après l’étude menée, ce sont donc les pattes du boîtier lors de la décharge CDM qui stockent les charges électriques et qui sont responsables des courants susceptibles de détériorer le circuit par les surtensions crées.

III.4 Conclusion sur la modélisation du CDM Ce chapitre a été commencé par la construction d’un modèle de testeur CDM. Pour s’affranchir de la complexité du CST, nous l’avons remplacé par une capacité pure mesurée, celle d’un module de vérification. Cinq éléments du testeur ont été retenus pour le modèle :

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la résistance de mesure RTEST, la résistance de l’arc électrique RARC, l’inductance de la pointe de test LTEST, la capacité du module CCST, et la capacité entre le plan de masse et le plateau de charge CPM. En associant ce modèle à un circuit RLC, ces éléments se réduisent aux trois composantes R, L, et C équivalentes. Trois hypothèses essentielles accompagnent le modèle : l’arc électrique peut être associé à une résistance constante, l’inductance est une constante d’une décharge à une autre, et la capacité du plan de masse ne varie pas pour deux CST de même épaisseur. Finalement, les trois composantes équivalentes sont extraites pour différents cas d’étude en accord avec les hypothèses du modèle. Bien qu’approximatif, le modèle proposé permet de simuler les courants de décharge en prenant en compte les effets des éléments principaux du testeur, notamment l’effet du plan de masse. Nous avons ainsi montré que pour de grandes capacités de couplage, la capacité équivalente est égale à la capacité du plan de masse, et cette dernière définit finalement le courant de décharge. Pour modéliser le boîtier couplé avec le testeur, la capacité de couplage CCST est mesurée précisément, la capacité du plan de masse CPM est issue d’une simulation, l’inductance est déduite de la pseudo-période du courant mesuré, et la résistance associée à l’arc électrique RARC est ajustée sur l’amortissement du courant. La part d’inductance liée au boîtier LCST est finalement obtenue en retranchant l’inductance de la pointe de test à la nouvelle inductance extraite. Nous avons montré que la modélisation d’une décharge CDM par ces éléments est suffisante en première approximation pour simuler les courants de décharge. D’un point de vue plus rigoureux, le courant dépend du boîtier, de la patte stressée, et enfin du circuit lui-même. Compte tenu de la répétabilité des mesures de courant, prendre en compte des paramètres autres que le boîtier serait difficile à exploiter. Nous nous limitons donc à un seul jeu de paramètres RARC, LCST, CCST, et CPM pour décrire un boîtier donné. Un modèle d’arc électrique dépendant du temps et du courant serait une première amélioration du modèle. Pour une étude locale du TQFP 48, nous proposons un modèle où toutes les protections associées à chacun des plots du circuit se déclenchent pendant la décharge. Les pattes sont ainsi des éléments conducteurs qui vont stocker des charges. La valeur de capacité globale extraite correspond à 48 fois la capacité moyenne entre une patte et le plateau. Dans ce modèle, le substrat et le support du substrat ne stockent pas les charges. C’est le courant de charge des pattes qui dégrade le circuit. Ce type de modélisation donne des indications pour simuler une décharge au niveau du circuit. Dans le cas étudié, il propose d’associer à tous les plots d’un circuit la capacité élémentaire associée à une patte. C’est une façon de répartir localement sur un circuit la capacité de couplage considérée à une échelle globale.

Chapitre IV Comportement fort courant et transitoire des composants élémentaires

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IV.1 Présentation de la mesure transitoire

IV.1.1 Objectifs d’une mesure transitoire

Pendant une décharge HBM, le composant de protection est supposé dans un état quasi-statique. En CDM, la durée de la décharge étant de quelques nano secondes, cette hypothèse peut être remise en question et son comportement transitoire est donc à étudier. Ce comportement correspond à la réponse du composant lors de « l’établissement de la décharge » [LUCH’94]. Deux informations seront déduites de cette réponse : la valeur de la surtension aux bornes de la protection avant d’atteindre un point de fonctionnement quasi-statique et la durée de son déclenchement. Ainsi nous pourrons savoir si une protection est adaptée au CDM. Elle devra se déclencher assez rapidement et la tension à ses bornes ne devra pas dépasser des valeurs dangereuses pour le circuit à protéger [WU’00]. L’amorçage de la décharge CDM peut être modélisé par la fermeture d’un interrupteur associé à l’arc électrique et caractérisé par un temps de commutation (cf. Figure III.2). Le temps de montée de la décharge CDM, associé à celui du courant de décharge et de l’ordre d’une centaine de pico seconde (cf. Tableau II-2), n’est pas représentative du temps de montée vu par un composant élémentaire de protection du circuit. En effet, le courant de décharge total n’indique pas si une protection élémentaire donnée s’est déclenchée dès l’amorçage de la décharge. L’étude transitoire pertinente correspond donc à la réponse du composant de protection face à un échelon en tension avec un temps de montée représentant cette commutation. Le graphe suivant obtenu par des simulations TCAD illustre ce type d’étude pour le transistor ggNMOS présenté dans le second chapitre (cf. II.2.4). L’évolution du potentiel aux bornes du transistor soumis à un échelon en tension via une

résistance de 50Ω est tracée pour deux échelons de 14V avec des temps de montée de 55psec et d’1nsec (cf. Figure IV.1), le premier échelon correspondant à la mesure transitoire présentée plus loin dans ce chapitre. Lors de cette mesure, le stress électrique sera soumis

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à la protection étudiée via l’impédance du générateur d’impulsions égale à 50Ω. La réponse

présentée correspond donc à la réponse du système « protection et résistance 50Ω » face à l’échelon en tension.

6.16.7

0

2

4

6

8

0.E+00 2.E-10 4.E-10 6.E-10 8.E-10 1.E-09Temps [sec]

Tens

ion

[V]

1nsec

55psec

Figure IV.1 : Comparaison des caractéristiques V(t) transitoires d’un ggNMOS pour deux échelons en tension de temps de montée égal à 55psec et 1nsec.

Au temps de montée d’1nsec est associée une tension de déclenchement égale à 6,1V. Cette valeur correspond au résultat obtenu sur la caractéristique I(V) quasi-statique (cf. Figure II.32). Pour le temps de montée de 55ps, la valeur obtenue est 6,7V. Nous devons cependant rester critiques sur les résultats TCAD puisqu’ils correspondent à des simulations non calibrées (cf. II.2.4). Grâce à ce type de résultat, obtenue expérimentalement cette fois, nous pourrons connaître comment évoluent les tensions de déclenchement des ggNMOS selon la rapidité du stress, et de façon plus général comment évoluent les tensions aux bornes de toutes les protections élémentaires.

IV.1.2 Matériel nécessaire pour une mesure transitoire

Pour effectuer de telles mesures, la méthode TDR du VF-TLP est utilisée (cf. Figure IV.2). L’échelon est produit par un générateur d’impulsions. Son temps de montée doit être inférieur à une centaine de pico seconde pour se placer dans le contexte du CDM. De plus, des tensions supérieures à une dizaine de Volts sont nécessaires pour atteindre le retournement des dispositifs étudiés. Enfin, pour ne pas dégrader le front de montée et amener l’échelon jusqu’au composant à tester, la mesure est faite au niveau de la plaquette de silicium et une sonde hyperfréquence est utilisée. Le VF-TLP ne permet pas de mesurer précisément la réponse transitoire du CST sur le front de montée d’une impulsion. En effet, celle-ci n’est pas générée de façon répétée et son acquisition simple coup implique la limitation en bande passante de la mesure à quelques giga Hertz (cf. Tableau II-1). L’utilisation d’un générateur d’impulsions avec un commutateur


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à semi-conducteur permet de palier ce problème en soumettant au CST des échelons générés en continue ce qui autorise l’utilisation d’un oscilloscope à échantillonnage séquentiel. La réponse transitoire du dispositif pourra ainsi être acquise à une fréquence de plusieurs dizaines de giga Hertz. Le schéma suivant présente les différents éléments du banc de mesure qui ont dû être sélectionnés et qui seront décrits dans les parties qui suivent :

• Le générateur d’impulsions.

• L’oscilloscope numérique à échantillonnage séquentiel.

• Les lignes de transmission.

• La sonde hyperfréquence.

Figure IV.2 : Schéma du banc de mesure transitoire.

La mesure transitoire s’appuie donc sur un générateur d’impulsions pouvant générer des échelons d’une dizaine de Volts avec un temps de montée de quelques dizaines de pico seconde et sur un oscilloscope à échantillonnage séquentiel pour acquérir les échelons sans déformer les fronts de montée. Ce type de mesure est possible par l’existence sur le marché de tels générateurs d’impulsions. Le banc de mesure développé peut être qualifié de banc haute fréquence, haute tension, dans le domaine temporel [AGIL’01a] [AGIL’01b]. Dans le domaine des ESD, les publications ne mentionnent pas ce type de mesure. Seuls quelques articles décrivent l’utilisation détournée d’un VF-TLP pour étudier le déclenchement de composants de protection [LI’04] [JULI’01].

30dB

Impulsion Incidente


Générateur d’impulsions Oscilloscope

T diviseur depuissance

Signal trigger

Module trigger

entrée

Sonde hyperfréquence

Plaquette de silicium

Ligne de transmission 50Ω

Atténuateur

DUT

Sortie

Plan de référence TDR

108 / 148

IV.2 Conception d’un banc de mesure transitoire

IV.2.1 Le générateur d’impulsions

A Caractéristiques d’un générateur d’impulsions

Le générateur d’impulsions est l’élément principal de la chaîne de mesure. Ses caractéristiques fixent les performances du banc, les autres éléments ne pouvant que dégrader l’impulsion initiale. L’échelon généré doit présenter un front de montée assez rapide pour que la réponse transitoire du dispositif corresponde aux gammes de temps du CDM. Pour que la mesure soit exploitable, il doit de plus se rapprocher d’un échelon parfait. De cette manière la réponse du dispositif ne sera pas noyée par les défauts de l’impulsion incidente. Les défauts classiques sont aux nombres de trois : les irrégularités préfrontales (preshoot), la surtension (overshoot), et l’irrégularité du plateau (ringing) (cf. Figure IV.3). La liste suivante présente les caractéristiques classiques d’un générateur d’impulsions.

• Le temps de montée (généralement défini entre 10 et 90% de l’amplitude du signal).

• L’amplitude de l’impulsion.

• La planéité du plateau.

• La durée de l’impulsion.

• La fréquence de répétition.

• La stabilité de la phase dans le temps (jitter).

Figure IV.3 : Définitions des paramètres d’une impulsion carrée. [AVTE’05]

B Principe de la génération d’une impulsion

La génération d’impulsions courtes repose sur la charge puis la décharge d’un condensateur (cf. Figure IV.4). Afin d’obtenir des impulsions carrées ou des échelons, une ligne de transmission joue le rôle du condensateur. Suite à la charge de cette capacité, un dispositif de commutation rapide libère l’énergie stockée [PICO’01].

90%

10%


109 / 148

Figure IV.4 : Schéma de principe de la génération d’une impulsion.

Le commutateur est le dispositif principal du générateur car il définit la forme de l’impulsion. Il doit commuter rapidement, résister aux fortes tensions, et ne pas s’échauffer lors d’une utilisation répétée. Dans le cas du TLP, ce dispositif est un relais coaxial dont l’inconvénient est de ne pas fonctionner à des fréquences élevées. Le générateur qui sera choisi par la suite est à commutateur semi-conducteur. L’intérêt est de générer des impulsions de formes répétables à une fréquence de plusieurs dizaines de kHz avec un jitter faible. En revanche il est difficile d’obtenir des impulsions de tensions élevées avec un front de montée rapide. La commutation correspond au passage brusque d’un état bloqué à un état passant. De nombreux commutateurs à semi-conducteur utilisent l’effet d’avalanche. Les diodes DSRD (Drift Step Recovery Diodes) sont aussi très utilisées. Le principe de fonctionnement est l’injection de charges dans une diode par un courant de polarisation. La charge est alors concentrée près des jonctions, ce qui est favorable à l’obtention d’une décharge rapide par une tension de commande.

C Temps de montée

Le temps de montée est défini par le commutateur. La formule suivante, utilisée par les équipementiers permet d’estimer la fréquence de coupure d’une impulsion en fonction de son temps de montée.

( )%90%1035,0−

=m

cf τ

Équation IV.1 : Fréquence de coupure à -6dB d’une impulsion en fonction de son temps de montée [AVTE’05].

Le tableau suivant présente les générateurs à commutateur semi-conducteur qui ont retenu notre attention lors du choix du matériel. Ce tableau ne précise pas la pureté de l’impulsion. Le seul moyen d’en juger est de demander au fabricant des acquisitions du signal.

RCHARGEV

ZCST

RSORTIE

V CCHARGECircuit de charge

Commutateur

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A B C D E

Amplitude 0 à 20V 0 à 100V -5V 0 à 10V 200V Largeur 0,4 à 100nsec 4 à 100nsec 5nsec 0,1 à 10nsec 8nsec

Temps de monté 200psec * 200psec * 5psec 55psec 100psec Répétition 100kHz 5kHz 500kHz 100kHz 750Hz

Jitter +/-35psec +/-15psec +/-1psec +/-1,5psec +/-20psec GPIB oui non non oui non

* précisé de 20 à 80% par le constructeur

Tableau IV-1 : Comparatif des générateurs d’impulsions avec un rapport Vmax/τm intéressant.

Des fronts d’une dizaine de pico seconde peuvent être atteints. Nous constatons ici le compromis entre tension élevée et temps de montée rapide. Pour se rapprocher d’un échelon parfait tout en atteignant les tensions de retournement des composants étudiés, le modèle « D » a été sélectionné.

IV.2.2 L’oscilloscope

La composante finale d’une chaîne de mesure, excepté le traitement informatique éventuel, est l’acquisition du signal. Dans le domaine temporel cette fonction est réalisée par l’oscilloscope. La mesure étant la réponse du CST sur le front de montée de l’échelon, une mesure fidèle de l’échelon incident est nécessaire pour obtenir un résultat exploitable. Le temps de montée étant de 55ps, l’oscilloscope doit avoir un temps de montée inférieur pour que le front de montée acquis corresponde au signal et non à la réponse de l’oscilloscope. En d’autres termes, sa bande passante doit être suffisante pour ne pas déformer l’échelon. La mesure d’une réponse transitoire requiert ainsi les mêmes exigences en termes de matériel que la mesure du temps de montée d’un signal. Pour caractériser leurs générateurs, les constructeurs estiment qu’une bande passante trois fois supérieure à la fréquence maximum correspondant au temps de montée à mesurer est nécessaire.

( )%90%1035,03−

×>m

BPτ

Équation IV.2 : Bande passante nécessaire en fonction du temps de montée du signal à acquérir [AVTE’05].

Cette formule indique qu’une bande passante minimum de 19GHz est nécessaire pour ne

pas déformer le front de 55ps. En notant τBANC le temps de montée associé à la fréquence de coupure du banc, la condition précédente peut s’exprimer sous forme temporelle. Ce temps de montée dépend de ceux de l’oscilloscope, des atténuateurs, et de la sonde.

( )3

%90%10 −< m

BANCττ avec 222

SONDEATTSCOPEBANC ττττ ++=

Équation IV.3 : Temps de montée associé au banc de mesure permettant de calculer sa fréquence de coupure.


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Finalement, le temps de montée mesuré en fonction des différents éléments de la chaîne de transmission jusqu’à l’acquisition peut être calculé par la formule suivante.

22BANCPULSEmes τττ +=

Équation IV.4 : Temps de montée mesuré en fonction des temps de montée des éléments du banc de mesure.

Profitant de la répétabilité du générateur d’impulsions, un oscilloscope à échantillonnage séquentiel est utilisé. Il permet d’acquérir un signal à plusieurs dizaines de GHz à condition que celui-ci soit répétitif. En conséquence les temps de montée des oscilloscopes sont facilement divisés d’un facteur 10. Ceci est rendu possible par la numérisation d’un point par période du signal, permettant ainsi l’utilisation d’échantillonneurs plus lents (cf. Figure IV.5).

Figure IV.5 : Principe de l’échantillonnage séquentiel [ZHEN’00].

Le tableau suivant compare les oscilloscopes à échantillonnage séquentiel les plus rapides (cf. Tableau IV-2).

A B C

Bande Passante 50GHz 70GHz 70GHz Echantillonage 40 Géch.sec-1 40 Géch.sec-1 40 Géch.sec-1

Temps de monté 7psec 5psec 5psec Echelle min 2psec/div 2psec/div 2psec/div

Jitter 1,2psec 1,2psec 0,2psec Décalage +/-500mV +/-500mV +/-1,6V

Dynamique +/-400mV +/-400mV +/-500mV Tension maxi. +/-2V +/-2V +/-2V Connectique 2,4mm mâle 1,85mm femelle 1,85mm femelle

Tableau IV-2 : Comparatif des oscilloscopes numériques à échantillonnage séquentiel les plus rapides.

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La dynamique et la connectique sont importantes car elles définissent les atténuateurs et les adaptateurs nécessaires, leur nombre devant être minimisé puisque chaque élément est une source d’erreur supplémentaire sur la mesure du temps de montée. Finalement l’oscilloscope choisi a été le modèle « A », le temps de montée associé est ainsi de 7ps.

IV.2.3 Les lignes de transmission et les atténuateurs

Pour que le pulse généré se propage jusqu’au dispositif sans être altéré, la bande passante des câbles coaxiaux doit être suffisamment grande pour contenir toutes les fréquences de l’impulsion. Celle-ci est souvent limitée par le type de connecteur. Le tableau suivant indique les fréquences de coupure pour les connecteurs les plus courants.

BNC SMA* 3,5mm* 2,9mm* 2,4mm 1,85mm

4GHz 18 ou 26GHz 26GHz 40GHz 50GHz 70GHz * Indique la compatibilité entre connecteur

Tableau IV-3 : Fréquence de coupure associée aux connecteurs les plus courants.

La sortie du générateur d’impulsions étant de type SMA, nous avons choisi cette connectique pour le banc de mesure. Les différents câbles ont ainsi une fréquence de coupure de 26GHz. Cela est suffisant d’après la formule précédente. Les pertes dans le câble sont également problématiques. Ces pertes, surtout à haute fréquence, sont proportionnelles à la longueur du câble et doivent être minimisées pour ne pas déformer le front de montée. La figure suivante illustre cette déformation en fonction de la longueur d’une ligne de transmission variant de 15cm à 2m (cf. Figure IV.6).

Figure IV.6 : Déformation du front de montée d’une impulsion avec la longueur d’un câble coaxial [ANDR’88].

Afin de minimiser les pertes entre l’impulsion incidente acquise et l’impulsion réfléchie, la distance entre l’oscilloscope et le CST devra être minimisée. De cette manière, le calcul de la réponse du dispositif ne sera pas perturbé par l’erreur associée à la perte du signal dans la ligne. Comme pour les câbles, la connectique des atténuateurs va définir leur bande passante. La figure suivante illustre un front de montée de quelques dizaines de pico seconde avant et après un atténuateur ayant un temps de montée de 8ps (cf. Figure IV.7). L’impulsion


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transmise est corrigé du facteur d’atténuation. Cette figure montre qu’il est possible d’atténuer le signal en entrée de l’oscilloscope avec une déformation négligeable de l’impulsion initiale.

Figure IV.7 : Déformation du front de montée d’une impulsion causée par un atténuateur [ANDR’88].

IV.2.4 La sonde hyperfréquence

Les éléments parasites d’un boîtier et de son support de test ne permettent pas les mesures à plusieurs giga Hertz. La mesure de la réponse transitoire d’un dispositif de protection ne peut donc se faire que sur plaquette de silicium. La méthode la plus simple pour mesurer une impédance en bout d’une ligne coaxiale (méthode TDR) est d’utiliser une sonde adaptée

50Ω pour prolonger la ligne coaxiale jusqu’aux bornes du dispositif à tester. Cette sonde est constituée de deux pointes, l’une reliée à la garde de la ligne coaxiale notée « G », et la seconde reliée à l’âme de la ligne notée « S ». Le pas entre les deux pointes impose la distance entre les plots des structures de test à dessiner.

Figure IV.8 : Sonde hyperfréquence adaptée 50Ω.

La sonde sélectionnée (cf. Figure IV.8) a une distance entre pointes de 125µm et sa fréquence de coupure est de 50GHz. Cette fréquence correspond à celle de l’oscilloscope. En utilisant la relation entre temps de montée et fréquence de coupure, nous obtenons une

Plaquette de silicium

Sondehyperfréquence

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durée de 7ps. Ce type de sonde est caractérisé par son fabricant par une capacité de circuit ouvert et une inductance de circuit fermé. Pour le modèle utilisé, ces deux valeurs sont respectivement égales à 8fF et 28pH. Quant à la résistance de contact, elle est donnée à quelques milli Ohms. Le tableau suivant résume les différents éléments du banc de mesure qui définissent finalement le temps de montée du banc.

Origine Générateur* Sonde* Atténuateur Oscilloscope Total

BP [GHz] 6,4 50 26 50 6 τM [psec] 55 7 13 7 57

Tableau IV-4 : Temps de montée total associé au banc de mesure transitoire.

Dans la partie qui suit, les différences des carrés des temps de déclenchement mesurés et du temps de montée du banc seront opérées pour finalement déduire les temps de déclenchements des dispositifs testés. La formule utilisée sera la suivante.

22BANCEXTRAITCST τττ −=

Équation IV.5 : Temps de déclenchement du CST étudié corrigé du temps de montée du banc de mesure.

Cette formule indique que pour un temps de montée mesuré de 100ps, le temps de déclenchement réel du dispositif est de 82ps. Ceci correspond à une erreur de 12% sur la grandeur souhaitée. La photo suivante montre finalement le banc de mesure transitoire avec les différents éléments qui le composent.

Figure IV.9 : Photographie du banc de mesure transitoire.

Oscilloscope

Générateur d’impulsion

Machine à pointe


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IV.2.5 Exploitation des acquisitions des impulsions incidente et réfléchie

La mesure consiste à acquérir fidèlement les échelons incident et réfléchi. Le schéma suivant illustre la mesure (cf. Figure IV.10). Les trois parties importantes sont modélisées : la génération des impulsions, l’acquisition du signal, et la sonde hyperfréquence.

Figure IV.10 : Schéma de principe du banc de mesure transitoire.

La tension de sortie nominale du générateur étant égale à 2.V0, l’amplitude de l’impulsion propagée correspond à la moitié de cette valeur. L’impulsion traverse ensuite le diviseur de puissance. Nous considérons que celui-ci sépare équitablement l’énergie entre l’oscilloscope et le CST. L’impulsion acquise représente donc l’impulsion incidente. La diminution de

l’amplitude de l’impulsion propagée à travers le T diviseur étant noté α, sa valeur doit être

égale à 21 dans le cas d’un diviseur parfait. Le CST est finalement soumis à une impulsion

incidente d’amplitude α.V0. De la même manière, l’énergie de l’impulsion réfléchie est divisée

lors de son acquisition retour. L’impulsion acquise est donc corrigée du facteur α pour représenter correctement l’impulsion réfléchie aux bornes du CST. La longueur de la ligne de transmission entre le diviseur de puissance et le CST détermine le retard séparant les

impulsions incidentes et réfléchies. Ce retard ∆t doit être parfaitement extrait pour superposer les signaux acquis. La tension aux bornes du CST étant égale à la superposition des ondes incidente et réfléchie, la superposition des signaux acquis est recalculée pour constituer le résultat de mesure. Afin d’opérer cette superposition, nous pouvons réutiliser à chaque calcul la même acquisition de l’impulsion incidente, celle-ci ne dépendant pas de l’impédance en bout de ligne. Pour mesurer la réponse en tension du CST, nous avons

finalement besoin d’une impulsion incidente et des paramètres α et ∆t.

Nous expliquons maintenant la méthode utilisée pour déterminer le facteur α et le retard ∆t grâce aux signaux incidents et réfléchis dans le cas d’un circuit ouvert. L’amplitude de l’impulsion est réglée à son maximum, soit 10V. Le nombre de points d’acquisition maximum est sélectionné, soit 4096. Ce nombre étant constant sur la fenêtre d’acquisition, la pleine

RG = 50Ω

2.V0

CST

LS

CS

Rpara

Roscillo = 50Ω

T diviseur de puissance

Ligne 1 Ligne 2

V0

116 / 148

échelle de cette fenêtre détermine alors l’échantillonnage du signal. Une pleine échelle de 20ns permet de vérifier que les impulsions incidente et réfléchie sont fidèlement acquises sans aucunes réflexions parasites gênantes (cf. Figure IV.11).

-8

-4

0

4

8

0.E+0 1.E-8 2.E-8Temps [sec]

Tens

ion

[V]

Figure IV.11 : Impulsions incidente et réfléchie dans le cas d’un circuit ouvert pour une pleine échelle de 20ns. La tension nominale de l’impulsion est de 10V et sa durée est de 1ns.

Une pleine échelle de 200ps permet une acquisition d’un plus grand nombre de points sur le

front de montée. Les impulsions réfléchie et incidente sont superposées et le facteur α est ajusté (cf. Figure IV.12).

0

2

4

6

8

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Impulsion Incidente

Impulsion Réfléchieajustée

Figure IV.12 : Impulsions incidente et réfléchie dans le cas d’un circuit ouvert pour une pleine échelle de 2ns. Le

pulse réfléchi est corrigé des facteurs α et ∆t.

Nous constatons une dégradation du front de montée. Le circuit étant ouvert, les pertes lors de la propagation aller-retour de l’échelon dans la ligne de transmission entre l’oscilloscope et le bout de ligne sont une cause probable à cette dégradation.

Impulsion Incidente


1ère réflexionparasite

Dégradation du front de montée


117 / 148

Afin de déterminer le retard, un zoom est finalement effectué sur le front de montée des impulsions pour ajuster l’impulsion réfléchie sur l’incidente (cf. Figure IV.13).

0

2

4

6

8

0.E+00 1.E-10 2.E-10Temps [sec]

Tens

ion

[V]

Impulsion Incidente

Impulsion Réfléchieajustée

Figure IV.13 : Zoom sur la superposition des fronts de montée des signaux incident et réfléchi.

Les résultats qui seront utilisés par la suite sont résumés dans le tableau qui suit.

α ∆t

1,55 9,048ps

Tableau IV-5 : Résultat des ajustements des paramètres utiles pour calibrer le banc de mesure transitoire.

La mesure sur un court-circuit est le cas opposé à la mesure sur le circuit ouvert (cf. Figure IV.14 & Figure IV.15). Nous supposons que si le résultat est satisfaisant sur le court-circuit en utilisant les paramètres précédent, alors la mesure est calibrée pour tous les cas d’étude.

-8

-4

0

4

8

0.E+0 1.E-8 2.E-8Temps [sec]

Tens

ion

[V]

Figure IV.14 : Impulsions incidente et réfléchie dans le cas d’un court-circuit pour une pleine échelle de 20ns.

118 / 148

-8

-4

0

4

8

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Impulsion Incidente


Figure IV.15 : Impulsions incidente et réfléchies dans le cas d’un court-circuit pour une pleine échelle de 2ns.

Les paramètres α et ∆t étant ajustés, nous ajoutons les ondes incidente et réfléchie pour calculer les réponses transitoires des dispositifs testés. Le graphe suivant regroupe l’impulsion incidente et les tensions calculées aux bornes du circuit ouvert et du court-circuit (cf. Figure IV.16).

0

4

8

12

16

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Impulsion IncidenteCourt-CircuitCircuit Ouvert

Figure IV.16 : Impulsions incidente et réfléchie dans le cas d’un circuit ouvert pour une pleine échelle de 20ns. La tension nominale de l’impulsion est de 10V et sa durée est de 1ns.

Le circuit ouvert permet d’évaluer la capacité de la sonde. Celle-ci étant très petite (8fF), son effet est peu visible sur la mesure. Le court-circuit quant à lui permet d’évaluer l’inductance de la sonde. Avec une valeur de 28pH, celle-ci peut également être négligée. Ce court-circuit correspond aux connexions des dispositifs qui seront testés par la suite. Une surtension de 1,5V et durant une centaine de pico seconde est constatée. Cette surtension est un artefact de mesure. Elle représente les défauts du banc de mesure. N’étant pas prise en compte par

1,5V

∼100ps


119 / 148

la suite, nous ne pourrons affirmer avec certitudes les amplitudes en tension aux bornes des composants étudiés sur la première centaine de pico seconde de leurs réponses.

IV.3 Mesures aux bornes de composants élémentaires

IV.3.1 Présentation des composants étudiés

Le but de cette partie est de montrer qu’il est possible de mesurer des réponses transitoires de composants de protection dans les domaines de temps du CDM. Les structures étudiées sont de technologie 0,13µm. Ce sont des composants élémentaires ou des mini-circuits composés d’un bus VDD, d’un bus VSS, et d’un plot protégé. Les composants élémentaires sont issus d’une bibliothèque servant à construire les protections des circuits de tension d’alimentation égale à 1,8V. Les mini-circuits ont pour but de tester des stratégies de protection complètes construites à partir des composants élémentaires. Les mesures VF-TLP renseigneront sur les comportements à fort courant dans le domaine d’énergie du CDM. La durée des impulsions est fixée à 5ns. La technique de mesure est de type TDR-S. La sonde utilisée est celle présentée précédemment. Dû à la technique de mesure, les caractéristiques I(V) sont limitées à 1A. Au dessus de ce courant la réponse du CST est noyée dans le bruit (cf. Figure II.37). Les mesures transitoires complèteront les mesures VF-TLP en renseignant sur le comportement des protections dans les gammes de temps du CDM. La technique de mesure étant similaire à celle du VF-TLP (méthode TDR) la mesure transitoire correspond finalement au point calculé sur la caractéristique I(V) par le VF-TLP pour la tension de charge du câble de 14V. La durée des impulsions est fixée à 2ns. Sur les composants élémentaires, l’objectif est de montrer qu’il est possible de quantifier des surtensions et des temps de déclenchement. La mesure VF-TLP est présente pour vérifier les caractéristiques I(V) des composants. Sur les circuits de test, l’objectif est de montrer que l’on peut caractériser une stratégie de protection complète et que l’on peut rattacher ses caractéristiques aux composants élémentaires qui la compose.

IV.3.2 Les diodes

Deux diodes sont étudiées. La diode N+PWELL relie le plot protégé au bus VSS du circuit tandis que la diode P+NWELL relie ce plot au bus VDD. Ces deux diodes sont généralement parallèles aux oxydes de grille des transistors MOS des inverseurs d’entrée (cf. Figure I.14). Ces oxydes étant très sensibles aux surtensions (cf. Figure I.26), celles-ci (si elles existent lors de la commutation des diodes) doivent être quantifiées pour savoir si les diodes peuvent être utilisées [WILL’03]. Nous caractérisons premièrement les deux diodes par leurs caractéristiques I(V) VF-TLP (cf. Figure IV.17). La caractéristique obtenue par un TLP générant des impulsions de 100ns est également représentée pour la diode N+PWELL.

120 / 148

0

0.2

0.4

0.6

0.8

1

0 1 2 3 4Tension [V]

Cou

rant

[A]

N+Pwell TLP 100nsecN+PwellP+Nwell

Figure IV.17 : Caractéristiques I(V) jusqu’à 1A des diodes N+PWELL & P+NWELL - Impulsions de 5ns.

Les deux caractéristiques VF-TLP sont quasi-identiques. La tension aux bornes des diodes est approximativement égale à 1,5V à 1A. En comparaison la mesure TLP indique une tension de 2V pour le même courant. Les caractéristiques TLP et VF-TLP commencent à diverger à partir de 0,4A. Cela traduit l’effet de l’échauffement de la diode pour des impulsions plus longues. Les impulsions incidentes et réfléchies sont maintenant acquises avec le second banc de mesure et les tensions calculées aux bornes des dispositifs sont tracées sur le graphe suivant (cf. Figure IV.18). La réponse du court-circuit est également superposée aux résultats.

0

1

2

3

4

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

N+PwellP+NwellCourt-Circuit

Figure IV.18 : Tension V(t) aux bornes des diodes N+PWELL & P+NWELL - Impulsions de 2ns.

Nous constatons que les comportements transitoires des deux diodes sont identiques. Pour une tension de 1,3V en fin de stress, une surtension atteignant 3V est mesurée aux bornes des diodes. Le graphe montre que la surtension calculée dans le cas d’un court-circuit prend

0,25A @ 1,2V

~1,5V

1,3V

~3V

Surtensions d’allures quasi-identiques


121 / 148

part à celle observée sur la réponse de la diode puisque les allures des surtensions sont quasi-identiques. La soustraction point par point de la réponse du court-circuit à celle du composant étudié paraît ainsi une première solution raisonnable pour prendre en compte cette erreur. Cette correction correspond à une grossière approximation que nous pouvons utiliser si la réponse de la protection est proche de celle d’un court-circuit idéal. Puisque le court-circuit correspond aux interconnexions du composant, cette méthode à aussi l’avantage de soustraire la tension causée par la résistance d’interconnexion à la réponse du composant. La réponse corrigée de la diode N+PWELL est calculée puis reportée sur le graphe suivant (cf. Figure IV.19). La tension calculée aux bornes du dispositif à la fin de l’impulsion est cette fois égale à 1,2V. Le point de fonctionnement calculé correspond à un courant de 0,25A (cf. Équation II.7). Il correspond aux points entourés de la caractéristique I(V) obtenue avec le VF-TLP. Les deux bancs de mesures donnent ainsi des résultats cohérents.

0

1

2

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Figure IV.19 : Tension V(t) aux borne de la diode N+PWELL et définition du temps de déclenchement.

Une définition pratique du temps de déclenchement d’un composant est donnée dans la littérature [RUSS’99]. Elle correspond à la durée mis par le composant pour passer de 10%

de sa valeur de maintien à cette valeur à laquelle est ajoutée 10% de la surtension ∆V. Cette définition pratique est donnée pour un ggNMOS mais peut finalement être utilisée pour n’importe quel composant. Pour la diode étudiée, le temps de déclenchement extrait est de 400ps. Si on corrige cette valeur du temps de montée du système de mesure, soit 57ps, (cf. Tableau IV-4) nous obtenons finalement un temps de déclenchement propre au dispositif égal à 396ps (cf. Équation IV.5). Pour une tension quasi-statique de 1,2V, une surtension de 1,8V est également extraite. Ceci correspond à une surtension de 50%. Le banc de mesure est pour l’instant limité en tension, ce qui ne permet pas d’observer des surtensions dangereuses pour les oxydes à protéger. En CDM, les courants atteignent facilement 20A. Pour avoir une idée de la tension aux bornes de la diode pour des courants de cet ordre de grandeur pendant des durées de quelques nano secondes, une mesure VF-

1,2V

1,8V

0,25mA

VM + 10% de ∆V

10% de VM

VPIC

∆V = VPIC - VM

τ = 400ps

122 / 148

TLP complète serait nécessaire. En TLP, pour un courant de 5,3A, la tension aux bornes de la diode atteint 5,7V (cf. Figure IV.20). Ce point de fonctionnement correspond au maximum de courant que peut laisser passer la diode lors d’une impulsion de 100nsec sans être dégradée. En VF-TLP, cette tension sera plus faible pour le même courant, en revanche des courants plus forts seront mis en jeu.

0

1

2

3

4

5

6

0 2 4 6Tension [V]

Cou

rant

[A]

Figure IV.20 : Caractéristiques I(V) de la diode N+PWELL - Impulsions de 100ns.

Une mesure VF-TLP serait premièrement nécessaire pour connaître la tension aux bornes de la diode pour des courants atteignant 20A. Pour ce qui est de la surtension, la question est ensuite de savoir comment celle-ci évolue en fonction de la tension quasi-statique correspondant à un point de fonctionnement de la caractéristique VF-TLP. Pour une tension de stress plus importante, à temps de montée égal, la montée en tension dV/dt sera également plus rapide. Une question supplémentaire est de connaître l’influence de ce dernier paramètre sur la surtension aux bornes de la diode. Les mesures transitoires permettent ici d’étudier de façon quantitative la surtension aux bornes d’une diode lors de sa mise en conduction. Bien que pour l’instant, les tensions de stress soient limitées à 14V, ce qui correspond à un courant maximum de 280mA sur un court-circuit, des études supplémentaires permettraient de modéliser la surtension, pour finalement extrapoler le résultat pour des tensions plus élevées.

IV.3.3 La protection centrale

La protection centrale bidirectionnelle qui relie les alimentations VDD et VSS se déclenche de façon dynamique. Elle se trouve en série avec les diodes de protection. Pour ne pas ajouter de chute de tension supplémentaire, elle doit être faiblement résistif et sa tension de déclenchement proche de zéro. Les caractéristiques I(V) direct et inverse sont présentés sur le graphe suivant (cf. Figure IV.21).

5,3A @ 5,7V


123 / 148

0

0.2

0.4

0.6

0.8

1

0 1 2 3 4Tension [V]

Cou

rant

[A]

Direct

Inverse

Figure IV.21 : Caractéristiques I(V) jusqu’à 1A de la protection centrale dans les sens direct et inverse - Impulsions de 5ns.

Les deux caractéristiques sont quasi-similaires. Jusqu’à 1A, la tension à ses bornes avoisine 1V. Le graphe suivant montre le comportement transitoire de la protection centrale lors de son déclenchement (cf. Figure IV.22). Comme pour le cas de la diode, la réponse du court-circuit est soustraite aux résultats pour les mêmes raisons.

0

1

2

3

4

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Direct

Inverse

Figure IV.22 : Tension V(t) aux bornes de la protection centrale en direct et en inverse - Impulsions de 2ns.

Le courant calculé après le déclenchement est cette fois égale à 0,26mA pour une tension de 0,9V. Ce point de fonctionnement correspond au point entouré sur la caractéristique obtenue avec le VF-TLP. Bien que le point de fonctionnement atteint soit identique pour les deux polarisations, le comportement transitoire est différent. En inverse la légère augmentation de tension n’est pas assez significative pour conclure d’une surtension causée par le composant. En revanche, une surtension d’1V est constatée en direct. L’utilisation de

0,26A @ 0,9V

0,9V

1,9V

1V

0,26mA

τ = 1100ps

124 / 148

la définition donnée précédemment indique une durée de déclenchement égal à 1100ps, le temps de montée du banc de mesure influant peu sur ce résultat. Cette surtension correspond au déclenchement des transistors MOS par le filtre RC du de la protection et n’est pas visible sur la caractéristique I(V) obtenue par le VF-TLP. La mesure transitoire nous indique ici qu’il sera nécessaire de tenir compte d’1V supplémentaire sur le calcul de la tension aux bornes du chemin de protection total. Comme pour la diode cette surtension est une information supplémentaire à la caractéristique obtenue par le VF-TLP. Elle se distingue de la surtension causée par le court-circuit et met en évidence la possibilité d’étudier de façon quantitative le déclenchement d’une protection. Elle correspond ici à un rapport dV/dt limité par la tension de sortie du générateur d’impulsions. Il serait intéressant de prédire le résultat pour des tensions plus élevées pour conclure sur la tension maximum aux bornes de la protection pendant la décharge.

IV.3.4 Le ggNMOS

Le ggNMOS est une protection bidirectionnelle qui peut être rajoutée près des oxydes de grille des inverseurs d’entrée pour une protection parallèle supplémentaire. Trois ggNMOS sont étudiés. Leurs caractéristiques I(V) VF-TLP sont reportées sur le graphe suivant (cf. Figure IV.23).

0

0.2

0.4

0.6

0.8

1

0 2 4 6 8 10 12Tension [V]

Cou

rant

[A]

L = 0,35µm W = 40µmL = 0,8µm W = 40µmL = 0,35µm W = 6 x 40µm

Figure IV.23 : Caractéristiques I(V) jusqu’à 1A pour trois différents ggNMOS - Impulsions de 5ns.

Les deux premiers ggNMOS correspondent à deux longueurs de grille différentes : 0,35µm et 0,8µm, et ont un seul doigt de 40µm. Le transistor 0,35µm répété six fois constitue le dernier ggNMOS. Entre les deux ggNMOS de largeurs différentes, les points remarquables sur la caractéristique sont différents. Ainsi entre une largeur de 0,35µm et 0,8µm, la tension de retournement passe de 9V à 11,2V, et la tension de maintien passe de 6,9V à 8V. En revanche, le courant maximum avant la défaillance est environ le même : ~0,8A. La caractéristique du multi-doigt est calquée sur celle du ggNMOS élémentaire qui le compose.

0,10A @ 8V 0,13A @ 6,9V

11,2V

9V

Dégradation


125 / 148

Les tensions de retournement et de maintien sont les mêmes mais la résistance du dispositif est quasi-nulle et à 1A la défaillance de la protection n’a pas été atteinte. Le prochain graphe compare les résultats VF-TLP avec les caractéristiques TLP (cf. Figure IV.24). Mise à part la partie résistive du composant qui est modifiée à partir d’un courant d’environ 0,4A, en dessous de cette valeur les caractéristiques sont similaires et les tensions de retournement et de maintien sont en accord, ce qui indique que l’état du composant au bout de 5nsec est similaire à son état au bout de 100nsec.

0

0.2

0.4

0.6

0.8

1

0 2 4 6 8 10 12Tension [V]

Cou

rant

[A]


Figure IV.24 : Caractéristiques I(V) jusqu’à 1A pour trois différents ggNMOS - Impulsions de 100ns.

Le graphe suivant compare les comportements transitoires des trois ggNMOS pendant leurs déclenchements sur le front de montée de l’impulsion (cf. Figure IV.25). Cette fois-ci il ne serait pas juste de soustraire directement la réponse du court-circuit à celles des ggNMOS pour corriger leurs réponses. Ce sont donc les résultats bruts qui sont présentés.

0

2

4

6

8

10

12

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]


Figure IV.25 : Tension V(t) aux bornes des trois différents ggNMOS - Impulsions de 2ns.

8V6,7V 11V

9,2V

0,4A

8,6V

7,2V

11,8V

8,9V 0,10A

0,13A

τ = 330ps

τ = 690ps

8,1V

126 / 148

Les points de fonctionnement associés à l’impulsion du banc de mesure transitoire sont tout d’abord repérés sur les caractéristiques I(V). Les tensions au bout de 2ns coïncident approximativement avec les tensions acquises au bout de 5ns des impulsions VF-TLP. La superposition des réponses des ggNMOS permet de comparer leurs durées de déclenchement. Dans le tableau suivant sont résumés les tensions de déclenchement dynamiques et quasi-statiques ainsi que les temps de déclenchement calculés avec la définition précédente pour les trois transistors.

L=0,35µm & W=40µm L=0,35µm & W=6x40µm L=0,8µm & W=40µm

Vt1 quasi-statique ~9V ~9V ~11,2V Vt1 dynamique ~8,9V ~8,1V ~11,8V

τEXTRAIT ~330ps ~690ps ~690ps τDECLENCH ~325ps ~688ps ~688ps

Tableau IV-6 : Comparaisons des retournements des trois ggNMOS.

Nous constatons que le temps de déclenchement augmente avec le nombre de doigt et avec la longueur du canal. Ces temps sont en accord avec les ordres de grandeurs obtenus par simulation par [RUSS’99]. L’auteur extrait ainsi des durées de 177ps et de 588ps pour des transistors de longueur de grille de 0,25µm et 0,5µm. Comme dans le cas de la diode ou de la protection centrale, ces durées sont comprises entre une centaine de pico seconde et 1nsec. La durée de la première arche d’un courant de décharge CDM étant de l’ordre d’1nsec, il est certain que pendant la décharge, à aucun moment le transistor ggNMOS n’atteint un point de fonctionnement quasi-statique. Concernant la tension de retournement, il est difficile de conclure précisément puisque les mesures ne sont pas corrigées. En théorie, sa valeur dynamique devrait être systématiquement plus basse que celle obtenue sur la caractéristique quasi-statique. Cela est expliqué dans la littérature [RUSS’99] [MERG’01]. Le déclenchement est décrit comme la succession de l’établissement d’un courant de déplacement aux bornes de la capacité de jonction « base-collecteur », puis de l’établissement du courant d’avalanche de cette jonction lorsque la tension d’avalanche est atteinte, puis finalement du retournement du dispositif. Le temps de déclenchement correspond ainsi à la somme des durées associées à chacun de ces trois événements. Le courant de déplacement s’ajoute donc au courant d’avalanche pour atteindre la valeur de déclenchement du bipolaire parasite. Le courant de déplacement augmentant avec la rapidité de la montée en tension (dV/dt triggering), plus le temps de montée est court et plus la contribution du courant de déplacement est importante. Il en résulte une tension d’avalanche à atteindre moins importante, c'est-à-dire une tension de retournement plus faible. D’après des simulations basées sur un modèle compacte du transistor ggNMOS [RUSS’99], les tensions de déclenchement peuvent varier de quelques centaines de milli Volts.


127 / 148

IV.3.5 Stratégie de protection

Deux structures sont proposées dans cette partie. La première est un mini-circuit correspondant à un plot protégé avec les deux diodes N+PWELL et P+NWELL et la protection centrale. La seconde reprend le même circuit auquel est ajouté un transistor ggNMOS supplémentaire entre le plot d’entrée et celui correspondant à VSS. A chaque nœud du circuit est présent un plot de connexion permettant la mesure du potentiel. Tous les plots étant équirépartis et la distance entre deux plots correspondant à l’écartement de la sonde hyperfréquence, le dessin proposé permet d’étudier les 6 décharges entre deux plots (cf. Figure IV.26).

Figure IV.26 : Dispositions des composants élémentaires de protection sur le dessin d’une stratégie de protection complète entre un plot protégé, le bus VDD, et le bus VSS.

Le tableau suivant résume les différentes décharges en indiquant les composants élémentaires de protection respectivement sollicités pour chaque chemin de courant.

Chemin n°1 Chemin n°2

de l’entrée à VDD Diode P+NWELL de l’entrée à VSS Diode P+NWELL - Protection centrale ggNMOS (snapback)

de VDD à VSS Protection centrale de VDD à l’entrée Protection centrale - Diode N+PWELL ggNMOS (diode parasite) de VSS à l’entrée Diode N+PWELL

de VSS à VDD Protection centrale

Tableau IV-7 : Différents chemins de courant étudiés.

La première série de mesure présentée correspond aux caractéristiques I(V) VF-TLP obtenues sur un circuit sans ggNMOS (cf. Figure IV.27).

VDD VDD VDD

VDD

VSSVSSVSS

Plot protégé

ggNMOSL = 0,35µm & W = 6x40µm

Bus VDD

Bus VSS

N+PWELL P+NWELL

Protection centrale

128 / 148

0

0.2

0.4

0.6

0.8

1

0 2 4 6Tension [V]

Cou

rant

[A]

entrée vers Vddentrée vers VssVdd vers VssVdd vers entréeVss vers entréeVss vers Vdd

Figure IV.27 : Caractéristiques I(V) jusqu’à 1A des différents chemins de courant étudiés - Impulsions de 5ns.

En dessous de 1A, les tensions aux bornes des chemins de protection n’atteignent pas la valeur de la tension de retournement du transistor ggNMOS (~9V). Mises à part les caractéristiques mettant en jeu une diode et la protection centrale, c'est-à-dire correspondant aux chemins entre le plot protégé et le bus VSS, et entre le bus VDD et le plot protégé, les autres chemins ne mettent en jeu qu’un composant élémentaire de protection, et les caractéristiques obtenues correspondent aux caractéristiques mesurées précédemment. Le graphe suivant présente les évolutions transitoires des tensions sur les deux chemins de courant sollicitant une diode avec la protection centrale (cf. Figure IV.28). Comme pour le cas des ggNMOS, les résultats présentés n’ont pas de corrections.

0

1

2

3

4

0.E+0 1.E-9 2.E-9Temps [sec]

Tens

ion

[V]

Entrée vers VSS

VDD vers entrée

Figure IV.28 : Tension V(t) aux bornes des chemins VDD vers entrée et entrée vers VSS - Impulsions de 2ns.

Puisque pour les deux chemins la protection centrale est sollicitée dans sa polarisation directe et puisque les comportements des deux diodes sont identiques, le comportement

0,23A @ 2,2V

2,3V

3,7V

0,23A

τ = 1150ps


129 / 148

transitoire est finalement le même pour les deux cas. Une surtension de 3,7V est constatée pour un point de fonctionnement à 2,3V. Cette tension quasi-statique correspond à la superposition des tensions attribuées à une diode et à la protection centrale. Sur les résultats précédents, l’impact du ggNMOS ne peut pas être constaté puisque son retournement n’est pas atteint. Pour vérifier s’il se déclenche à des courants plus élevés deux mesures TLP classiques sont présentées sur le graphe suivant.

0

2

4

6

8

0 2 4 6 8 10 12Tension [V]

Cou

rant

[A]

ggNMOS - L = 0,35µm W = 6 x 40µm

Entrée vers VSS sans ggNMOS

Entrée vers VSS avec ggNMOS

Figure IV.29 : Caractéristiques I(V) TLP de l’entrée vers VSS pour une stratégie de protection avec et sans ggNMOS - Impulsions de 100ns.

Nous constatons que sans ggNMOS la défaillance de la protection est atteinte à partir d’une tension à ses bornes égale à 10,3V pour un courant de 5A. Cette tension étant supérieure à la tension de retournement du ggNMOS (9,2V) la stratégie avec ggNMOS permet le déclenchement de celui-ci avant que l’ensemble « diode et protection centrale » ne soit dégradé. Dès que le ggNMOS est déclenché, un retournement est visible sur la caractéristique, suivie d’une baisse de la résistance de la protection. Cela correspond au second chemin de courant ajouté en parallèle au chemin initial. Finalement, la défaillance de la seconde stratégie est atteinte à partir d’une tension pratiquement équivalente à celle de la première stratégie, mais pour un courant plus élevé : ~8A au lieu de ~5A. L’ajout du ggNMOS augmente ainsi le courant maximum pouvant être évacué d’approximativement 3A.

IV.4 Conclusion sur le comportement des composants en CDM Nous avons montré dans les chapitres précédents que l’aspect transitoire était aussi important que l’aspect fort courant dans le cas du CDM. Pour étudier le comportement des composants de protection, un banc de mesure a été développé. Il s’appuie sur trois éléments essentiels : le générateur d’impulsions capable de générer des échelons avec un front de montée de 55psec et une amplitude de 10V ; un oscilloscope à échantillonnage séquentiel

dont le temps de montée est de 7psec ; et une sonde hyperfréquence adaptée 50Ω. Le

7,9A @ 10,1V

5,0A @ 10,3V

9,2V

130 / 148

calcul de la réponse du composant de protection s’effectue à partir des échelons incident et réfléchi acquis par l’oscilloscope. Deux paramètres importants doivent être extraits pour

effectuer ce calcul : il s’agît du facteur α pour ajuster l’amplitude du signal réfléchi et de la

durée ∆t séparant les fronts de montée des signaux incident et réfléchi. Le banc de mesure a ensuite été testé lors d’une étude CDM menée sur une bibliothèque de composants élémentaires de protection pour des circuits de technologie 0,13µm puis sur des mini-circuits de test représentant des stratégies de protection complètes. Ces études ont ainsi montrées la faisabilité de la mesure en renseignant sur le comportement transitoire de différents composants. Pour ceux étudiés les réponses transitoires sont cohérentes avec les caractéristiques quasi-statiques obtenues par le VF-TLP et on constate notamment qu’au bout d’approximativement 1nsec le point de fonctionnement quasi-statique est atteint. En se basant sur une définition du temps de déclenchement des ggNMOS donnée dans la littérature, nous avons déterminé qu’environ 400psec étaient nécessaires à la diode étudiée pour atteindre 250mA à 1,2V et qu’une surtension était associée à son déclenchement. Dans le cas de la protection centrale, le point de fonctionnement de 250mA à 0,9V est commun pour les deux polarisations directe et inverse, en revanche les comportements transitoires sont différents et seule la polarisation inverse présente une surtension franche associée à une durée de déclenchement évaluée à 1,1nsec. Des mesures sur trois différents ggNMOS nous ont ensuite montré la possibilité d’étudier l’influence de certains paramètres des transistors comme la longueur du canal ou le nombre de doigts sur la durée du déclenchement. Finalement, toutes les durées de déclenchement extraites étant comprises entre quelques centaines de pico seconde et 1nsec, nous pouvons conclure que pendant un stress CDM, le composant ne peut jamais atteindre complètement un état quasi-statique, et il est donc nécessaire de connaître son comportement transitoire. Enfin, l’étude de mini-circuits permet de comprendre l’impact des différents éléments de protection sur la stratégie de complète. Ainsi les tensions des points de fonctionnement de la diode et de la protection centrale s’ajoutent pour définir la chute de potentiel finale aux bornes du circuit protégé, en revanche la durée du déclenchement total correspond à la protection centrale. Pour constater l’impact d’un ggNMOS supplémentaire, des mesures TLP ont été nécessaires. Nous constatons ici que son déclenchement a lieu avant la dégradation de l’ensemble « diode et protection centrale », ce qui permet finalement d’augmenter le courant maximum avant la défaillance de la protection de 5 à 8A. L’utilité d’un ggNMOS pour améliorer la quantité de courant pouvant être évacuée est ainsi montrée. Le banc de mesure transitoire peut finalement être caractérisé par son temps de montée, soit 57psec, par la tension maximum pouvant être soumise au CST, soit 14V, par son

impédance de sortie, soit 50Ω, et finalement par la durée des impulsions, soit 2nsec. La faisabilité de la mesure a été montrée et nous avons pu extraire des temps de déclenchement typique de 100psec à 1nsec associés à des surtensions de quelques Volts.


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Aux bornes d’un court-circuit, la mesure montre une surtension problématique. Celle-ci ajoute une erreur systématique à toutes les mesures. Une première amélioration serait la minimisation de cette surtension par l’utilisation de câbles présentant moins de pertes par exemple. Nous pouvons également envisager une correction de l’erreur avec un traitement avancé du signal réfléchi [TREM’05]. Tous les résultats obtenus sont de plus limités à un

courant de 280mA correspondant à la tension de 14V associée à l’impédance de 50Ω. Bien que ces courants soient suffisants pour déclencher les transistors ggNMOS étudiés, ils restent inférieurs à ceux mis en jeu lors de la décharge CDM. Il serait maintenant intéressant de connaître comment évoluent les surtensions et les durées de déclenchement pour des courants plus élevés. Pour cela, nous pouvons utiliser un T de mesure plutôt qu’un diviseur de puissance pour augmenter la tension appliquée au composant. Nous pouvons également envisager de modéliser la réponse transitoire du composant pour ensuite extrapoler les résultats à des courants plus élevés. Le banc de mesure VF-TLP a été utilisé avec une méthode TDR limitée à 1A. Les caractéristiques des composants étudiés sont calculées à la fin des 5nsec des impulsions VF-TLP. Comme nous avons vu que le régime quasi-statique était atteint pour des durée maximums d’1nsec, la caractéristique I(V) obtenue peut être qualifiée de quasi-statique, et les surtensions transitoires des composants n’y sont donc pas représentées. Il serait maintenant intéressant de connaître les tensions aux bornes des protections pour des courants atteignant une dizaine d’Ampère correspondant au CDM. Nous avons une première estimation de la chute de potentiel pour des courants de 1A. De nouvelles techniques utilisant des mesures quatre pointes sont en cours de développement chez les équipementiers pour mesurer précisément la caractéristique des composants pour des courants plus élevés. Bien que limités, les moyens de mesures actuels dans les domaines de temps et de courant du CDM donnent finalement des résultats encourageants tout en étant toujours en développement.

Conclusion générale

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Nous avons présenté dans le premier chapitre les tests ESD, les protections intégrées, et les outils pour les développer. Parmi les trois types de décharge : HBM, MM, et CDM, le dernier se distingue des deux autres par son mécanisme et par les domaines de courant et de durée mis en jeu. Ainsi rien ne garantit que les protections classiques développées pour le HBM ou le MM puissent être utilisées en CDM. En effet, seule une patte de la puce est sollicitée lors de ce test, le reste étant couplé capacitivement avec un plateau conducteur du testeur. Les chemins de courant sur le circuit intégré lors de la décharge ne sont donc pas connus et ne correspondent pas forcément à des chemins entre deux pattes. De plus, la simple considération du courant de décharge indique que les protections doivent laisser passer un courant dix fois supérieur aux deux autres cas et qu’elles doivent travailler dans un nouveau régime transitoire de quelques nano secondes. Les méthodes et les outils pour développer les protections CDM demandent ainsi à être réétudiés. Dans le second chapitre, grâce à l’acquisition du courant de décharge, nous avons mis en évidence les grandes caractéristiques du CDM, ce qui nous a permis de poser des hypothèses simplificatrices pour la suite des études. Ainsi, toutes les mesures du courant sont répétées une dizaine de fois pour connaître les écarts types des résultats et la tension de stress est fixée à 250V puisque la linéarité a été constatée de 125V à 2kV entre le courant et la tension de stress. Nous avons ensuite montré que la capacité de couplage entre le CST et le plateau du testeur pouvait être mesurée. Associée à la mesure du courant de décharge, nous obtenons deux données clefs pour modéliser à une échelle globale une décharge CDM. Nous avons constatée qu’elle pouvait varier de quelques pico Farads à une centaine de pico Farad. C’est la charge ou la décharge de cette capacité qui est à l’origine du courant de décharge. La valeur mesurée est une valeur globale, équivalente à toutes les capacités entre les éléments conducteurs de la puce électronique et le plateau de charge. Cette capacité a ainsi plusieurs origines et il est important de savoir comment la valeur globale est répartie autour du circuit que l’on veut protéger pour comprendre comment sont répartis les courants de décharge à l’intérieur de la puce électronique. Ceci nous amène à la modélisation de la décharge à une échelle locale. Nous avons commencé par présenter différents types de boîtier pour identifier les éléments conducteurs pouvant définir la capacité de couplage. Nous avons été amenés à utiliser un outil d’extraction de paramètres RLC pour

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extraire des valeurs d’inductance ou de capacité associées à ces éléments conducteurs à partir d’un dessin technique d’un boîtier. Une difficulté de la modélisation du CDM est alors la dépendance de la décharge vis-à-vis du type de boîtier, son modèle pouvant être complètement différent d’un type à un autre. Nous avons également montré que le substrat de silicium pouvait participer à la capacité de couplage. Le but de toutes ces études est d’obtenir une répartition des valeurs globales RLC autour du circuit testé afin de pouvoir simuler les courants et les tensions à l’intérieur du circuit pendant la décharge. Le lien entre valeur globale et distribution locale est donc établi par des simulations électromagnétiques. Expérimentalement, aucun moyen n’a été présenté pour valider les hypothèses de répartition et les simulations au niveau du circuit restent des suppositions. Nous avons finalement présenté des mesures spécifiques à l’étude du CDM. Certaines ont pour but d’obtenir des informations sur le comportement d’un circuit en reproduisant des contraintes équivalentes au CDM tout en rendant la mesure possible (mesures CC-TLP). Ces études restent cependant très expérimentales. En revanche la mesure VF-TLP prend actuellement place dans l’industrie comme l’outil principal pour obtenir des informations sur le comportement des composants élémentaires de protection dans les gammes d’énergie du CDM. En s’appuyant sur la modélisation à l’échelle globale présentée dans le chapitre précédent, le troisième chapitre commence par une mise en évidence des éléments du testeur CDM intervenant dans ce type de modèle. Cette partie a notamment montrée l’importance de la capacité entre le plan de masse et le plateau de charge et a permis d’extraire une inductance constante liée à la pointe de test. Dans une seconde partie, le composant sous test est ajouté au modèle. Nous montrons alors qu’en première approximation, quelle que soit la patte stressée ou la partie du circuit reliée à cette patte, le courant de décharge est le même pour un boîtier donné avec le même nombre de pattes utilisées. Ainsi, la décharge va dépendre du testeur et du boîtier utilisé. Nous pouvons alors associer au test un jeu de six paramètres reflétant ces deux éléments couplés : RTEST la résistance de mesure, RARC la résistance d’arc, LTEST l’inductance de la pointe de test, LCST la part d’inductance liée au CST, CCST la capacité de couplage entre le CST et le testeur, et CPM la capacité entre le plan de masse et le plateau de charge. Ce modèle global paraît indissociable d’un résultat de test puisqu’il définit le courant de décharge. Ce courant n’étant finalement pas entièrement déterminé par la tension de stress, cette dernière valeur n’est pas l’unique donnée représentative de la sévérité de la décharge. La troisième partie de ce chapitre traite de l’étude de la distribution des valeurs globales autour du circuit. L’intérêt d’une telle étude ayant été présenté dans le chapitre précédent, celle-ci a été menée dans le cas particulier du boîtier TQFP avec 48 broches. La capacité globale a ainsi pu être associée aux couplages entre les broches du boîtier et le plateau du testeur CDM, ces broches étant supposées court-circuitées entre elles par les protections ESD lors de la décharge. La capacité globale est alors répartie en 48 capacités élémentaires mises en parallèles correspondant à chaque


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broche. Cette répartition indique finalement une façon de simuler une décharge CDM au niveau du circuit intégré. Le quatrième et dernier chapitre traite de l’étude du comportement des composants de protections élémentaires pendant la décharge. Les chapitres précédents nous ont permis d’appréhender les stress appliqués à ces composants. Bien que les courants prédits à l’intérieur du circuit ne soient pas vérifiés expérimentalement, nous retenons que le stress appliqué est un courant de très forte intensité pendant une durée de quelques nano secondes et que le déclenchement du composant doit s’effectuer pendant la durée d’établissement de l’arc électrique, celui-ci étant inférieure à une centaine de pico seconde. Nos efforts se sont focalisés sur l’évaluation de deux nouveaux outils de mesures adaptés à l’étude du CDM : le VF-TLP et un banc de mesure transitoire. Le VF-TLP correspondait à un équipement en cours de développement et le banc de mesure transitoire également en développement a été entièrement conçu lors de la thèse. Ces deux outils fonctionnent sur le principe de la mesure TDR : des impulsions sont générées sur le CST et la tension ou le courant sont calculés à partir des acquisitions des impulsions incidente et réfléchie. Les informations obtenues par le VF-TLP et le banc transitoire sont complémentaires. Le VF-TLP permet de construire une caractéristique I(V) à fort courant du CST grâce à une succession d’impulsions de durée égale à 5nsec et d’amplitudes croissantes, en s’affranchissant au maximum de l’auto-échauffement du dispositif. Quant au banc transitoire, il renseigne sur la tension aux bornes de la protection au cours du temps V(t) correspondant à sa réponse face

à un échelon en tension généré via une impédance de 50Ω. Cette réponse permet d’évaluer la surtension aux bornes de la protection avant d’atteindre son point de fonctionnement ainsi que la durée de son déclenchement. Pour se replacer dans le contexte du CDM, la mesure transitoire s’appuie sur un générateur d’impulsions de temps de montée égal à 55psec avec une dizaine de Volts d’amplitude, et d’un système d’acquisition limité par la connectique du banc à 26GHz. Suite à la description de la conception du banc, le chapitre présente les premiers résultats obtenus sur quelques composants de protection appartenant à une bibliothèque de technologie 0,13µm. Nous avons premièrement vérifiés que ces résultats étaient cohérents avec les mesures VF-TLP en vérifiant qu’après le déclenchement d’une protection un point de la caractéristique VF-TLP était atteint. Nous avons ensuite évalué des surtensions et des durées de déclenchement pour montrer la faisabilité des mesures. Le banc demande quelques améliorations supplémentaires pour extraire avec précision la valeur des surtensions. En effet, l’impulsion réfléchie est dégradée sur la première centaine de pico seconde ce qui ajoute une erreur sur le calcul de la réponse du CST pendant cette durée, celle-ci n’étant pas encore pris en compte. En revanche, nous pouvons extraire avec précision leurs durées de déclenchement. Toutes ces durées ont été comprises entre une centaine de pico seconde et une nano seconde. Cette dernière durée correspondant approximativement à celle de la première arche de l’onde de courant CDM, cela laisse

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penser que pendant une décharge CDM le composant n’atteint aucun point de fonctionnement quasi-statique obtenu par le VF-TLP, ce qui justifie les études transitoires. Cette thèse est une première étude de la décharge électrostatique décrite par le modèle du composant chargé. Tous ses aspects y sont abordés : la répétabilité du test et sa normalisation, les éléments intervenant dans la décharge, la modélisation à une échelle globale pour simuler les courants de décharge, la répartition des grandeurs globale pour simuler le stress vu par le circuit intégré, et enfin le comportement des composants du circuit pendant la décharge vis-à-vis de ce stress. Nous avons constaté que les outils nécessaires à l’étude du CDM étaient tous en cours de développement, que se soient les simulations au niveau du circuit ou les mesures de type VF-TLP. Le but initial de la thèse était de savoir comment protéger efficacement un circuit. Cela implique de savoir prédire la défaillance du circuit. La problématique a finalement été de savoir comment étudier ce type de décharge. Ainsi, dans le troisième chapitre, nous avons montré l’utilité d’une modélisation globale pour simuler les courants de décharge en fonction de paramètres reflétant le type de boîtier et le testeur utilisé. Cette direction d’étude permet de corréler des résultats de test. Pour aller plus loin, un modèle d’arc électrique est nécessaire. En effet, un modèle global se résume à trois paramètres R, L et C. L’arc électrique définissant la résistance, si on ne sait pas la prédire, on ne sait pas non plus prédire le courant. Une solution alternative serait l’utilisation d’un relais certainement déjà modélisé par son fabricant. Cette solution ne peut être utilisé que si les normes actuelles s’accordent à la mettre en œuvre. Toujours dans le troisième chapitre, nous avons montré l’utilité d’une étude locale pour connaître le stress subit par le circuit. Cette étude théorique est équivalente à savoir comment sont réparties les valeurs RLC du modèle globale sur le circuit. Elle manque cependant de moyens de vérification expérimentale pour pouvoir faire confiance aux résultats. Deux directions peuvent être suivies. La première consisterait à évaluer des répartitions critiques pour simuler des courants et des tensions extrêmes et ainsi développer des solutions surdimensionnées. La deuxième consisterait à développer une mesure au niveau du circuit pendant des stress équivalents au CDM afin de vérifier les hypothèses de répartition. La mesure du comportement d’un composant élémentaire dans les gammes de courant et de temps du CDM est tout aussi problématique. La mesure VF-TLP est pour l’instant peu précise au-dessus d’un courant égal à 1A. Des solutions sont en cours d’étude chez les équipementiers. Elles consistent en l’utilisation de sondes hyperfréquences de type Kelvin, auxquelles doivent être associées des structures de test spécifique. La problématique devient alors de savoir comment dessiner les structures pour optimiser la mesure. Pour ce qui est de la mesure transitoire, elle est pour l’instant incertaine sur la première centaine de pico seconde du signal, et elle est de plus limitée en tension. Une étude de l’origine de la surtension sur le court-circuit serait un point de départ pour améliorer la mesure. Le passage d’une connectique entièrement à 2,4mm permettrait de diminuer le


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nombre d’adaptateurs, ce qui améliorerait certainement l’acquisition fidèle du signal initial. Enfin, l’utilisation d’un T de mesure plutôt que d’un T diviseur de puissance permettrait de stresser à quelques Volts de plus les composants testés. Plusieurs directions peuvent donc être envisagées pour améliorer ce dernier type de mesure. Enfin, la question de l’influence du temps de montée sur le déclenchement d’une protection n’a pas encore été étudiée, ce qui peut être envisagé par l’utilisation de filtre en sortie du générateur d’impulsions. Finalement, les deux derniers chapitres nous ont présenté de nouvelles solutions d’études, aussi bien théorique, par de nouvelles méthodes de modélisation, qu’expérimentale, par de nouveaux outils de mesures. L’étape suivante consiste donc à approfondir la compréhension des phénomènes électrique au niveau du circuit, et à modéliser les comportements des composants élémentaires de protection.

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[ESD-STM 5.3.1.] “ESD Association Standard Test Method for Electrostatic Discharge Sensitivity Testing – Charged Device Model Component Level”. 1999.

[JESD22-A114-B] “Electrostatic Discharge Sensitivity Testing Human Body Model”. 2000.

[JESD22-A115-A] “Electrostatic Discharge Sensitivity Testing Machine Model”. 1997.

[JESD22-C101-B.01] “Field-Induced Charged Device Model Test Method for Electrostatic Discharge-Withstand Thresholds of Microelectronic Components”. 2004.

[MIL-STD-883D] Notice 8. METHOD 3015.7 “Electrostatic Discharge Sensitivity Classification”. 1989.

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NOM : GOËAU DATE de SOUTENANCE : Prénoms : Cédric 5 décembre 2005 TITRE :

Etude de la décharge électrostatique définie par le modèle du composant chargé CDM sur les circuits intégrés CMOS.

NATURE : Doctorat Numéro d'ordre : 05 ISAL /_/_/_/_/ Ecole doctorale : Electronique, Electrotechnique, Automatique (EEA) Spécialité : Dispositifs de l’électronique intégrée Cote B.I.U. - Lyon : T 50/210/19 / et bis CLASSE : RESUME : Les décharges électrostatiques (ESD) modélisées par le composant chargé (CDM) sont un problème de fiabilité majeur des circuits intégrés accentué par la réduction des dimensions des transistors CMOS. Cette thèse expose en détail la problématique associée au test CDM et à sa modélisation en vue de la prédiction de l’effet de la décharge sur le circuit pour ensuite le protéger efficacement par des protections intégrées. Le CDM est étudiée à une échelle globale pour prédire l’influence du testeur ou du boîtier du circuit sur le courant de décharge et à une échelle locale pour simuler les contraintes électriques appliquées au circuit. Ces contraintes étant des courants de plusieurs ampères durant quelques nanosecondes, nous exposons différents moyens pour étudier le comportement des composants de protection pendant la décharge et nous proposons une nouvelle mesure pour étudier leurs déclenchements transitoires sur des stress de temps de montée d’une cinquantaine de picosecondes. MOTS-CLES : DECHARGE ELECTROSTATIQUE, ESD, MODELISATION CDM, PROTECTION INTEGREES, COMPORTEMENT

TRANSITOIRE, TLP, GGNMOS. Laboratoire (s) de recherche : CEGELY - INSA Lyon - Bât Léonard de Vinci 69621 VILLEURNANNE STMicroelectronics - 850, rue Jean Monnet 38926 CROLLES Cedex Directeur de thèse: Mr Jean-Pierre Chante Président de jury : Composition du jury : Mr Jean-Pierre Chante ; Mme Bafleur Marise ; Mr Danto Yves ; Mme Richier Corinne ; Mr Salomé Pascal ; Mr Nouet Pascal

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