ElectroniqueNumerique.ppt

1Electronique NumriqueElectronique Numrique

Electronique Numrique A. Oumnad

2Famille des circuits Logique

La tension dalimentation et Consommation Les niveaux logiques en entre et en sorties Les courant en entre et en sorties La temprature de fonctionnement Les performances dynamiques

Les circuits intgrs (logique) sont classs suivant leur caractristiques et performances lectriques et leur technologies de fabrication

Technologie Bipolaire Technologie CMOS BiCMOS


3Nomenclature Commerciale

La nomenclature commerciale doit permettre (facilement) de dterminer lafamille logique du circuit. Les constructeurs de circuit logiques ontfinalement commenc utiliser une nomenclature unifie

1 Circuit normal ou ayant une spcification particulire. SN=normal

2 Srie (temprature), 74=civile[0,70], 54=militair e[-55,125]3 Famille (Ici : Low power Schottky)4,5,6 On peut sen passer pour le moment7 La rfrence du circuit : 76 = 2 bascules JK8 Botier : N = dual in line plastique

SN 74 LS 76 N1 2 3 7 8


Suffixe pour diffrents botiers (package)

4Electronique Numrique A. Oumnad

5Exemples de botiers

QFPTQFPLQFPMQFPPQFP

SOPSSOPQSOPMSOPTSOP

DIPPDIPCDIP


6Conventions pour tension et courants

IOL

H

VIL

VIH

VOLIIH

ICCIOH

VOH

IIHVcc

IIL

IIL

IIL

IIL


7Modle simplifi dune porte Logique

Logique

Vcc

Vo

Vi1Vi2

Vin

Q1

Q2

Q1 ferm : sortie au niveau haut Q2 ferm : sortie au niveau bas Q1 et Q2 ferms : interdit par la logique (court circuit) Q1 et Q2 ouvert : sortie en haute impdance

Q1 ferm : sortie au niveau haut Q2 ferm : sortie au niveau bas Q1 et Q2 ferms : interdit par la logique (court circuit) Q1 et Q2 ouvert : sortie en haute impdance


8Famille TTL : Transistor Transistor Logique

Utilise des transistors bipolaires. Salimente par 5V constitue de plusieurs variantes :

Utilise des transistors bipolaires. Salimente par 5V constitue de plusieurs variantes :

74 : TTL Standard, Obsolte , (10ns, 10 mW) 74 H : High Speed, Obsolte , (6ns, 22 mW) 74 L : Low Power, Obsolte , (33ns, 1 mW) 74 S : Schottky, remplace par AS , (3ns, 19 mW) 74 LS : Low Power Schottky, fortement utilise pendant longtemps,

elle est maintenant en perte de vitesse (9.5ns, 2 mW) 74 AS : Advanced Schottky , (1.5ns, 8 mW) 74 ALS : Advanced Low Powe Schottky , (4ns, 1 mW) 74 F : Fast , rare (3.7ns, 5.5 mW)

74 : TTL Standard, Obsolte , (10ns, 10 mW) 74 H : High Speed, Obsolte , (6ns, 22 mW) 74 L : Low Power, Obsolte , (33ns, 1 mW) 74 S : Schottky, remplace par AS , (3ns, 19 mW) 74 LS : Low Power Schottky, fortement utilise pendant longtemps,

elle est maintenant en perte de vitesse (9.5ns, 2 mW) 74 AS : Advanced Schottky , (1.5ns, 8 mW) 74 ALS : Advanced Low Powe Schottky , (4ns, 1 mW) 74 F : Fast , rare (3.7ns, 5.5 mW)


9Porte TTL lmentaire 7400

R1 R2 R4

R3

4K 1.6K 130

D3

1K

Q1 Q2 Vo

Vcc=5V

Q3

Vi1Vi2

Q4

14 13 12 811 10 9

1 2 3 74 5 6GND

Vcc

B1B2

C1

B3

B4

Le transistor Q1 ne fonctionne pas en transistor mais seulement comme trois diodes relie par leurs anodes

Vi1=Vi2=0 VB1 = 0.7V

Q2 et Q4 bloqus

Q3 conduit et la sortie est de lordre de 3.8 4 Volts

Vi1 = Vi2 = 5V, si les jonctions B1-Eiconduisent VB1=5.7V cest trop pour les 3 jonctions en srie Les jonctions B1-C1, B2-E2 et

B4-E4 conduisent VB1= 2.1V les jonction dentre bloques

Q2,Q4 satur, VB3=0.9V Q3 bloqu la sortie est de lordre de 0.2V

Le transistor Q1 ne fonctionne pas en transistor mais seulement comme trois diodes relie par leurs anodes

Vi1=Vi2=0 VB1 = 0.7V

Q2 et Q4 bloqus

Q3 conduit et la sortie est de lordre de 3.8 4 Volts

Vi1 = Vi2 = 5V, si les jonctions B1-Eiconduisent VB1=5.7V cest trop pour les 3 jonctions en srie Les jonctions B1-C1, B2-E2 et

B4-E4 conduisent VB1= 2.1V les jonction dentre bloques

Q2,Q4 satur, VB3=0.9V Q3 bloqu la sortie est de lordre de 0.2V

E1

E2


Sortie Totem Pole

Electronique Numrique A. Oumnad 10

11

Caractristique de transfert

Si on fait varier la tensions dentre entre 0 et5V. On obtient la caractristique de la porte.Daprs cette courbe on peut essayer dedterminer les niveaux logiques :

Si on fait varier la tensions dentre entre 0 et5V. On obtient la caractristique de la porte.Daprs cette courbe on peut essayer dedterminer les niveaux logiques :

Niveau bas en entre : [0V-1.2V] Niveau Haut en entre : [1.3V-5VV] Niveau bas en sortie : 0.2V Niveau haut en sortie : [2.8V 4V]

Niveau bas en entre : [0V-1.2V] Niveau Haut en entre : [1.3V-5VV] Niveau bas en sortie : 0.2V Niveau haut en sortie : [2.8V 4V]1

2

3

4

1 2 3 4

Vo

Vi0.4


12

Dans la pratique

Si on trace cette caractristique Pour plusieurs circuits 7400, Pour le mme Circuit mais diffrentes tempratures Pour le mme Circuit mais diffrentes chargesOn obtient une dispersion des courbes

1

2

3

4

1 2 3 4

Vo

Vi0.4

5

Il faut donc prendre une MARGE de scurit


13

Bas Haut

Niveau logique TTL en entreCest nous qui appliquons les tension dentre,Cest nous dviter la zone de transition qui peut introduire des erreurs

1

2

3

4

1 2 3 4

Vo

Vi0.4

5

VILmax VIHmin

VILmax = 0.8 V

VIHmin = 2 V


14

Les niveaux de sortie

La tension et le courant de SORTIE dpendent de la charge branche la sortie de la porte :

L H

IOH

Si on demande trop de courant une sortie au niveau haut, alors latension de sortie baisse

H LIOL

Vcc

Faiblecharge

Faiblecharge

Si on injecte trop de courant unesortie au niveau bas, alors latension de sortie monte


15

Zone interdite

Bas

Haut

Niveau logique TTL en Sortie

1

2

4

1 2 3 4

Vo

Vi

0.4

5

VOLmax

VOHmin

VOLmax = 0.4 V

VOHmin = 2.4 V

3

2.4


16

Niveaux logique de la famille TTL 5V (rcap)

Bas

haut

0.8

2

0

5

Bas

haut

0.4

2.4

0

5


17

Bas

haut

0.8

2

0

5

Bas

haut

0.4

2.4

5

Immunit au bruit

A B

Les signaux issus de la porte A doivent treinterprts correctement par la porte B

0

Marge de scurit

Marge de scurit

Immunit au bruit : VN = 0.4 V


18

Autre faon de Voir limmunit au bruit

Impulsion parasite

VIHmin

VILmaxt

0.80.4

22.4


19

Les courants dentre

IIL

IILmax = 1.6 mA

IIH

IIHmax = 40 A

Niveau Haut

Niveau Bas


20

Les courants de sortie

Le courant de sortie dpend de la charge branche la sortie : Une ou plusieurs portes Charge rsistive ou autre

IIL

I0L

IIL

IIL

IIL I0H

IIH

V0L

IIH

IIH

IIH

I0H

V0H

V0H

Si IOL augmenteAlors VOL augmenteRisque de dpasser 0.4 VNe sera plus interprteComme niveau bas

[0V - 0.4V] [2.4V - 4V]

Si IOH augmenteAlors VOL diminueRisque de passer en dessous de 2.4 VNe sera plus interprteComme niveau haut


21

Courant de Sortie fam TTL

LesLes constructeursconstructeurs garantissentgarantissent queque dansdans lele cascas lele plusplusdfavorabledfavorable ::

NiveauNiveau BasBas :: lala tensiontension dede sortiesortie VVOLOL restereste infrieureinfrieure VVOLmaxOLmax == 00..44 VV tanttant queque lele courantcourant dede sortiesortie IIOLOL (injct(injctdansdans lala porte)porte) restereste infrieurinfrieur 1616 mAmA

NiveauNiveau HautHaut :: lala tensiontension dede sortiesortie VVOHOH restereste suprieuresuprieure VVOHminOHmin == 22..44 VV tanttant queque lele courantcourant dede sortiesortie IIOHOH(fourni(fourni parpar lala porte)porte) restereste infrieurinfrieur 00..44 mAmA


haut

Bas0.8

2

0

5

22

Les courants de la famille TTL

IIILmaxILmax = 1.6 = 1.6 mAmA

IIIHmaxIHmax = 40 A= 40 A IIOLmaxOLmax = 16 mA= 16 mA

IIOHmaxOHmax = 0.4 mA= 0.4 mA


Bas

haut

0.4

2.4

0

5

23

Sortance

La La SORTANCESORTANCE reprsente le nombre max de reprsente le nombre max de portes que lon peut brancher la sortie dune autre portes que lon peut brancher la sortie dune autre

porte sans dgrader les niveaux logiquesporte sans dgrader les niveaux logiques

16mA

V0L

1.6mA

1.6mA

1.6mA

1.6mA

0.4mA

V0H

40A

40A

40A

40A

Sortance = = = 10Sortance = = = 10

IOLmax

IILmax

IOHmax

IIHmax

IOLmaxIILmax

IOHmaxIIHmax


24

Puissance Dissipe

5V

Icc

LaLa porteporte nene consommeconsomme paspas lele mmemme courantcourant quandquandsasa sortiesortie estest auau niveauniveau hauthaut etet auau niveauniveau basbas

IICCHtypCCHtyp = 1mA= 1mA IICCLtypCCLtyp = 3mA= 3mA

LaLa consommationconsommation augmenteaugmente llggrementrement avecavec lala frfrquencequence.. OnOn peutpeutconsidconsidrerrer lala valeurvaleur dede 1010 mWmW valablevalable jusqujusqu uneune frfrquencequence dede 11 MHzMHz


25

Comportement dynamique

Entre

Sortie

TPHL TPLH

TTPHLtypPHLtyp = 8ns= 8ns TTPLHtypPLHtyp = 12ns= 12ns

TTPtypPtyp = 10ns= 10ns



Porte collecteur Ouvert

Si la majorit des circuit TTL on des sortie totem-poleCertains circuits ont des sorties Collecteur OuvertLa partie haute du totem-pole a t supprime

Si la majorit des circuit TTL on des sortie totem-poleCertains circuits ont des sorties Collecteur OuvertLa partie haute du totem-pole a t supprime

Q2Vo

5V

Vi1Vi2

Q4Q1

Si Q4 est conducteur, la sortie est auniveau bas

Si Q4 est bloqu, la sortie estdconnecte. Le niveau haut, peuttre obtenu par une rsistante externe

Si Q4 est conducteur, la sortie est auniveau bas

Si Q4 est bloqu, la sortie estdconnecte. Le niveau haut, peuttre obtenu par une rsistante externe

Vc

Porte collecteurOuvert


Avantage des portes collecteur ouvert

La tension Vc peut aller jusqu 30v et le courant absorb parla porte peut aller jusqu 40 mA. Cela permet par exemplede commander un Relais directement

On peur connecter deux sorties pour faire un ET cbl : Pourque la sortie soit H, il faut que les deux sorties soit H

La tension Vc peut aller jusqu 30v et le courant absorb parla porte peut aller jusqu 40 mA. Cela permet par exemplede commander un Relais directement

On peur connecter deux sorties pour faire un ET cbl : Pourque la sortie soit H, il faut que les deux sorties soit H

Vc

ET cabl


Porte Sortie 3 tats (Tristate)3 niveaux logiques : Niveau Bas (L) Niveau Haut (H) Niveau Haute Impdance (HZ)

3 niveaux logiques : Niveau Bas (L) Niveau Haut (H) Niveau Haute Impdance (HZ)

5V

QH

QL

ComQH

ComQL

tage de sortie

sortie

ComHZ

ComHZ

ComHZ = 1 : fonctionnementnormal : sortie 2 tats

ComHZ = 0 : 2 transistorsbloqus, sortie dconnecte =haute impdance

ComHZ = 1 : fonctionnementnormal : sortie 2 tats

ComHZ = 0 : 2 transistorsbloqus, sortie dconnecte =haute impdance


TTL : Sorties 3 tats (2)

R1 R2 R4

R3

4K 1.6K 130

D3

1K

Q1 Q2Vi1 Vo

Vcc=5V

Q3

Vi2Q4Vc


Utilisation des circuits tristate

Circuit 1

Circuit 1

Circuit 1

BUS

HZ

HZ

HZ

Seul le circuit qui est slectionn pour crire dans le bus doit tre en basse impdance, tous les autres doivent tre dconnects c.a.d en

haute impdance


Porte avec entre Trigger de Schmitt

1

2

3

4

0.4 0.8 1.2 1.6 2Vi

Vo

La caractristique de transfertcomporte un hystrsis. Le seuilde basculement H-L nest pas lemme que le seuil debasculement L-H

La caractristique de transfertcomporte un hystrsis. Le seuilde basculement H-L nest pas lemme que le seuil debasculement L-H

Mise en forme des signaux, retardateur d'impulsions, largisseur d'impulsions, oscillateurs

Mise en forme des signaux, retardateur d'impulsions, largisseur d'impulsions, oscillateurs


Mise en forme des signaux

Signal variant lentement

Oscillations

Basculementinstantan


TTL Schottky et Low Power Schottky

R1

R2 R6

2.8K

50

Vi1Vo

Vcc=5V

Vi2

D2

Q4

Q5

Q1 Q2

Q3

D1R4

R53.5k

R3

900

500 250

Q6

R1 R2 R3

R4

20K 8K 120

1.5k

Vi1

Vo

Vcc=5V

Vi2

D1

D2

D4

Q4

Q5

Q1

Q2

Q3

D3

R63k

12k

R7 4k

R5

Ces technologies utilise des diodes et des transistors Schottky qui onla particularit de ne pas se saturer et de commuter plusrapidement. En baissant la valeur des rsistance sur la 74S, onacclre la commutation mai on augmente la consommation

Ces technologies utilise des diodes et des transistors Schottky qui onla particularit de ne pas se saturer et de commuter plusrapidement. En baissant la valeur des rsistance sur la 74S, onacclre la commutation mai on augmente la consommation

74S0074LS00


Quelques courbes

VOH VOL


Tableau comparatif

0.20.50.421.6IILmax (mA)2020205040IIHmax (A)

125120

193

2.70.52

0.874S

0.50.50.50.4VOLmax

0.80.80.80.8VILmax2222VIHmin

2.52.72.72.4VOHmin

702004035Fmax (Mhz)0.420.40.4IOHmax (mA)

88816IOLmax (mA)

18.5210Pd (mW)

41.59.510Tp (ns)

74ALS74AS74LS74


Famille CMOS (MOS Complmentaire)

Fabrique avec des MOS enrichissement canal N et canal P Consommation quasi nulle en basse frquence A lorigine trs lente (srie 4000), aujourdhui, on sait fabriquer

des circuit CMOS rapide Souplesse dalimentation 3V < Us=Vdd-Vss < 18 Meilleure immunit au bruit

Fabrique avec des MOS enrichissement canal N et canal P Consommation quasi nulle en basse frquence A lorigine trs lente (srie 4000), aujourdhui, on sait fabriquer

des circuit CMOS rapide Souplesse dalimentation 3V < Us=Vdd-Vss < 18 Meilleure immunit au bruit

D

S

BG

D

S

BG

I D

VGB

I D

VGB

VTHVTH

VGS VTH< OFF , R =1010

VGS VTH>> ON , R = qq 100enes

VGS VTH>

VGS VTH


Structure de la porte lmentaire

VDD

VSS

Vi Vo

Q1

Q2Vdd

Vss

Vo

ViVTVss Vdd Vss = 0 pour simplifier

Vi=0, VGS1=-Vdd, VGS2=0, Q1:ON, Q2:OFF, Vo=Vdd

Vi=Vdd, VGS1=0, VGS2=Vdd, Q1:OFF, Q2:ON, Vo=0

Vss = 0 pour simplifier Vi=0, VGS1=-Vdd, VGS2=0,

Q1:ON, Q2:OFF, Vo=Vdd

Vi=Vdd, VGS1=0, VGS2=Vdd, Q1:OFF, Q2:ON, Vo=0

n

P


Porte portes logiques

VSS

Vi1Vo

Vi2

Vi1

VDDVDD

VSS

Vo

Q1 Q2

Q3

Q4

Q1

Q2

Q3 Q4

Vi2

Donner la fonctionlogique des deuxcircuits

Donner la fonctionlogique des deuxcircuits


Niveaux logiques

Vdd

Vo

Vi

VTBas Haut0 VddVi Vi

Vi = 30% US Vi = 30% US

H

L

Vo

Vo

Io < 1A : Vo = 0.05V

Io > 1 A : voir courbes

Io < 1A : Vo = 0.05V

Io > 1 A : voir courbes


Courants de la famille CMOS

Vdd=5v Vss=masse

1

2

3

4

1 2 543

VOL

IOL

5

mA

25

1

2

3

4

1 2 543

VOH

5

IOHmA6 7 8

25

VDD

VSS

Vi Vo

Q1

Q2

Le courant dentre est nul car on attaque sur desgrilles isoles

Le courant de sortie circule travers la rsistanceRDSON du MOS conducteur.

La chute de tension dans cette rsistance fait queVO dpend fortement de IO

Vdd

IOH

VOH

charge

Vdd

IOL

VOL

charge

42

Niveaux logique de la famille CMOS-B

Bas

haut

30%

30%

Vss

VddVo

Vss

Vdd

Io



Bas

haut

0

5

Bas

haut5

Immunit au bruit

A B

Les signaux issus de la porte A doivent tre interprts correctement par la porte B

0

Marge de scurit

Marge de scurit

Immunit au bruit : VN = Vi - VoOn peut augmenter limmunit en augmentant lalimentation


Sortance

La sortance nest pas limite par les courants puisque

le courant dentre des portes CMOS est nul.

Mais chaque porte branche ajoute sa capacit (7.5

pF) qui augmente la capacit de charge ce qui

dtriore le temps de propagation

Dans la pratique, on vite de dpasser une sortance

de 50


Comportement dynamique

Le temps de propagation dpend du circuit RC constitu de RDSet de la capacit de charge

A chaque basculement, il faut charger ou dcharger C travers

la rsistance RDS. ( = RDS C) Il faut Diminuer C et augmenter VDD (pour diminuer RDS)

100

t p(ns)

C L(pF)

200

100 200

T=25C

5V10V

15V

RDS

VDD

Ccharge


Consommation

Vi

Idd

1k 10k 100k 1M

0.5

1

1.5

f(Hz)

P(mw)Vo

En statique la porte ne consomme rien un des deux transistorsest bloqu

Quand Vi = VT (basculement), les deux transistors conduisentsimultanment et un courant circule entre Vdd et la masse

En haute frquence, on a beaucoup de basculement, donc laconsommation augmente


Quelques Variantes de la famille CMOS

Serie 4000 : CMOS standard (l'anctre)74C : srie 4000 avec brochage TTL 74AC : advanced CMOS74ACT : advanced CMOS compatible TTL74HC : High-Speed CMOS Logic 74HCT : High-Speed CMOS Logic compatible TTL74AHC : Advanced High-Speed CMOS Logic 74AHCT : Advances High-Speed CMOS Logic compatible TTL74BCT : BiCMOS technology74ABT : Advanced BiCMOS74LV : Low Voltage HCMOS Technology74LVC : Low Voltage CMOS74ALVC : Advanced Low Voltage CMOS74LVT : Low Voltage Technology74ALVT : Advanced Low Voltage Technology74ALB : Advanced Low voltage BiCMOS74CBTLV : Low Voltage Bus Switches (Crossbar technology)


Pinout de la famille 74C

14 13 12 811 10 9

1 2 3 74 5 6

GND

Vcc

14 13 12 811 10 9

1 2 3 74 5 6

GND

Vcc

740074C0074xx00

CD 4011

Les circuit la famille 74C sont les mmeque les circuit de la srie 4000 sauf quilont le mme brochage que la famille TTL

Les circuit la famille 74C sont les mmeque les circuit de la srie 4000 sauf quilont le mme brochage que la famille TTL


Les famille High Speed Cmos et Advanved CMOSHC, HCT, AHC, AHCT, AC, ACT

Mme structure que la famille CMOS

Transistors grille silicium

Technologie de fabrication plus avance 3, 2 et 1 m

Capacit de grille plus faible rapidit

Faible consommation comme la CMOS

Plus rapide, similaire TTL

Courant de sortie plus important driving capability

Alimentation max ramene 6V

Mme structure que la famille CMOS

Transistors grille silicium

Technologie de fabrication plus avance 3, 2 et 1 m

Capacit de grille plus faible rapidit

Faible consommation comme la CMOS

Plus rapide, similaire TTL

Courant de sortie plus important driving capability

Alimentation max ramene 6V


Famille BiCMOS : BCT, ABT

Vi

Vcc

n

p

D1

Q1

inverseurd'entre

chute detension

contre raction Vo

Vcc

D1

R2

Q2Q3

R1

M1

Avantages de CMOS : Faible consommation, courant dentre nul Avantage de Bipolaire : Courant de sortie important (Driving

capability)


Interface TTL-CMOS-TTL

TTL CMOS

CMOS TLL Aucune interface nest ncessaire

TTLCMOS

5V

2k TTL CMOS VOH garanti par TTL = 2.4V

insuffisant pour CMOS La rsistance de pull up garanti

Niveau haut > 4.6V Niveau bas < 0.4V

5V


Les circuits Combinatoires

Usuels

Les circuits Combinatoires

Usuels


Les multiplexeurs

Choisir une voie parmi N

Le choix se fait par n entres adresse

Il faut que 2n N

A1 An-1A0

E 0E 1

E N-1

SN

n


Multiplexeur 1 parmi 4

103102101100 AAEAAEAAEAAES +++=SE0E1

E3E2

A0A1

S

E0

E1

E3

E2

A0A1


Association de multiplexeurs

A 1A0

E 0E 1E 2E 3

E 4E 5E 6E 7

E 8E 9E 10E 11

E 12E 13E 14E 15

A2 A3

S

1/4

1/4

1/4

1/4

1/4


Slectionner un mot parmi 4

A 0A1

S4S5

S6S7

S0S1

S2S3

A 3

A 4

D

B

B

A6

B

C

D

C

D

BA

A7

CC

D

A 3

A 0

D 0

B 0

B2

A2

1B

C 2

D2

C 3

D 3

3BA 1

A3

C 0C 1

D 1

5

4

5

6

7

4

4

5

5

6

6

7

7

MXR 1/4

01

23

45

67

N mots multiplexeurs 1/N

M bits M multiplexeurs


Synthse de fonctions combinatoires

Mux1/4

S = F

a b F0 0 00 1 11 0 11 1 0

01

a b

10

La solution la plus simple mais pas la plus conomique

consiste utiliser un multiplexeur 1/2n pour raliser une

fonction logique de n variables

On va voir quon peut mieux faire

0

1

2

3S1 S0

Synthse de fonctions combinatoires (2)


Toute fonction logique de n variables est ralisable laide

dun multiplexeur n-1 entre de slection.

n-1 variables sont utilises comme entres de slection du

multiplexeur. La variable restante (Z) sera utilise comme

entre du multiplexeur

Il faut utiliser la table de vrit de la fonction pour dfinir

les valeurs (0, 1, Z ou Z) des entres du multiplexeur

Dans certain cas, et en fonction des variables quon choisit

pour la slection, il est possible de raliser laide dun

multiplexeur plus petit. Des mthodes de simplification

systmatique existent, elles ne font pas lobjet de ce cours.

Electronique Numrique A. Oumnad - Ecole Mohammadia d'Ingnieurs 62


DA CA B F ++=A B C D F F0 0 0 0 0

D0 0 0 1 10 0 1 0 0

D0 0 1 1 10 1 0 0 1

10 1 0 1 10 1 1 0 1

10 1 1 1 11 0 0 0 1

11 0 0 1 11 0 1 0 0

01 0 1 1 01 1 0 0 1

11 1 0 1 11 1 1 0 1

11 1 1 1 1

01234 MXR 1/8567

111011

A B C(LSB)

S2 S1 S0

DD

F



A B C D F F F

0 0 0 0 0D

D0 0 0 1 1

0 0 1 0 0D

0 0 1 1 1

0 1 0 0 11

10 1 0 1 1

0 1 1 0 11

0 1 1 1 1

1 0 0 0 11

C1 0 0 1 1

1 0 1 0 00

1 0 1 1 0

1 1 0 0 11

11 1 0 1 1

1 1 1 0 11

1 1 1 1 1

Pour cet exemple, on peut pousser

la simplification plus loin et utiliser

un multiplexeur avec seulement

2 entres de slection A,B

D C B A

1

1

00

01

10

11

F

Complter la figure ci-dessous pour raliser le gnrateur

de parit caractris par la fonction

Synthse de fonctions combinatoires (exercice)


C B A

A1 A0

1

2

3

F

0

CBAF =

MXR1/4


Multiplexeur du commerce : exempleEEEEEEEE

S

S

0

1

2

3

4

5

6

7

A0A1A2E

74LS151

E = 0 Multiplexeur

E = 1 S= 0 Ai et Ei

S S

EEEEEEEE

15

14

13

12

11

10

9

8

S74LS151

EEEEEEEE

0

1

2

3

4

5

6

7

S

A0A1A2

E

E

A3

S


Les dmultiplexeurs

E N

n

An-1 A1 A0

S0S1

SN-1

Aiguille lentre vers une des N sorties

Le choix se fait par n entres adresse

Il faut que 2n N


Dmultiplexeur 1 / 4

ES0

S1

S2

S3

A0A1

ES0

S1

S2

S3

A0A1

Sortie non slectionne

= 0

Sortie non slectionne

= 1

013

012

011

010

AEASAEASAAES

AAES

=

=

=

=


Dcodeur

Un dcodeur est un dmultiplexeur particulier La sortie slectionne = 0 Les sorties non slectionnes = 1

S 0

S 1

S 2

S 3

A0A1

S 0

S 1

S 2

S 3

A0A1


Dcodeur / Dmultiplexeur du commerceS 0S 1S 2S 3S 4S 5S 6S 7S 8S 9S 10S 11S 12S 13S 14S 15

A0 A1A2A3

G0

G174154

G1 G00 0 dcodeur0 entre Dmultiplexeur

entre 01 1 Inhib : toutes les sorties = H


Les circuits didentification : Comparateurs

iiiiiii b a b a b a S =+=

a 0a 1

Sa n

b0b1bn

A = B S=1 A B S=0

A

B

On sait que deux nombres A=ana3a2a1a0 et B=bnb3b2b1b0 sont gaux si tous les bits de mme poids sont gaux.Llment de base est donc le comparateur lmentaire de 2 bits :

ai bi 0 1

0

1

1

10

0

a i

b iS

i

a 1

a 0

a n

b 0

b 1

b n

S

So

S1

Sn


A0A1A2A3B0B1B2B3

OA>B

74LS85

Comparateur du commerce : 74LS85

Comparateur de 2 mots de 4 bits

A > B OA>B = H, OA=B = L, OA


Cascadage des 74LS85

-- Pour le comparateur de plus faible poids :Pour le comparateur de plus faible poids :IAB = L, IA=B= H

-- Pour les autres, connecter les entres de Pour les autres, connecter les entres de cascadage aux sortie coresponsablescascadage aux sortie coresponsables

A0A1A2A3

B0B1B2B3

74LS85

OA=BOA>BOABOABOABIABIABIA


Les circuits Arithmtique : Additionneur

a oa 1a 2a n-1

bob1b2bn-1 +s os 1s 2s n-1

r or 1r n-2

r n-1

r i-1b i a i

s ir i

b 3 a 3

s 3r 3

b 2 a 2

s 2

r 2

b 1 a 1

s 1

r 1

b 0 a 0

s 0

r 0

re


Additionneur lmentaire

r 00 01

0

1 10

0

biaii-1 11 10

1

0 1 0

1

( ) ( ) r b a s

ba r + ba rs

babarbabars

1iiii

ii1iii1ii

iiii1iiiii1ii

==

+++=

r 00 01

0

1

1

1 0

0

biaii-1 11 10

1 0

1 0

Si Ri

r i-1a ib i

r i s i

( )ii1iiii1iii1iiiiii

barbar

rbarbabar

+=++=

Half adder

full adder


Additionneur retenue anticipePour rduire le temps de calcul d la propagation dela retenue, chaque tage calcule sa propre retenueentrante sans attendre les tages prcdents

calculr 0

calculr1

calculr2

calculr3

aoboa1a2 b1b2b3 a3

s os 1s 2s 3r 3

re


Bloc de gnration de la retenue

ro = Go + Po rer1 = G1 + P1 ro = G1 + P1G0 + P1P0 rer2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 rer3 = G3 + P3 r2 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0re

( ) 1iiiiii rbabar ++=ai bi = Gi : Gnration de la retenue : la retenue est gnre localementai + bi = Pi : Propagation de la retenue : la retenue vient de ltage de droite

Le temps de calcul de la retenue est le mme ltage. Il est gal 3 temps de propagation dune porte


Exemple additionneurs du commerce

reaoa1bob1

s os1r1

7482 calculr0

calculr1

calculr2

calculr3

aoboa1a2 b1b2b3 a3

s os 1s 2s 3r 3

re

74LS83

Additionneur srie 2 bits Additionneur retenue

anticipe 4 bits

tudier dans les cas C=0 et C=1


ao

bo

a1

b1

a2

a3

b2

b3

So

S1

S2

S3

Re

A1

Bo

Ao

B1

A2

B2

A3

B3

C

So

S1

S2

S3

S4

Rs


Afficheurs 7 segmentsa

b

c

d

e

f

g

a b c d e f g

ACa b c d e f g

CCSe commandentpar niveau haut

1 = allum

Se commandentpar niveau bas

0 = allum


Dcodeur BCD 7 segments Cathode commune

CBBADCB gCABA D BC f

BACA eCBBACACBA d

C A B cAB C BA b

ACDABCA a

+++=

+++=

+=

+++=

++=

++=

+++=

ab

c

de

fg

BADC 00 01 11 1000 1 0 1 101 0 1 1 011 x x x x10 1 1 x x

a


Pilotage des afficheur 7 segments

R R R

Vcd

Dcodeur

a

b

g

a b g

R

Dcodeur

a

b

g

abg

R R

R

Vcd

Dcodeur

a

b

g

abg

R R

Anode Commune Commande par

niveau bas Dcodeur sortie

totem-pole ou collecteur ouvert

dn

Dcd

IVVR =

Cathode Commune Commande par niveau

haut, sortie totem-pole Faible clairement Rsistances internes au

dcodeur = simplicit dutilisation

Cathode Commune Commande par niveau

haut, sortie OC Consommation mme si

lafficheur est teint

dn

Dcd

IVVR =

dn

DdnOH

IV)I(VR =


Dcodeurs BCD-7seg du commerce

ABCD

a

bc

de

fg

LT

BI/RBO

RBI

N

7446/47/48

ABCD

a

bc

de

fg

BI

N

7449

7446 /47 : commande par niveau bas, Sortie collecteur ouvert

7448 : commande par niveau haut. Rsistances intgres

7449 : commande par niveau haut, sortie collecteur Ouvert

7446 : Vcdmax = 30 V 7447 : Vcdmax = 15 V 7449 : Vcdmax = 5 V

Lentre RBI et la sortie RB0 permettent de ne pas afficher les zros de gauche

RBI0 N 0 , il est affich et RBO = 1N = 0, l'afficheur est teint et RBO = 01 N affich sa valeur, RBO = 1

ABCD

abcdefg

LT

RBORBI

ABCD

abcdefg

LT

RBORBI

ABCD

abcdefg

LT

RBORBI

ABCD

abcdefg

LT

RBORBI


Les circuits Squentiels

Usuels

Les circuits Squentiels

Usuels


Bascule RS

X Y Q0 0 interdit0 1 11 0 01 1 mmoire

QS

R

Y

X Q

R

SQ S R Q0 0 mmoire

0 1 01 0 11 1 interdit

Q

X

Y

Q

QQ

Q


Bascule RSH

H=1 Table de vrit

H=0 mmoire


Bascule JK et JKH

J K Q0 0 mmoire0 1 01 0 11 1 basculement

H=1 Table de vrit

H=0 sorties inchanges

La bascule JK lve lindtermination du cas entres = 00


Les bascules ragissant sur front dhorloge

Deux techniques :

Utiliser un dtecteur de front sur lentre horloge

Utiliser une structure Matre Esclave

Utiliser un dtecteur de front sur lentre horloge

Utiliser une structure Matre Esclave

Bascule en permanence dans ltat Mmoiresauf pendant les fronts de lhorloge


Bascule JK avec dtecteur de Front descendant

DtecteurDe front

Q

HJ

K

H

H

H

H J K Q 0 0 mmoire 0 1 0 1 0 1 1 1 basculement

Q


Exemples de dtecteurs de front

On exploite le retard lmentaire des portes logiques


Bascule RS Matre Esclave

H S R Q 0 0 mmoire 0 1 0 1 0 1 1 1 indtermin

H

Matre transparentEsclave Opaque

Matre OpaqueEsclave Transparent


Bascule JK Matre Esclave

H S R Q 0 0 mmoire 0 1 0 1 0 1 1 1 basculement

H

Matre transparentEsclave Opaque

Matre OpaqueEsclave Transparent


Convention de dessin

Bascule ragissant surniveau haut de H (latch)

J

K

Q

Q

H

J

K

Q

Q

H

J

K

Q

Q

H

J

K

Q

Q

Bascule ragissant surniveau bas de H (latch)

Bascule ragissant surfront montant de H

Bascule ragissant surfront descendant de H

H


Bascule D

Q

H

D Q

H

D

H = 1 : Q suit D H = 0 : Q reste bloqu :

tat mmoire

Pendant le front descendant deH, Q prend la valeur de D et lagarde jusquau prochain front

H

Q

D

H

D

Q

Q Q


Entre de forage Clear et Preset

QHJ

KC

PQ

HJ

KC

P

Lentre C force la sortie 0 J, K, HLentre P force la sortie 1 J, K, H

Il ne faut pas activer C et P simultanment

Lentre C force la sortie 0 J, K, HLentre P force la sortie 1 J, K, H

Il ne faut pas activer C et P simultanment

C et P actifs au niveau bas

C et P actifs au niveau haut

Q Q


Anti-rebond pour interrupteur Bipolaire

Anti-rebond pour bouton poussoir Dessiner les signaux VA et VB sachant que chaque fois que lon appuie

sur le bouton poussoir celui-ci rebondit 4 fois, avec une priode moyenne des rebonds gal 1 ms.


C=0.5F

A

R=10k

B

Vcc=5V

TTL0.8/1.7


Les Registres


Registres

QH

DA0 Q0

QH

DA1 Q1

QH

DA2 Q2

QH

DA3 Q3H

Un registre est une association deN bascules ralisant la fonction demmoire N bits

Au front dhorloge, linformationA3A2A1A0 est copie dansQ3Q2Q1Q0 et y reste jusquauprochain front

Un registre est une association deN bascules ralisant la fonction demmoire N bits

Au front dhorloge, linformationA3A2A1A0 est copie dansQ3Q2Q1Q0 et y reste jusquauprochain front


Registre Latch

QH

DA0 Q0

QH

DA1 Q1

QH

DA2 Q2

QH

DA3 Q3H

Tant que lhorloge est 1, lessortie Q suivent les entre A

Quand lhorloge passe zros, lessorties Q restent bloques(mmoire) jusqu ce que lhorlogepasse de nouveau 1

Tant que lhorloge est 1, lessortie Q suivent les entre A

Quand lhorloge passe zros, lessorties Q restent bloques(mmoire) jusqu ce que lhorlogepasse de nouveau 1


Exemple de registre commercialis


Registres dcalage

J/S

Clk

K/R

Q

Q

Clk

Q

Q

Clk

Q

Q

Clk

Q

Q

ES

Clk

A B C D (SS)

J/S J/S J/S

K/R K/R K/R

D

Clk

Q D

Clk

Q D

Clk

Q D

Clk

QES

Clk

A B C D (SS)

A chaque coup dhorloge, le contenu dune bascule est remplac par celui de labascule sa gauche tous les bits sont alors dcals vers la droite

ES constitue lentre srie, ABCD constituent les sorties parallle, SS est la sorties srie

A chaque coup dhorloge, le contenu dune bascule est remplac par celui de labascule sa gauche tous les bits sont alors dcals vers la droite

ES constitue lentre srie, ABCD constituent les sorties parallle, SS est la sorties srie


Registre dcalage avec chargement parallle synchrone

ES

H

D Q D Q D Q D Q

S/L

A B C D

QA QB QC QD

H H HH

SS

ES : Entre sries A B C D : entres parallles QA QB QC QD : sorties parallles SS : sorties srie S/L : entre de control :

S/L = 1 : dcalage S/L = 0 : chargement parallle

synchrone (au coup dhorloge)

ES : Entre sries A B C D : entres parallles QA QB QC QD : sorties parallles SS : sorties srie S/L : entre de control :

S/L = 1 : dcalage S/L = 0 : chargement parallle

synchrone (au coup dhorloge)

H

S/L

Chargement dcalage

0

1


Registre dcalage avec chargement parallle asynchrone

S/L = 0 chargement parallle sans attendre le coup dhorloge

H

D P Q

H

D P Q

H

D P Q

H

D P Q

A B C D

QA QB QC QD SS

ES

H

S/L

CC C C

A de chargement bascule la deru 0,P 1,C 1A SiA de chargement bascule la derz 1,P 0,C 0 A Si

AP A, C 0 S/Ldcalage libres bscules 1PC 1S/L

======

===

===


Synchronisation du chargement sur lautre front de lhorloge

H

D P Q

H

D P Q

H

D P Q

H

D P Q

A B C D

QA QB QC QD SS

ES

H

S/L

CC C C

H

D

Q

Q

Le dcalage se fait sur les fronts montants de H Le chargement se fait sur le front descendant de H qui

suit le passage 0 du signal S/L Quand S/L repasse 1, le registre repasse en mode

dcalage au front descendant de H suivant

Le dcalage se fait sur les fronts montants de H Le chargement se fait sur le front descendant de H qui

suit le passage 0 du signal S/L Quand S/L repasse 1, le registre repasse en mode

dcalage au front descendant de H suivant


Registre dcalage bidirectionnel

QH

D QH

D QH

D QH

D

QA QB QC QD

ESG

ESD

HDir

MXR MXR MXR MXR

ESG : entre srie gauche ESD : entre srie droite Dir = 0 dcalage gauche Dir = 1 dcalage droite

ESG : entre srie gauche ESD : entre srie droite Dir = 0 dcalage gauche Dir = 1 dcalage droite


Registre dcalage UniverselQA QB QC QD

ESG

ESD

HSL0

QH

DMXR QH

DMXRQH

DMXR

QH

DMXR

SL1

A B C D

SL1 SL00 0 Dcalage gauche0 1 Dcalage droite1 0 Chargement parallle synchrone1 1 Non utilis

MXR MXR MXR

Registre dcalage Universel (2)


QA QB QC QD

ESG

ESD

H

SL0

QH

D QH

DQH

D QH

D

SL1

A B C D

MXRMXR MXRMXR


Les Compteurs

Asynchrones


Compteur Asynchrone

Q

H

J

K

1

1

Q

H

J

K

1

1

Q

H

J

K

1

1

Q

H

J

K

1

1

A(lsb) B C D

H

0

1 0 1 0 1 0 1 0 10 1 0 10 1 0

10 0 0 0 0 0

0 00 00 00 0

0 00 0 0 00 0

0 0

0

0

11 1 1 11 1

1 1 1 1 1 1 1 1

1 1 1 1 1 1 1 1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 1

1

0

0

0

H

A

B

C

D

Dcimal

J = K = 1 Basculement chaque coup dhorlogeJ = K = 1 Basculement chaque coup dhorloge

0

Q QQ Q


Pourquoi asynchrone ?

tats transitoires

A

B

C

D

7 86 4 0

Tp Tp Tp

Les bascules ne changent pas toutes en mme temps.Chaque bascule change un temps de propagation aprs la bascule prcdente ce qui engendre des tats transitoires

Les bascules ne changent pas toutes en mme temps.Chaque bascule change un temps de propagation aprs la bascule prcdente ce qui engendre des tats transitoires

QHJ

K

1

1

QHJ

K

1

1


Dcompteur asynchrone

QHJ

K

1

1

QHJ1

1

A B C D

H

Q Q Q Q

0

101010101 0101 010

1 000000

00 00 00 00

00 0000 00

00

0

0

1 1111 11

11111111

11111111

01234567891011121314150

H

A

B

C

D

Dcimal


Dcompteur , autre mthode

A B C D

QHJ

K

1

1

QHJ

K

1

1

QHJ

K

1

1

QHJ

K

1

1Q Q Q Q

H

A B C D

ABCDABCD

00000111115

11000011114

20100101113

31100001112

40010110111

51010010110

6011010019

7111000018

8000111107

9100101106

10010110105

11110100104

12001111003

13101101002

14011110001

15111100000


Compteur dcompteur Asynchrone

H

Dir

J

KH

Q1

1

J

KH

Q1

1

J

KH

Q1

1

J

KH

Q1

1

Q0 Q1 Q2

MXRMXR MXR

Q3

Au changement de direction, si Q=1, le passage Q gnre unfront descendant provoquant un changement dtat de labascule suivante ce qui peut tre indsirable.

Au changement de direction, si Q=1, le passage Q gnre unfront descendant provoquant un changement dtat de labascule suivante ce qui peut tre indsirable.

0

1

0

1

0

1Q Q Q Q

Compteur Dcompteur Asynchrone


J

CLK

Q

Q

K

J

CLK

Q

Q

K

DIR

J

CLK

Q

Q

K

J

CLK

Q

Q

K


Compteur dcompteur Asynchrone Amlior

Dir

J/K

H123

J

K

H

Q

H

Dir

Q0 Q1 Q2

J

K

H

Q J

K

H

Q J

K

H

Q

MXR MXR MXR

Q3

Lide est de mettre les bascules en mode mmoire (J = K = 0)pendant le basculement des horloges entre Q et QLide est de mettre les bascules en mode mmoire (J = K = 0)pendant le basculement des horloges entre Q et Q

Dtecteur de front

0

1

0

1

0

1Q Q Q Q


Compteur modulo N

Compteur n bitsCompteur n bits Compteur modulo 2nCompteur modulo 2n

Compteur modulo N < 2nCompteur modulo N < 2n Dtecter N et rz le Compteur

Dtecter N et rz le Compteur

Compteur n bits

C

Dtecteur de N

H


Compteur modulo 10 : Dcade

Compteur 4 bits

C

H

ABCD

On dtecte le 10 = 1 0 1 0 et on sen sert pour remettre le compteur 0

On dtecte le 10 = 1 0 1 0 et on sen sert pour remettre le compteur 0


Division de frquence

Une bascule divise la frquence par 2Une bascule divise la frquence par 2

QH

J

K

1

1

H

Q

Une compteur modulo N divise la frquence par N

Frquence du MSB = frquence de lhorloge / N

Une compteur modulo N divise la frquence par N

Frquence du MSB = frquence de lhorloge / N

Compteur modulo N

H

f

f/N

0 1 2 3 4 0 1 2 3 4 0 1

A

B

C

rz rz

C

o

m

p

t

e

u

r

m

o

d

u

l

o

5

C

o

m

p

t

e

u

r

m

o

d

u

l

o

5


Mise en cascade des compteur asynchrones

HCompteur

i

Compteuri+1

Compteuri+2

Le MSB du compteur i est appliqu lhorloge du compteur i+1 (suivant)

Chaque fois quun compteur repasse 0, le compteur suivant est incrment

Le MSB du compteur i est appliqu lhorloge du compteur i+1 (suivant)

Chaque fois quun compteur repasse 0, le compteur suivant est incrment


Compteur BCD

HD C B A

DcadeD C B A

Dcade

0000000000111111111122...

UnitsDizaines

0123456789012345678901...

On obtient un compteur BCD en cascadant des compteurs modulo 10

On obtient un compteur BCD en cascadant des compteurs modulo 10


Le compteur Binaire 74LS93

J

K

1

1

Q

QA QB QC QD

ConteurBinaire 3 bits

HA

HB

C C

RZ


La dcade Asynchrone 74LS90

J

K

1

1

Q

QA QB QC QD

CompteurModulo 5

HA

HB

C C

RZ R9

P PD


Compteur des secondesmodulo 60

Horloge secondes , minutes Heures

D C B A D C B A

Compteur des heuresmodulo 24

D C B A D C B A

Compteur des minutesmodulo 60

D C B A D C B A

DcodeurBCD-7seg

DcodeurBCD-7seg

DcodeurBCD-7seg

DcodeurBCD-7seg

DcodeurBCD-7seg

DcodeurBCD-7seg

Horloge1 seconde

Donner le dtail des compteurs et leur interconnexionDonner le dtail des compteurs et leur interconnexion

C CCCCC


Les

Compteurs

Synchrones


Le principe des compteurs synchrones

Toutes les bascules reoivent la mme horlogeToutes les bascules reoivent la mme horloge

Au coup dhorloge, toutes les bascules changent en mme temps Pas dtats transitoires

Au coup dhorloge, toutes les bascules changent en mme temps Pas dtats transitoires

Q

QHJ

K

Q

QHJ

K

Q

QHJ

K

Q

QHJ

K

A B C D

H

?

?

?

?

?

?

?

?

Que doit on faire des J et des K pour que a compte ?


Compteur synchrone suite

On connat la squence de comptage, donc, Au coup dhorloge, on sait pour chaque bascule si

elle doit changer dtat ou non, On en dduit le J et le K quil faut lui appliquer Pour a, on utilise la table des transitions

On connat la squence de comptage, donc, Au coup dhorloge, on sait pour chaque bascule si

elle doit changer dtat ou non, On en dduit le J et le K quil faut lui appliquer Pour a, on utilise la table des transitions

H J K

0 0

0 1

1 0

1 1

Qn Q n+1 J K

0 00 1

1 11 0

1 10 1

0 01 0

0 x

x

x

x

1

1

0


Synthse dun compteur Synchrone 4 bits

1x1x1x1x111115

0x0x0xx1011114

0x0xx11x101113

0x0xx0x1001112

0xx11x1x110111

0xx00xx1010110

0xx0x11x10019

0xx0x0x100018

x11x1x1x11107

x00x0xx101106

x00xx11x10105

x00xx0x100104

x0x11x1x11003

x0x00xx101002

x0x0x11x10001

x0x0x0x100000

KDJDKCJCKBJBKAJAABCD


Synthse dun compteur Synchrone 4 bits (suite)

JB = AJB = A

KB= AKB= A

JA = 1JA = 1

KA = 1KA = 1

JD = ABCJD = ABC

KD = ABCKD = ABC

JC = ABJC = AB

KC = ABKC = AB

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

1

1

H

A B C D

H H H H

On utilisant les tables de Karnaugh, on obtient :On utilisant les tables de Karnaugh, on obtient :


Synthse dun dcompteur Synchrone 4 bits

JB = AJB = A

KB = AKB = A

JA = 1JA = 1

KA = 1KA = 1

JD = A B CJD = A B C

KD = A B CKD = A B C

JC = A BJC = A B

KC = A BKC = A B

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

1

1

H

A B C D

H H H H

Avec une tude similaire, on obtient :Avec une tude similaire, on obtient :


Compteur dcompteur Synchrone

J

K

Q

Q

A

H

J

K

Q

Q

B

H

J

K

Q

Q

C

H

J

K

Q

Q

D

H1

H

DIR

MXR

CLR

M0

1M0

1M0

1


Compteur dcompteur Synchrone avec RAZ

J

K

Q

Q

A

H

B C D

H

DIR

MXR

CLR

M0

1

J

K

Q

Q

H1 M0

1

J

K

Q

Q

H M0

1

J

K

Q

Q

H

Compteur dcompteur Synchrone bis


J

CLK

Q

Q

K

J

CLK

Q

Q

K

J

CLK

Q

Q

K

J

CLK

Q

Q

K

A

CLkDir

C DB


Compteur dcompteur Synchroneavec chargement parallle Asynchrone

J

K

Q

Q

A

H

J

K

Q

Q

B

H

J

K

Q

Q

C

H

J

K

Q

Q

D

H1

H

DIR

C P C PC PC P

QA QB QC QD

L

M0

1M0

1M0

1


Synthse dune dcade Synchrone

1xx0x01x10019

0xx0x0x100018

x11x1x1x11107

x00x0xx101106

x00xx11x10105

x00xx0x100104

x0x11x1x11003

x0x00xx101002

x0x0x11x10001

x0x0x0x100000

KDJDKCJCKBJBKAJAABCD

JB=ADJB=AD KB = AKB = A

JA = 1JA = 1 KA = 1KA = 1

JD = ABCJD = ABC KD = AKD = A

JC = ABJC = AB KC = ABKC = AB

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

J

K

Q

Q

1

1

H

A B C D

H H H H


Mise en cascade des compteurs synchrones

La mise en cascade doit tre synchrone. Tous les compteurs doivent recevoir la mme Horloge

La mise en cascade doit tre synchrone. Tous les compteurs doivent recevoir la mme Horloge

Dans ces conditions, tous les compteurs fonctionneront simultanment et on naura pas le comptage dsir.

Dans ces conditions, tous les compteurs fonctionneront simultanment et on naura pas le comptage dsir.

Il faut quun compteur ne sincrmente que pendant le dbordement du compteur prcdent.

Il faut quun compteur ne sincrmente que pendant le dbordement du compteur prcdent.

D C B A

CTR0H

D C B A

CTR1

D C B A

CTR2

D C B A

CTR3


Mise en cascade des compteurs synchrones (2)

On va rajouter chaque compteur une entre de validation V et une sortie de retenue ROn va rajouter chaque compteur une entre de validation V et une sortie de retenue R

La sortie de retenue R passe 1 pour indiquer au compteur suivant quil peut sincrmenterLa sortie de retenue R passe 1 pour indiquer au compteur suivant quil peut sincrmenter

Lentre de validation V permettra de le contrler : V=1 Comptage, V=0 arrtLentre de validation V permettra de le contrler : V=1 Comptage, V=0 arrt


Compteur Synchrone avec E/S de cascadage

R D C B A V

CTR0

1R D C B A V

CTR3

R D C B A V

CTR1

R D C B A V

CTR2

H

Un compteur ne doit sincrmenter que si tous les compteurs qui sont sa droite sont 9. Autrement dit un compter ne doit valider le compteur suivant (R=1) que si lui mme contient 9 et il reoit V=1 (le prcdent = 9)

R = 1 quand (DCBA=9) ET V=1

Un compteur ne doit sincrmenter que si tous les compteurs qui sont sa droite sont 9. Autrement dit un compter ne doit valider le compteur suivant (R=1) que si lui mme contient 9 et il reoit V=1 (le prcdent = 9)

R = 1 quand (DCBA=9) ET V=1


Compteur Synchrone 4 bits avec E/S de cascadage

H

A B C D

J

K

Q

QH

J

K

Q

QH

J

K

Q

QH

J

K

Q

QH

V

R


dcade Synchrone avec E/S de cascadage

H

A B C D

J

K

Q

QH

J

K

Q

QH

J

K

Q

QH

J

K

Q

QH

V

R

Compteur Synchrone base de bascule D


Faire ltude dun compteur Synchrone 4 bits base de bascules DFaire ltude dun compteur Synchrone 4 bits base de bascules D

DA = A DB = B A DC = C (AB) DD = D (ABC)

DA = A DB = B A DC = C (AB) DD = D (ABC)

DDDD CCCC BBBB AAAA DDDDDDDD DDDDCCCC DDDDBBBB DDDDAAAA

0000 0000 0000 0000 0000 0000 0000 1111

0000 0000 0000 1111 0000 0000 1111 0000

0000 0000 1111 0000 0000 0000 1111 1111

0000 0000 1111 1111 0000 1111 0000 0000

0000 1111 0000 0000 0000 1111 0000 1111

0000 1111 0000 1111 0000 1111 1111 0000

0000 1111 1111 0000 0000 1111 1111 1111

0000 1111 1111 1111 1111 0000 0000 0000

1111 0000 0000 0000 1111 0000 0000 1111

1111 0000 0000 1111 1111 0000 1111 0000

1111 0000 1111 0000 1111 0000 1111 1111

1111 0000 1111 1111 1111 1111 0000 0000

1111 1111 0000 0000 1111 1111 0000 1111

1111 1111 0000 1111 1111 1111 1111 0000

1111 1111 1111 0000 1111 1111 1111 1111

1111 1111 1111 1111 0000 0000 0000 0000

Compteur Synchrone base de bascule D (2)


D

CLK

Q

Q D

CLK

Q

Q D

CLK

Q

Q D

CLK

Q

Q

H

Dcompteur Synchrone base de bascule D


Faire ltude dun dcompteur Synchrone 4 bits base de bascules D

Faire ltude dun dcompteur Synchrone 4 bits base de bascules D

DA = A DB = B A DC = C (A B) DD = D (A B C )

DA = A DB = B A DC = C (A B) DD = D (A B C )

DDDD CCCC BBBB AAAA DDDDDDDD DDDDCCCC DDDDBBBB DDDDAAAA

0000 0000 0000 0000 1111 1111 1111 1111

0000 0000 0000 1111 0000 0000 0000 0000

0000 0000 1111 0000 0000 0000 0000 1111

0000 0000 1111 1111 0000 0000 1111 0000

0000 1111 0000 0000 0000 0000 1111 1111

0000 1111 0000 1111 0000 1111 0000 0000

0000 1111 1111 0000 0000 1111 0000 1111

0000 1111 1111 1111 0000 1111 1111 0000

1111 0000 0000 0000 0000 1111 1111 1111

1111 0000 0000 1111 1111 0000 0000 0000

1111 0000 1111 0000 1111 0000 0000 1111

1111 0000 1111 1111 1111 0000 1111 0000

1111 1111 0000 0000 1111 0000 1111 1111

1111 1111 0000 1111 1111 1111 0000 0000

1111 1111 1111 0000 1111 1111 0000 1111

1111 1111 1111 1111 1111 1111 1111 0000

Dcompteur Synchrone bascules D


D

CLK

Q

QA DCLK

Q

QB DCLK

Q

QCD

CLK

Q

QD

H

Compteur dcompteur Synchrone


D

CLK

Q

QD

CLK

Q

Q

CLK

D

CLK

Q

Q D

CLK

Q

Q

u/d

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