23286-TP2_FSM
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1. Mac On se p Une pos traite pa 1. 2. C c g e 3. d IU TP n°2 – hine à éta ropose de t ssibilité de as du signal Ecrire l’ent machine d’é Créer un fi cette mach graphe d’é parcours su etat0, puis Réaliser un description UT de Marse – Concep ats finis (F traiter l’exe graphe d’ét l STOP… tité, que v états en uti ichier de si hine à états états dessin uivant : etat etat0 Î e e simulatio . Comment eille – Licen ption de FSM) pour rcice conce tats de ce s vous nomm lisant 3 pro mulation (l s finis. Cela né ci-dessu t0 Î etat etat1 Î eta on comporte er vos simu nce Pro. Mic Page 1 machine r le systèm ernant le do séquenceur merez « fsm ocessus (Ne le testbenc consiste à us. Ainsi, il t1 Î etat2 at2 Î etat3 ementale (b ulations. croélectron es à états me de dos osage de liqu est donnée m_dosage » pas effectu ch) pour tes valider les sera néce Î etat3 Î 3 Î etat4 Î behavioral ique et Mic s finis de sage uide (exerci e ci-dessous », et l’arch uer de synth ster toutes s états poss essaire de Î etat4 Î Î etat5 Î simulation) crosystèmes e Moore ice 3) du TD s. Cette sol hitecture d hèse logique s les possib sibles défin valider d’a Î etat6 Î e etat0 ) pour valid (MeMs) D. ution ne de cette e). bilités de is par le abord le etat7 Î der votre IUT de Marseille – Licence Pro. Microélectronique et Microsystèmes (MeMs) Page 2 2. Machine à états finis (FSM) pour la gestion d’un carrefour Le diagramme d'état suivant concerne la gestion des feux d'un carrefour de deux voies à sens unique, chacune étant munie d'un capteur de présence de voiture (voir TD). 1. Ecrire l’entité, que vous nommerez « fsm_carrefour », et l’architecture de cette machine d’états en utilisant 3 processus (Ne pas effectuer de synthèse logique). 2. Créer un fichier de simulation (le testbench) pour tester toutes les possibilités de cette machine à états finis. 3. Réaliser une simulation comportementale (behavioral simulation) pour valider votre description. Commenter vos simulations. 4. Cette machine à états finis doit être intégrée dans le FPGA disponible sur la carte d’expérimentation. Pour le tester, nous utiliserons 2 commutateurs (SW1 et SW0) pour fixer les niveaux logiques des entrées (P1 et P2). Les commutateurs SW7 et SW6 seront utilisés pour respectivement le signal d’horloge et le signal de remise à zéro. Par ailleurs, nous utiliserons les Leds disponibles sur la carte pour indiquer les niveaux des signaux de commande (3 Leds les plus à gauche pour le feu 1 et les 3 Leds les plus à droite pour le feu 2). 5. Créer un fichier de contraintes pour positionner les entrées/sorties aux interfaces cités en question 4. Réaliser la synthèse logique, le placement/routage et programmer le FPGA pour valider la machine à états finis. Faîtes valider par l’enseignant. S0 vert1 rouge2 S1 vert1 rouge2 S2 vert1 rouge2 S3 orange1 rouge2 S4 rouge1 vert2 S7 rouge1 orange2 S6 rouge1 vert2 S5 rouge1 vert2 P1 P2 0 0 1 1 P1 P2 0 1 P1 P2 1 0 P1 P2 1 0 P1 P2 0 0 1 1 P1 P2 0 1 S0 vert1 rouge2 S1 vert1 rouge2 S2 vert1 rouge2 S3 orange1 rouge2 S4 rouge1 vert2 S7 rouge1 orange2 S6 rouge1 vert2 S5 rouge1 vert2 P1 P2 0 0 1 1 P1 P2 0 1 P1 P2 1 0 P1 P2 1 0 P1 P2 0 0 1 1 P1 P2 0 1
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1. MacOn se pUne postraite pa
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Ecrire lentmachine dCrer un ficette machgraphe dparcours suetat0, puis Raliser undescription
UT de Marse
Concep
ats finis (Ftraiter lexegraphe dtl STOP
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s finis. Cela n ci-dessut0 etat
etat1 etaon comporte
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nce Pro. MicPage 1
machine
r le systmernant le dosquenceur
merez fsmocessus (Ne le testbenc consiste
us. Ainsi, il t1 etat2 at2 etat3ementale (b
ulations.
crolectron
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sera nce etat3
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bilits de is par le
abord le etat7
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IUT de Marseille Licence Pro. Microlectronique et Microsystmes (MeMs)
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2. Machine tats finis (FSM) pour la gestion dun carrefour Le diagramme d'tat suivant concerne la gestion des feux d'un carrefour de deux voies sens unique, chacune tant munie d'un capteur de prsence de voiture (voir TD).
1. Ecrire lentit, que vous nommerez fsm_carrefour , et larchitecture de cette machine dtats en utilisant 3 processus (Ne pas effectuer de synthse logique).
2. Crer un fichier de simulation (le testbench) pour tester toutes les possibilits de cette machine tats finis.
3. Raliser une simulation comportementale (behavioral simulation) pour valider votre description. Commenter vos simulations.
4. Cette machine tats finis doit tre intgre dans le FPGA disponible sur la carte dexprimentation. Pour le tester, nous utiliserons 2 commutateurs (SW1 et SW0) pour fixer les niveaux logiques des entres (P1 et P2). Les commutateurs SW7 et SW6 seront utiliss pour respectivement le signal dhorloge et le signal de remise zro. Par ailleurs, nous utiliserons les Leds disponibles sur la carte pour indiquer les niveaux des signaux de commande (3 Leds les plus gauche pour le feu 1 et les 3 Leds les plus droite pour le feu 2).
5. Crer un fichier de contraintes pour positionner les entres/sorties aux interfaces cits en question 4. Raliser la synthse logique, le placement/routage et programmer le FPGA pour valider la machine tats finis. Fates valider par lenseignant.
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