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Réseaux sur puce

Mini Exposé Entre Thésard

Séverine Riso

29 Octobre 2004

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Contexte

DSPDMA

ROM

RF

CANCNA

FPGA

SOC 2004

SOC 2010

10 GHz

Temps de conception

Techno 50 nm

Comment interconnecter ces IP ??

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Interconnexions aujourd’hui

Point à point Commutation de circuit Circuits dédiés

Bus Commutation de paquet Multiplexage

spatiale/temporel

RAM ASIC

uP

ROM

IP

Mémoire

Processeur Mémoire

DMA

PONT

UART I/O

Keypad

BUS processeur-mémoire

BUS I/O

Arbitre

Arbitre

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Pb des interconnexions d’aujourd’hui

Point à point Bus

Parallélisme CompletAucun: une seule

communication à la fois

Consommation d’énergie

Optimisé Forte : connexions longues

Scalabilité Conçu pour un cas particulier Limité quelques cœurs

Fléxibilité Conçu pour un cas particulier Réutilisable

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Réseaux sur puceIP

IP

IP

NOC

wrapper

wrapperwrapper

wrapper

IP

6

Hermes Présentation

[1] Développé au PUCRS Brésil par Fernando Moraes

Ad N00

N° 0

IPAd N10

N° 1

IPAd N20

N 2

IP

Ad N01

N° 3

IPAd N11

N°4

IPAd N21

N° 5

IP

OUEST

NORD

SUD

ESTRouteur

BB

B

B B

LOCAL

Routeur

Arbitre

Un réseau Hermes 3x2

Le switch Hermes

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Hermes handshake

Output Port

Input Port

tx

data_in

rx ack_rx S

witc

h

data_out ack_tx

rx

data_out

txack_tx

Sw

itch

data_inack_rx

1 1 n

n

1

1

Input Port

Output Port

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Métriques d’un réseau

Évaluation des performances: Latence: Temps écoulé entre l’émission et la

réception d’un message mesuré en cycle d’horloge Débit: Quantité maxi d’information délivrée par unité

de temps. Se mesure en message par cycle d’horloge ou en message par noeud.

Évaluation des coûts: Surface du réseau ou du switch se mesure en mm2,

en LUT ou en transistor - 0.17mm2 CMOS 0.35m (SPIN: 0.24mm2 CMOS 0.15m)

Dissipation de puissance se mesure en mW/ Hz.

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Mesure latence vs Charge

Maître

Réseau

Slave

AdresseS # flit AdresseM 00 Tps départ Req

En tête Données

FIFO

AdresseM # flit AdresseS Lat. allé Tps départ Ack

En tête Données

1 2 3 4 5 6 7 …Compteur de cycle d’horloge

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Mesure de la charge

Charge = L / (L + IM) Exemple de Charge = 6 / (6 + 5) = 54%

P1P2

LIM

11

Fonctionnement de la FIFO

001277 320800001274 540800

110 111000 000

Write pointer

Data

Index

Read pointer

0 0 0

43 65 00

FIFOMaître Switch

Data_out Data_in

rx

Ack-rx

tx

Ack-tx

DataData

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Résultats Taille réseau

Latence vs Charge Taille du réseau

050

100150200250300350400

0% 20% 40% 60% 80%

Charge

Late

nce

(cyl

ce d

'hor

loge

)

Réseau 4x8

Réseau 4x4

Réseau 2x2

00 10

01 11

M

FIFO

S

S

M

FIFO

00 10

01 11

20 30

21 31

02 12

03 13

22 32

23 33

00 10

01 11

20 30

21 31

02 12

03 13

22 32

23 33

40 50

41 51

60 70

61 71

42 52

43 53

62 72

63 73

13

Résultats Différents réseaux 32 ports

Latence vs Charge

0

50

100

150

200

250

300

350

0% 5% 10% 15% 20% 25% 30%

Charge

Lat

ence

(C

ycle

d'h

orl

)

Hermes

SPIN

PI-BUS

Hermes sature à 18%

SPIN sature à 25%

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Répartition

Réseau 32 ports, chargé à 16 %En moyenne, les paquets mettent 140 cycles d’horloge. La

latence Min =43 et la latence Max = 291 cycles d’horloge.

L’ecart type est de 63 cycles d’horloge

Gaussienne trop dispersées!!!! -> Qualité de service

0

1000

2000

3000

4000

5000

Nbre de paquet

0 50 50 100 100 150 150 200 200 250 250 300

Latence

Répartition des paquets

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Récapitulatif

Hermes: coûts faibles (surface) mais performance moyenne (latence)

Les réseaux sur puce sont-ils une réelle alternative ?

Ne vaut-il pas mieux améliorer les bus ?

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A faire

A court terme Mesures du trafic Évolution de la latence en fonction de la taille des

paquets A moyen terme

Évaluer une méthode efficace de qualité de service : chemins virtuels, priorités de paquet.

A long terme Implanter et valider cette qualité de service Rédiger et soutenir une thèse