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UNIVERSITE de BRETAGNE du SUD *=*=*=*=*=
ECOLE NATIONALE SUPERIEURE des INGENIEURS de BRETAGNE du SUD (ENSIbs)
REALISE PAR :
AL ECHCHEIKH ALAOUI Adnane
SOUS LA DIRECTION DE :
Mr Eustache Yvan
Année Universitaire 2010/2011
Compte Rendu du TP 1
D’électronique Numérique
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I–Simulation
QUESTION I
1°) Tester une porte Nand
Nous avons pris une porte nand 74LS00 qui avait en entrée deux horloges qui ont donc generée
automatiquement les entrées et nous avons observé la sortie qui se presente sur le schema suivant :
Cette table de verite retrace le fonctionnement de cette porte
U1 :A(A) U1 :A(B) U1 :A(Y)
0 0 1
0 1 1
1 0 1
1 1 0
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QUESTION II
1°) Concevoir un système à 2 entrées et à 4 sorties
Les resultats sont transcrits sur cet oscilloscope
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LE fonctionnemant de ce système est exposé par cette table de verite
U1 :A(B) U1 : B(B) U3 :B(Y) U3 :A(Y) U2 :D(Y) U2 :C(Y)
0 0 0 0 1 0
0 1 0 1 0 0
1 0 0 0 0 1
1 1 1 0 0 0
QUESTION III
1°) Concevoir un système à 6 entrées et à 1 sorties
Les resultats sont sur cet ocsilloscope digital
5
Les resultats de ce système sont decrits dans cette table de verité
U1 :A(B) U1 :B(B) U2:A(B) U3 :A(B) U4:A(B) U5 :A(B) U7 :B(Y)
0 0 1 0 0 0 1
0 1 0 1 0 0 1
1 0 0 0 1 0 1
1 1 0 0 0 1 1
QUESTION IV : Additionneur Full Adder
Table de varité d’un additionneur full adder
A B Rentrée A + B + Rentrée R sortie
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
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Schéma d’un additionneur dont les entrées A et B sont à 1 et Rentrée est à 0 donc la
sortie A+B+Rentrée est à 0 et Rsortie est à 1
Schéma d’un additionneur dont les entrées Aest à 0 et B est à 1 et Rentrée est à 0
donc la sortie A+B+Rentrée est à 1 et Rsortie est à 0
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Symbole du Full Adder :
QUESTION V : Additionneur 4 bits
QUESTION VI : UAL
La table de verité
I0 I1 S1 S2 S3 S4
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Full Adder Full Adder Full Adder Full Adder Cin
A1 A2 A3 A4 B1 B2 B3 B4
S1
S2
S3 S4
Full Adder
Cin
Cout
B A
S
Cout 1 Cout 2 Cout 3 Cout 4
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A B Rentrée A + B + Rentrée R sortie
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Table de verité d’une soustraction
A B Cin S Cout
0 0 0 0 0
1 0 0 1 1
1 1 0 1 1
1 0 1 0 1
0 1 0 1 0
0 0 1 0 0
1 1 1 0 0
0 1 1 1 1
Table de verite d’un nand
A B S 3
0 0 1
0 1 1
1 0 1
1 1 0
Table de verité d’un not
B S4
0 0
1 0
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UALA0
A1
A2
A3
B0
B1
B2
B0
I0 I1
S3
S2
S1
S0
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II – Expérimentation
Exercice 1
Exercice 2
Procédure de test de la porte logique NAND :
Après avoir effectué le branchement des différents composants on effectue les branchements
suivants :
- A et B à 0 : on remarque que l’ampoule s’allume - A à 0 et B à 1 : on remarque que l’ampoule reste allumée - A à 1 et B à 0 : on remarque que l’ampoule est toujours allumée - A à 1 et B à 1 : l’ampoule est éteinte
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Exercice 3
Réaliser un OU avec des portes NAND
Ceci est une porte OU réalisée avec des portes NAND
Les deux entrées sont à 0 donc la sortie est à 0
Réaliser un XOR avec des portes NAND
Fonction XOR :
Les deux entrées sont à 1 donc la sortie est à 0