Université Sidi Mohamed Ben AbdallahFaculté Des Sciences Dhar El Mahraz- Fès
Département De PhysiqueLaboratoire d’Électronique Signaux - Systèmes et Informatique
(LESSI)
Master Micro-électronique 2014/2015
Conception Assistée par Ordinateur (CAO)en Microélectronique
(Cadence)
Réalisé par : Y. ZIADI et Pr H. QJIDAAA.U: 2015/2016
Plan :
• Introduction• Conception Assistée par Ordinateur (CAO)• Les étapes de conception d'un circuit intégré • Conception Assistée par Ordinateur (CAO) en Microélectronique• Logiciel CADENCE
Lancement du logiciel Cadence Création d'une librairie Création d'une cellule Conception et simulation schématique (Exp: inverseur) Initialisation de l'environnement de la simulation Lancement de la simulation Dessin des masques (Layout): Procédures à suivre pour faire un dessin des masques. Vérification des règles de dessin(DRC). Extraction du dessin des masques. LVS (Layout Versus Schematic).
• Projets en conception (A vous de jouer!)
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Introduction
• ENIAC : Electronic Numerical Integrator and Computer
• 1946, J. Eckert et J. Mauchly
• Calcul de tables balistiques
• Base 10
• 18,000 tubes
• 160 m2 au sol, 30 tonnes, 150,000 Watts
• 200,000 Hz
• 5000 additions/soustractions par seconde
• 350 multiplications et 50 divisions par seconde
Un petit historique … pour aboutir à la loi de Moore
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• 1947 : W. Schockley (Bell Labs) invente le transistor (prix nobel de physique 1956 )
• 1958 : J. Kilby (Texas Inst.) conçoit le premier C.I.– Transistors, diodes, condensateurs, fils, … agencés sur une mince plaque de silicium
"I perceived that a method for low-cost production of electronic circuits was in hand.... that instead of merely being able to build things smaller, we could fabricate entire networks in one sequence, and that we had extended the transistor's capability as a fundamental electronics tool."Jack Kilby, 1958, prix nobel de physique 2000
1958 Premier circuit intégré
Introduction
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• 1971
• 400 kHz
• 4 bits
• 1200 FF
• 0,06 MOPS
• 10 microns
• 2300 transistors• 640 addressable bytes
Le premier microprocesseur
Introduction
Intel 4004
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• 1970 Mémoire 4Kbits MOS
• 1972 1er processeur : 4004 (Intel), techno. NMOS
• 1977 16K DRAM et 4K SRAM en production
• 1979 64K DRAM en production
• 1980 Intel® Processeur x86
• 1984 Intel® Processeur 80286 (PC AT)
• 1986 1 mégabit DRAM
• 1988 TI/Hitachi 16-megabit DRAM
• 1990 Intel® Processeur 80286 (fonctions multimédia)
• 1990 Wafer de 20cm en production
• 1991 4 mégabit DRAM en production
• 1993 Intel® Processeur Pentium
Puis tout s'accélère
Introduction
• 1997 Intel® Pentium® II Processor
• 1999 Intel® Pentium® III Processor
• 2000 Intel® Pentium® 4 Processor
• 2002 Intel® Itanium™ 2 Processor
• 2003 Intel® Pentium® M Processor, 1 gigabit DRAM
• …
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INTEL 4004 (1971)Données sur 4 bits
2300 transistors, 10 microns0,06 MOPS, 108 kHz
INTEL Pentium II (1996)Données sur 32 bits
5.5M de transistors, 0.35μ, 2 cm2
200 MHz, 200 MOPS, 3.3V, 35W
25 ans d’évolutions
Introduction
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1999 : Intel® Pentium® III Processor
9.5M Tr, 0.25um, 450MHz – 1GHz
2000 : Intel® Pentium® 4 Processor
42M Tr, 0.18um, 1.5GHz – 3.6GHz
Intel’ Microprocessor Gallery
Introduction
21/10/2015 9Intel’ Microprocessor Gallery
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• Loi de G. Moore (INTEL corp.)
Nombre de transistors
Introduction
Conception Assistée par Ordinateur CAO
Définition:
La conception assistée par ordinateur (CAO) est l'ensemble des logiciels ettechniques de modélisation géométrique qui permet de concevoir et tester - avec unordinateur, des techniques de simulation numérique- réaliser des produitsmanufacturés et les outils pour les fabriquer.
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– modélisation numérique ;– simulation mécanique et calcul des matériaux ;– représentation graphique ;– dessin de plan ;– dessin des masques (microelectronique)– manipulation d’objets 3D ;– gestion de grands assemblages.
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Etape de la conception d’un circuit intégré (IC)
CAO Microélectronique
But de la CAO Micro-électronique:
• Résoudre les problèmes liés à la complexité • Améliorer la qualité• Réduire les durées et les frais de prototypage• Accélérer le «time to market, time to money»• Eviter les erreurs• Echanger les données entre les différents services (systeme, RF)• Réutilisation des éléments d’études (bibliothèques) : IP
=> Il faut un système global (Framework)
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CAO Microélectronique
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Logiciels (framework)
• Synopsys (Solaris/Linux) : synthèse et simulation VHDL
• Cadence (Solaris/Linux) : conception de circuits analogiques et numériques
• Altera MaxPlusII/Quartus (Linux/Windows) : FPGA/CPLD
• Xilinx ISE (Linux/Windows) : FPGA/CPLD
• CoWare(Solaris/Linux) : conception de systèmes, cosimulation
• MentorGraphics/ModelSim(Solaris/Linux/Windows) : simulation VHDL
• MentorGraphics/FPGA Advantage(Solaris/Linux/Windows): synthèse et simulation VHDL orientées FPGA
• Cadence/Orcad/Pspice(Windows) : conception de cartes et simulation analogique
• MentorGraphics/Eldo (Solaris/Linux) : simulation analogique
• …
CAO Microélectronique
Technologie
• CMOS• SOI• BiCMOS• SiGe• ...
Design Kit (fondeurs)
• ST• ATMEL• TI• Intel• Infineon• Philips• …….
Différents outils
• Description (Netlist)• Simulation• Synthèse (Placement Routage)• Dessin des masques• Placement-Routage• Extraction-Vérification
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CAO Microélectronique
Outils de conception
Outils de description• Saisie de schéma • ™ Vues hiérarchiques• Vues vectorisées (affichage)• Langage de haut niveau• ™ VHDL• Verilog• VHDL-AMS (2000)
Outils de simulation• Analogique • ™ Spice• Spectre (Cadence)• Eldo(Mentor)• Numérique (Event driven)• ™ VHDL• ™ Verilog• Mixte• ™ AMS• Spécifique• ™ Spectre RF• ADS• PDS• ……
Outils de vérification (très long!)• DRC • LVS (Layout vs schematic)• Post Layout• …..21/10/2015 Master 2ME 16
CAO Microélectronique
Conception analogique et mixte
Exemple typique de circuit mixte !Problèmes rencontrés :• Coût et durée de développement• Probabilité de reprises élevée• Testabilité
SurfaceEffort
Intellectuel
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CAO Microélectronique
Outils actuels de CAO mixtes (partie analogique)
• Description et simulation comportementale• Dessin et placement routage• Générateurs de transistors, extraction de parasites, routage avec
contraintes• VHDL-AMS : Extension «Mixed Signal Design» de VHDL• Circuits à capacités commutées• Simulateurs spécifiques à temps discret (NeoLinear, NeoCircuit)• Synthèse de filtres• Simulation électrique• Spice avec améliorations (algorithmique, intégration framework,
simulation mixte)• Modèles MOS en cours de standardisation (BSIM V3.3, …)• Problèmes restants : bruit, dispersions, temps CPU
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CAO Microélectronique
Support de la méthodologie «Top-Down»
Fonctionnalités recherchées• Estimation à priori des coûts et
perf(faisabilité des spécifications)• Validation avant réalisation des
spécifications (simulation)• Assistants pour la conception à chaque
niveau d’abstraction• Génération automatique de modèles pour
le niveau d’abstraction sup. ( on ne saitpas faire!)
• Validation globale du système (importantnotamment sur SoC)
• Réutilisation d’expertise de conceptionexistante
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CAO Microélectronique
Méthodes de synthèse
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CAO Microélectronique
Tendances actuelles
• Développement d’outils de productivité pour concepteurs expérimentés assistants pour le layout meilleure intégration de différents niveaux de représentation outils spécifiques pour certaines fonctions (filtres, CAN, CNA,…)
• Amélioration des simulateurs intégration de points nouveaux modèles pour technologies fortement submicroniques
• Adaptation des outils aux nouvelles exigences basse tension & faible consommation montée en fréquence
• Portabilité (IP-ReUse)
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CAO Microélectronique
Généralités
• Le logiciel CADENCE est un outil qui va servir pour la simulation et pour le dessin des masques.• Le concepteur va réaliser toutes les étapes jusqu’au dessin des masques. Le fondeur va ensuite
récupérer les données pour fabriquer le circuit.• Le fonctionnement d’un ASIC dépend des caractéristiques physiques du circuit réalisé par le
procédé de fabrication. La première décision de conception est de choisir la technologie defabrication de son circuit.
• Le fondeur utilise un procédé de fabrication (appelé« technologie ») dont il maîtrise les étapestechnologiques. Ce procédé va donner aux dispositifs des caractéristiques particulières: Beta, CoxLmin.
• Le fondeur fournit un fichier technologique (Design Kit) qui fournit à Cadence ces informations. Ilpeut aussi fournir des standard cells (cellules élémentaires telles un transistor) ou des outils spécifiquesau concepteur.
• Le passage des données entre le concepteur et le fondeur se fait à l’aide d’un fichier de typeGDSII.
• Dans notre cas, on va utiliser Cadence avec le Design Kith cmos8d caractérisé par une longueurminimale de grille de 0.18um.
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Logiciel CADENCE
Lancement du logiciel Cadence
• Avant qu’on puisse lancer Cadence, il y a des fichiers de configuration dont on a besoin dans notre répertoire de travail. Ces fichiers déterminent l’environnement dans lequel Cadence travaille et les librairies qu’on doit inclure dans la session courante.
> cd gpdk180/> icfb &
fenêtre principale de CADENCE (ICFB-LOG)21/10/2015 Master 2ME 23
Logiciel CADENCE
Gestionnaire de librairie
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Logiciel CADENCE
Gestionnaire de librairie
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Logiciel CADENCE
Gestionnaire de librairie
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Logiciel CADENCE
Saisie du schéma
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Logiciel CADENCE
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Add ⇒ instance (ou taper i au clavier pour insert)
Fenêtre permettant l’insertion de nouveaux composants
Fenêtre permettant l’ajout des pin
Add ⇒ Pin (ou taper P au clavier)
Fenêtre permettant l’édition des propriétés
Saisie du schéma
Logiciel CADENCE
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Enregister(Chek and Save)
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Création du symbole
Logiciel CADENCE
21/10/2015 Master 2ME 31
Création du symbole
Logiciel CADENCE
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Création du symbole
Logiciel CADENCE
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Simulation DC :
Logiciel CADENCE
Menu Principal
Nom de la cellule concerné par la simulation
Variable de design
(paramètres de simulation)
Liste des analyses demandées
(DC, TRAN, AC,…)
Analyses −> Choose
Signaux (ou grandeur) à
Observer
Output -> To Be Plotted -> Select
On Schematic
Simulation
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Fenêtre à partir de laquelle on lance la simulation
pour exécuter la simulation
Logiciel CADENCE
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Tools −> AnalogArtist
Analyses −> Choose
Logiciel CADENCE
Simulation DC
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Visualisation des résultats :
Logiciel CADENCE
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Lancement de la simulation:
• L’outil de conception du layout s’appelle Virtuoso.
• La fenêtre LSW indique l’ensemble des couches utilisables.
• Pour chaque couche, on peut voir le symbole graphique ainsi que le nom de la couleur.
LSW (Layer Status Windows)
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Dessin des masques
Logiciel CADENCE
21/10/2015 Master 2ME 39
LSW (Layer Status Windows)
Logiciel CADENCE
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Layout de la Résistance Layout du transistor bipolaire. Layout du condensateur
(a) Layout du transistor NMOS, (b) Layout du transistor PMOS.
(a) (b)
Logiciel CADENCE
Quelques composants:
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La première étape du layout d’un circuit consiste à analyser son schéma électrique. Cela permet d’identifier desblocs fonctionnels « sensibles », qui nécessitent, afin de garantir leur bon fonctionnement, des attentionsparticulières au niveau du layout.
Schéma électrique d'un composant
1. Analyse du schéma électrique
Logiciel CADENCE
Méthodes de base du layout
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2. Réalisation du floor plan
commence par la disposition des composants sur la surface maximale allouée au circuit. On regroupe alors,dans la mesure du possible, les composants par blocs fonctionnels en utilisant une surface la plus petitepossible.
3. Routage des composants
C’est l’ultime étape, qui consiste à relier les composants entre eux, à partir du schéma électrique. Dans unsouci de confort, on prendra garde à conserver la même orientation (horizontale ou verticale) pour un mêmeniveau de métal : cela permet, en cas forte densité de pistes, d’homogénéiser l’utilisation des différentescouches de métaux.
DECONSEILLE ! COMMANDE !
Logiciel CADENCE
Méthodes de base du layout
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Matching :
Les composants d’un même circuit présentent des caractéristiques électriques semblables s’ils sontimplémentés de manière identique. Donc le matching sert à produire un rapport précis de courant ou detension qui soit le plus possible indépendant des tolérances de fabrication et des fluctuations thermiques.
les règles principales du matching :
1- Même structure : Les composants appariés doivent présenter la même structure, taille, et forme de base. 2- Même orientation drain-source par exemple. 3- Distance minimale. 4- Même environnement. 5- Même centre de géométrie : Pour matcher des composants il faut les distribuer d’une façon homogéne
outour d’un centre de gravité
Logiciel CADENCE
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o Exemple 4A et 4B
*interdigit Matching:
*cross-coupled Matching:
*centroid Mathing:
ABABABAB
AABB
BBAA
ABAB
BABA
Logiciel CADENCE
Matching :
21/10/2015 Master 2ME 45
En ce qui concerne la paire différentielle, qui pour fonctionner correctement doit observer une parfaite symétrie entre les deux transistors, on effectue dans la plupart des cas un routage « centroide matching ».
Exemple de centroide commun de paire différentiel
la paire différentielle
Logiciel CADENCE
21/10/2015 Master 2ME 46
Pour les miroirs de courant, les transistors doivent systématiquement être « matched », c'est-à- dire implantés dans le même caisson et avoir la même orientation de grille.
layout d'un miroir de courant
les miroirs de courant
Logiciel CADENCE
21/10/2015 Master 2ME 47
Un dummy est un composant sans influence au niveau du circuit, qui est placé à côté d’un autre composant pour fournir à celui-ci un environnement physique souhaité. Les dummies sont généralement placés aux extrémités de chaînes de composants
La structure dummy
La structure dummy
Logiciel CADENCE
21/10/2015 Master 2ME 48
Les tests :
• Le DRC
• L’extract
• LVS
• Post layout
Logiciel CADENCE
21/10/2015 Master 2ME 49
Exemple de layout d’un convertisseur DC/DC
Logiciel CADENCE
21/10/2015 Master 2ME 50
Test DRC
Logiciel CADENCE
21/10/2015 Master 2ME 51
Test LVS
Logiciel CADENCE
Plan de l'exposer
1) Introduction
2) Etude théorique
3) Etude Partique sous Cadence
4) Layout sous Cadence
5) Conclusion
Références:
1) CMOS Analog Circuit Design by Allen & Holberg
2) Design of Analog CMOS Integrated Circuits by Razavi
Projets en conception