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Présenté par : Debbabi Khaled

Pour obtenir le

Diplôme National d’Ingénieur En

Génie Electrique

Conception des schémas électriques permettant l’ext raction des

paramètres de premier ordre des composants microéle ctroniques.

Réalisé à : STMicroelectronics

Soutenu le 4 Juin 2008

Devant le Jury :

Président : Mr. Bourguiba Riadh

Rapporteur: Mr. Ben Salah Boujemaa

Encadreur ENIT: Mr. Mouine Jaouhar

Encadreur entreprise: Mr. Haddoug Momtez.

Année Universitaire : 2007/2008 Réf : PFE…/GE-08

Avertissement

Ce rapport de stage contient des informations confidentielles appartenant à la société

STMicroelectronics et, à ce titre,

- Il ne peut être publié ou faire l'objet d'une divulgation, par quelque moyen que ce soit,

à l'extérieur de l'établissement où est inscrit son auteur sans l'accord écrit préalable de

STMicroelectronics.

- Il doit être utilisé et diffusé au sein de l'établissement où est inscrit son auteur

uniquement pour les besoins de la soutenance et ne peut être reproduit qu'à des fines

exclusives d'archivage auprès de cet établissement.

Tout manquement par quiconque à ces dispositions est susceptible de causer un préjudice

grave à STMicroelectronics qui pourra en obtenir réparation par tout moyen de droit.

Dédicaces

A Ma Chère et Admirable Mère Sabria жжжжжжжжжж

Ma chère mère, aucun mot, aucune expression ne saura faire ressortir toute émotion avec laquelle je te dédie ce modeste travail, résultat de tes sacrifices démesurés, de tes conseils judicieux, de tes prières, de ta

bienveillance, de ton affection et de ta présence permanente. Que Dieu, le grand puissant te procure la sincérité et une longue vie

saine paisible et heureuse. жжжжжжжжжж

A Mon Cher et Adorable Père Mohamed жжжжжжжжжж

Aucune dédicace ne pourrait exprimer mon affection et mon profond respect.

Tu as été pour moi la personne idéale et j’ai toujours voué une grande admiration pour ta force de caractère, ta sagesse et ta générosité qui

font de toi un père exceptionnel. Je ferai de mon mieux pour rester un sujet fidèle à tes yeux avec

l’espoir de ne jamais te décevoir. Puisse Dieu te garder et te procurer santé, bonheur et longue vie.

жжжжжжжжжж

A mon cher frère Haykel, sa femme Ilhem et ma chère Syrine жжжжжжжжжж

J’espère avoir atteint le seuil de vos espérances. Que ce travail soit l’expression de ma profonde affection. Je vous remercie pour le soutien moral et l’encouragement que vous m’avez accordés. Je vous

souhaite tout le bonheur du monde. жжжжжжжжжж

A mes chers frères M’hamed et Aymen жжжжжжжжжж

Rien ne saurait exprimer l’amour, l’attachement et l’estime que j’ai pour vous.

Je vous souhaite une vie pleine de joie et de succès. Que Dieu vous garde et vous alloues bonne santé et tout le

bonheur du monde. жжжжжжжжжж

A la Mémoire de mes grands parents жжжжжжжжжж

Vos départs me sont très pénibles. Je suis incapable pour exprimer ma gratitude, ma reconnaissance de m’avoir aimé, protégé et aidé.

Mon souhait est que vos âmes soient mises au courant de mon succès. Que Dieu, garde vos âmes dans sa miséricorde.

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A Ma tante Saida et son mari Sidi Ameur жжжжжжжжжж

Tu es et tu resteras toujours une deuxième mère pour moi. Vous étiez là à chaque fois que j’avais besoin de vous.

Que Dieu, le tout puissant, vous garde, vous accorde santé et bonheur, et vous protège de tout mal.

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A Mes Amis жжжжжжжжжж

Imen, Saoussen, Mahran, Ghassen, Aymen, Mabrouka, Manel, Abir, Malek, Ismail, Nidhal, Nabil, Dorra,

Mouna, Nadia, Ahmed, Intissar, Youssef, Fekri, Taha…

Je vous dédie ce travail en signe de reconnaissance, de respect et d’amour

Je vous souhaite beaucoup de succès et bonheur.

Résumé :

a réduction des dimensions des circuits intégrés croit rapidement dans le but

d’augmenter les performances des circuits et miniaturiser des systèmes de plus en plus

complexes dans une seule puce. En fait, la miniaturisation des technologies permet de réduire

les coûts de fabrication et l’encombrement des fonctions réalisées. De nouvelles applications

deviennent envisageables et il est possible d’embarquer de plus en plus d’intelligence. En

contre partie, la réalisation des systèmes fortement intégrés, fiables et performants, n’est pas

sans poser des problèmes, surtout au niveau de la conception. Lors de la conception, tout doit

avoir été prévu, y compris les situations relatives aux conditions extrêmes d’utilisation,

température en particulier, et aux inévitables dispersions technologiques. Ce qui implique

qu’il est indispensable que les effets physiques soient parfaitement pris en compte et que les

dispositifs actifs et passifs, en particulier les résistances et les capacités ainsi que l’ensemble

des phénomènes parasites susceptibles de se produire dans un circuit intégré soient

parfaitement modélisés.

Pour cela on va s’intéresser dans ce projet à la conception des schémas électriques permettant

l’extraction des paramètres de premier ordre des composants microélectroniques

essentiellement, les résistances et les capacités de la technologie CMOS065nm, de créer un

modèle avec ces paramètres, de comparer les résultats de simulation obtenues par ce modèle

et celles du modèle existant et de vérifier que les planches proposées sont valables pour

d’autres technologies.

Mots clés : circuits intégrés, miniaturisation, conception, dispersions technologiques,

résistances, capacités, CMOS065nm, effets physiques, phénomènes parasites, modélisation,

paramètres de premier ordre.

L

Remerciements

Je voudrais remercier profondément Monsieur Hichem Ben Hamida, manager de ST Microelectronics Tunis, de m’avoir accueilli dans cet organisme. De même je tiens à remercier Mr Laurent SALAGER, manager de l’équipe Design Kit, de m’avoir accueilli au sein de son équipe et pour sa disponibilité et son aide. Je remercie Mr Moumtez HADDOUG (Ingénieur de l’équipe Design Kit à ST Tunis) pour son encadrement, sa disponibilité, son suivi et les précieux conseils qu’il m’a prodigués tout au long de mon stage. Je remercie aussi Mr Moez KHEDRI pour sa disponibilité et ses conseils. Je remercie, également, mon encadreur interne, Mr Jaouhar MOUINE, qui a bien voulu assurer la direction de ce travail. Je le remercie infiniment pour sa patience, son assistance et ses précieuses recommandations. Mes pensées de reconnaissance vont également au reste de l'équipe Design Kit, en particulier à Mlle Khaoula HAMMAMI, Anis KTARI, Zied GRISSA, Wissem CHOUCHENE, Wahbi BOUJARRA, Fathi JALEL, Khaled AOUADI, Zied ELABED, Rebh MAJDOUB, Badr CHABBI, Makram BOUDINAR, Ghassen GAALICHE, Mohamed SOULI, Sami HAMROUNI, Khaled BEN NACEF, Asma OUECHTATI, Mohamed Hedi MANSOUR et Mohamed Ridha KHROUF. Qu’ils trouvent ici l’expression de ma profonde reconnaissance pour les critiques et conseils qu’ils m'ont fournit au cours de ce travail.

Sommaire

Sommaire

Introduction générale ..............................................................................................................1

CHAPITRE 1 : Présentation de STMicroelectronics et de l’équipe Design Kit….............3

1 .Introduction ........................................................................................................................ 4 2 .Présentation de STMicroelectronics……………................................................................4 2.1. ST à l’échelle internationale ………..….......................................................................4 2.2. ST Tunis …………………….......................................................................................5 2.3. Division FTM................................................................................................................6 2.4. Equipe Design Kit.........................................................................................................6 2.4.1 .Produit Design Kit .................................................................................................6 2.4.2 .Composition de l’équipe Design Kit......................................................................7 3 .Présentation du sujet ..........................................................................................................8 4 .Conclusion…………...........................................................................................................9

CHAPITRE 2 : Etudes Théoriques.......................................................................................10

1 .Introduction.........................................................................................................................11

2 .Modélisation des composants passifs.................................................................................11 3 .Les résistances intégrées.....................................................................................................12 3.1. La structure...................................................................................................................12 3.2. Les dessins ……………...............................................................................................13 3.3. L’appariement...............................................................................................................14 3.4. Les indices de performance .........................................................................................14 3.4.1 .Coefficient de Température …..............................................................................14 3.4.2 .L’effet Thermoélectrique …..................................................................................15 3.4.3 .Coefficient de Tension ……..................................................................................15 3.4.4 .Réponse en fréquence ….......................................................................................15 3.4.5 .Précision d’appariement …...................................................................................16 3.4.6 .L’erreur de pas de grille …...................................................................................17 3.5. Les différents types de résistance……….....................................................................17 3.5.1 .Les résistances diffusées................................... ...................................................17 3.5.2 .Les résistances de caisson .....................................................................................18 3.5.3 .Les résistances silicium polycristallin ..................................................................19 3.5.4 .Les résistances métalliques…................................................................................20 4 .Les capacités intégrées …..................................................................................................21 4.1. La structure...................................................................................................................21 4.2. Les dessins ……………...............................................................................................21 4.3. Les indices de performance .........................................................................................22 4.3.1 .Capacités parasites structurelles............................................................................22 4.3.2 .Coefficient de Température...................................................................................23 4.3.3 .Coefficient de Tension …......................................................................................23 4.3.4 .Résistances parasites séries ………......................................................................24 4.4. Les différents types de condensateurs .........................................................................24 4.4.1 .Les condensateurs poly-diffusion (condensateur MOS non standard)……….….24

Sommaire

4.4.2 .Les condensateurs poly-poly……………………………………………...….….25 4.4.3 .Les condensateurs métal-poly…………...............................................................26 4.4.4 .Les condensateurs métal-métal (condensateurs MIM) .........................................26

4.4.5. Les condensateurs MOS………………...……………………………….………27 5 .Conclusion …....................................................................................................................28

CHAPITRE 3 : Les résistors de la technologie CMOS065nm............................................29

1 .Introduction..........................................................................................................................30

2 .Vue générale…………………………................................................................................30 2.1. Les bornes….................................................................................................................31 2.2. Classification des modèles …………….......................................................................31 2.3. Les schémas équivalents...............................................................................................31 2.3.1. Schéma équivalent d’un résistor de type Poly…..................................................32 2.3.2 .Schéma équivalent d’un résistor de type OD (actif)….........................................32 2.3.3 .Schéma équivalent détaillé d’un résistor de type « non silicuré », actif ...............33 3 .Modèles de calcul ………...................................................................................................33 3.1. La résistance nominale..................................................................................................33 3.2. Le modèle d’un résistor silicuré ...................................................................................34 3.3. Le modèle d’un résistor non silicuré ...........................................................................35 4 .Les paramètres de premier ordre à extraire …….................................................................35 4.1. La température..............................................................................................................35

4.2. La tension ................................................................................................................... 37 4.3. Capacité parasite……………………….......................................................................39 4.4. Le bruit………..…..……………………......................................................................41 4.5. Le modèle statistique….………………......................................................................44 4.5.1 .Distribution normale..............................................................................................44 4.5.2 .Distribution uniforme............................................................................................44 4.5.3 .Distribution Log-Normale.....................................................................................45

4.5.4 .Qu’est ce qu’une Analyse Monte-Carlo ?.............................................................47 4.6. Les résistances d’accès…………………………………………………………….…49

4.6.1. La famille Rpolys…………………………………………………………..….49 4.6.2. La famille Rpolyn/Rpolyp……………………………………………...……..….50 4.6.3. La famille Rpolyh…………………………..……………………………….………51 5. Comparaison des résultats ………………………..……………………….………….…...…52 5.1. RNPO……………………….………………..…….......…………………….…….….…53 5.2. RNPORPO…...………….……………………..…………………………….…...…...…53 5.3. RPPORPO…...…………….………………..……………………….…….....……......…54 5.4. RHIPORPO……………………………………………………………….……...…..54 5.5. RPODRPO…………………………………………………………………...….…...55 6. Etude des benchs …………….…….………….……..……………………………….…...….55 6.1. Température dc…………...……………………………….……………….……....56 6.2. La capacité parasite…………………………………………..…………….……........57 6.3. IV_dc ………………………………………………………………..…….………....58 6.4. Raccess_ac………………………………………………………………………….…59 7. Conclusion …………...……….……………………..…………………………….……….... 59 CHAPITRE 4 : Les capacités de la technologie CMOS065nm et vérification de la validité de la méthode proposée sur la technologie B7rf…..........................................................................60 1 .Introduction.........................................................................................................................61 2 .Le modèle de la capacité Cplate... ……………………….................................................61

Sommaire

2.1. Nomenclature du modèle ............................................................................................61 2.2. Le schéma équivalent de la capacité …...……………………………...……..….......62 2.3. Les paramètres de premier ordre à extraire.................................................................62 2.3.1 .Ca et Cf0………………………….......................................................................62 2.3.2 .Modèle statistique……………….........................................................................63 2.4. Comparaison des résultats de simulation avec celle du modèle ….............................64 2.4.1 .Cm1mx.................................................................................................................64 2.4.2 .Cmxmx.................................................................................................................64 2.4.3 .Cmxmz.................................................................................................................65 2.4.4 .Cmxmt..................................................................................................................65 3 .Autres modèles de capacités de la technologie Cmos065…..…........................................65 3.1. Modèle de la capacité Cstrip..………….....................................................................65 3.2. Modèle de la capacité Cfringe.....................................................................................65 3.3. Cmetal…………………..............................................................................................65 4 .Etude des benchs ………….……..…………………..……………………………………. . 66 4.1. IV_dc …………………………………………………….…………………....….66 4.2. Cap_ac …....…………………………………………….…………………….….66 4.3. Raccess_ac ……………………………………………………………………….......67 4.4. Température………………………………………………………….……….......…..68 5. Vérification de la méthode proposée sur la technologie B7rf.……………………….....….68 5.1. Les résistors de la technologie B7rf……………………………..……………....….68 5.1.1 .Les paramètres de température des résistors de la technologie B7rf.....................68 5.1.2 .Les paramètres de divergence………………………………………....................69 5.1.3 .Les paramètres de la capacité parasite..…………………………….....................69 5.1.4 .Les résistances d’accès ………………..……………………………...................70 5.2. Les capacités de la technologie B7rf……..………………………...……….….......71 6. Comparaison des résultats entre deux versions de la technologie CMOS065 :5.1/5.2…..71 7. Conclusion………………….………………………..……………………………….…..71

Conclusion générale.....................................................................................................................73

Bibliographie………....................................................................................................................74

Annexes……….............................................................................................................................77

Liste des Figures

Liste des Figures

CHAPITRE 1 : Présentation de STMicroelectronics et de l’équipe Design Kit .......................6 Figure 1. 1 : Infrastructure globale de ST……………………………………………………... 5 Figure 1. 2 : Organisation de ST Tunis………………………………………………………... 6 Figure 1. 3: Schéma de répartition des tâches dans l'équipe Design Kit……………………... 8 CHAPITRE 2 : Etudes Théoriques..............................................................................................25 Figure 2. 1: Structure d'une résistance MOS………………………………………………… 12 Figure 2. 2:Dessin d'une résistance en serpentin…………………………………………….. 13 Figure 2. 3 : Dessin d'une résistance modulaire……………………………………………… 14 Figure 2. 4: Annulation de l'effet thermoélectrique………………………………………… 15 Figure 2. 5: Modèle RC distribué d'une résistance intégrée………………………………… 16 Figure 2. 6: Réponse en fréquence d'un dipôle RCD normalisée…………………………… 16 Figure 2. 7: Structure d'une résistance diffusée……………………………………………… 18 Figure 2. 8: Structure d'une résistance de caisson…………………………………………… 18 Figure 2. 9: Structure d'une résistance silicium polycristalline……………………………… 19 Figure 2. 10: Structure des résistances silicium polycristallines à isolation de substrat renforcée……………………………………………………………………………………... 19 Figure 2. 11: Structure d'une résistance métallique…………………………………………. 20 Figure 2. 12:Structure d'un condensateur intégré…………………………………………… 21 Figure 2. 13: Dessins d'une capacité unitaire………………………………………………… 22 Figure 2. 14: Capacités parasites structurelles et symbole d'un condensateur intégré………. 23 Figure 2. 15: Connexion anti-parallèle et anti-série de deux condensateurs………………… 24 Figure 2. 16: Structure d'un condensateur poly-diffusion…………………………………… 25 Figure 2. 17: Structure d'un condensateur poly-poly………………………………………… 26 Figure 2. 18: Structure d'un condensateur métal-poly……………………………………… 26 Figure 2. 19: Structures d'un condensateur MIM…………………………………………… 27 Figure 2. 20: Structure des quatre condensateurs MOS (substrat de type P) ……………… 28 CHAPITRE 3 : Les résistors de la technologie CMOS065nm..................................................25 Figure 3. 1: Section d’un résistor polycristallin .....................................................................31 Figure 3. 2: Schéma équivalent d’un résistor de type Poly ...................................................32 Figure 3. 3: Schéma équivalent d’un résistor de type OD (actif)...........................................32 Figure 3. 4: Schéma équivalent d’un résistor de type non silicuré, OD (actif).......................33 Figure 3. 5: Layout d’un résistor silicuré...............................................................................35 Figure 3. 6: Layout d’un résistor non silicuré........................................................................35 Figure 3. 7: Planche permettant l’extraction des paramètres de température d’un résistor de type RNPO...........................................................................................................................36 Figure 3. 8: Résultat de la simulation pour l’extraction des paramètres de température d’un résistor de type RNPO pour un cas typique...........................................................................37 Figure 3. 9: Planche permettant l’extraction des paramètres de tension d’un résistor de type RNPO...................................................................................................................................39

Liste des Figures

Figure 3. 10: Les résistances et les capacités parasites dans un résistor .................................39 Figure 3. 11: Planche permettant l’extraction des paramètres cap et cfp d’un résistor de type RNPO...................................................................................................................................41 Figure 3. 12: La densité spectrale du bruit en fonction de la fréquence pour un résistor de type RNPO (W=0.24µm, L=20µm, V=1V)...................................................................................43 Figure 3. 13: Planche permettant l’extraction les paramètres de bruit pour un résistor de type RNPO ((W=0.24µm, L=5µm, V=1V) ...................................................................................43 Figure 3. 14: Propriétés de la source de bruit. .......................................................................44 Figure 3. 15: Loi de distribution normale (gaussienne), uniforme et log-normale. .................45 Figure 3. 16: Planche permettant l’extraction des deux paramètres de divergence d’un résistor RNPO (W=0.24µm, L=5µm) ................................................................................................47 Figure 3. 17: Résultat de l’analyse Monte Carlo pour un résistor de type RNPO (W=0.24µm, L=5µm) ................................................................................................................................48 Figure 3. 18: Planche permettant l’extraction des résistances d’accès pour un résistor de la famille Rpolys ......................................................................................................................49 Figure 3. 19: propriétés d’un résistor de la famille Rpolys ....................................................50 Figure 3. 21: Planche permettant l’extraction des résistances d’accès pour un résistor de la famille Rpolyh......................................................................................................................52 Figure 3. 22: Résultat de la simulation d’un résistor de la famille Rpolyh .............................52 Figure 3. 23: Bench validant la température d’un résistor de la technologie CMOS065nm....56 Figure 3. 24: Comparaison des simulations du bench validant le comportement d’un résistor vis-à-vis de la température. ...................................................................................................56 Figure 3. 25: Bench validant la présence de la capacité parasite dans un résistor de la technologie CMOS065nm. ...................................................................................................57 Figure 3. 26: Comparaison des simulations du bench validant la capacité parasite ................57 Figure 3. 27: Bench validant le comportement DC d’un résistor de la technologie CMOS065nm. ......................................................................................................................58 Figure 3. 28: Comparaison des simulations du bench validant le comportement DC .............58 Figure 3. 29: Comparaison des simulations du bench validant les résistances d’accès ...........59 CHAPITRE 4 : Les capacités de la technologie CMOS065nm.................................................25 Figure 4. 1: Vue de côté d’une capacité CSTRIP ..................................................................62 Figure 4. 2: schéma équivalent d’une capacité CSTRIP ........................................................62 Figure 4. 3: Résultat de l’analyse Monte-Carlo d’une capacité Cplate...................................64 Figure 4. 4: Planche permettant l’extraction des paramètres d’une capacité Cplate................64 Figure 4. 5 : Bench validant le comportement DC d’une capacité de la technologie CMOS065nm. ......................................................................................................................66 Figure 4. 6 : Bench validant l’effet capacitif dans une capacité de la technologie CMOS065nm. ......................................................................................................................67 Figure 4. 7 : Comparaison des simulations du bench validant le comportement capacitif pour une capacité Cstrip. ..............................................................................................................67 Figure 4. 8: Comparaison des simulations du bench validant le comportement d’une capacité vis-à-vis de la température. ...................................................................................................68 Figure 4. 9: Résultat de la simulation pour l’extraction des paramètres de température d’un résistor de type RPO1SAM...................................................................................................69 Figure 4. 10:Autre façon d’extraction des paramètres de premier ordre en CMOS065nm en agissant sur les paramètres géométriques du résistor. ............................................................69 Figure 4. 11 : planche permettant l’extraction des paramètres de la capacité parasite en B7rf (la même qu’en CMOS065)..................................................................................................70

Liste des Figures

Figure 4. 12 : Résultat de la simulation d’une planche permettant l’extraction des résistances d’accès d’un résistor de type Rpolyn en CMOS065 version 5.2 ............................................71

Liste des Tableaux

Liste des Tableaux CHAPITRE 3 : Les résistors de la technologie CMOS065nm..................................................25 Tableau 3. 1: Tous les modèles valables dans la technologie Cmos065 .................................31 Tableau 3. 2: Les paramètres de premier ordre d’un résistor de type RNPO..........................53 Tableau 3. 3: Les paramètres de premier ordre d’un résistor de type RNPORPO...................54 Tableau 3. 4: Les paramètres de premier ordre d’un résistor de type RPPORPO. ..................54 Tableau 3. 5: Les paramètres de premier ordre d’un résistor de type RHIPORPO. ................55 Tableau 3. 6: Les paramètres de premier ordre d’un résistor de type RPODRPO...................55 CHAPITRE 4 : Les capacités de la technologie CMOS065nm.................................................25 Tableau 4. 1: Les différents modèles de la capacité Cplate....................................................62 Tableau 4. 2: Les paramètres de premier ordre d’une capacité Cm1mx. ................................64 Tableau 4. 3: Les paramètres de premier ordre d’une capacité Cmxmx. ................................64 Tableau 4. 4: Les paramètres de premier ordre d’une capacité Cmxmz. ................................65 Tableau 4. 5: Les paramètres de premier ordre d’une capacité Cmxmt. .................................65

Introduction Générale

1

Introduction Générale

’est maintenant un lieu commun que de dire que la microélectronique a pénétré

pratiquement tous les secteurs de l’activité économique et industrielle et que, directement ou

non, elle a un impact important sur notre vécu au quotidien. Et pourtant, nous sommes très

loin d’exploiter l’ensemble des possibilités offertes par la technologie des circuits intégrés,

surtout si l’on considère la dynamique de progrès de ce domaine.

A ce jour, la présence la plus visible de la microélectronique se situe au niveau des

applications bureautiques (PC et périphériques associés, portables, assistants PDA…), des

transports (notamment automobile, systèmes de navigation GPS), des biens de consommation

audiovisuels et multimédia (TV, magnétoscopes, caméra scopes, appareils photo numériques,

chaines hi-fi, walkman, téléphonie cellulaire), de la monétique (cartes à puces), de la

domotique (alarmes).

Mais les circuits intégrés sont aussi des constituants essentiels d’un grand nombre de systèmes

dans lesquels ils sont enfouis : appareillages médicaux ou de mesures scientifiques,

automatismes et robots industriels, systèmes militaires, aéronautique et spatial, vidéo

surveillance, etc.

En fait, la miniaturisation des technologies permettant de réduire les couts de fabrication

et l’encombrement des fonctions réalisés, tout en accroissant leurs performances, de nouvelles

applications deviennent envisageables et il est possible d’embarquer de plus en plus

d’intelligence. La réalisation de systèmes fortement intégrés, fiables et performants, n’est pas

sans poser des difficultés d’ordres multiples, en particulier au niveau de la conception. Outre

la complexité de chaque sous-ensemble homogène, il faut notamment prendre en compte les

possibilités d’interaction entre les fonctions ou blocs constitutifs et faire en sorte qu’elles

n’engendrent pas des dysfonctionnements plus ou moins aléatoires. Cela implique que des

méthodes rigoureuses de travail aient été mises en place et que les équipes de concepteurs

disposent d’outils puissants pour simuler efficacement les circuits en question. Cela implique

également que les dispositifs actifs et passifs et l’ensemble des phénomènes parasites

susceptibles de se produire dans un circuit intégré soient fidèlement représentés par un jeu ou

C

Introduction Générale

2

système d’équations, ou bien même par des tables de valeurs. Cette démarche générale qui

consiste à traduire la réalité des phénomènes sous forme d’entités mathématiques s’appelle la

modélisation.

En pratique il existe différents niveaux de modélisation, car un modèle unique ne saurait

répondre de façon optimale à l’ensemble des besoins. Par exemple pour mettre au point un

nouveau dispositif ou une technologie ou pour étudier de façon approfondie un phénomène

susceptible de se produire, il est indispensable que les effets physiques soient parfaitement

pris en compte. Ainsi si l’on veut être prédictif, c'est-à-dire avoir la capacité d’établir avec

précision les caractéristiques électriques d’un dispositif que l’on n’a pas encore réalisé, il faut

utiliser un modèle dit numérique qui consiste à représenter la réalité par des systèmes

d’équations aux dérivées partielles. La résolution de ceux-ci étant longues, il est clair que ce

type de modèle n’est pas adapté au cas de circuits comprenant un grand nombre de

dispositifs, mais ceux-ci ont déjà tous été réalisés et étudiés auparavant. Ils ont donc

individuellement un comportement qui est parfaitement connu et que l’on peut modéliser de

façon très simplifiée en ne gardant que les phénomènes d’intérêt pour l’objectif visé.

C’est dans ce cadre général que s’inscrit notre projet intitulé « Conception des schémas

électriques permettant l’extraction des paramètres de premier ordre des composants

microélectroniques».

Le présent rapport synthétise tout le travail que nous avons effectué et il s’articule en

quatre chapitres. Le premier chapitre décrit l’environnement de travail et le contexte général

du projet. Dans le deuxième chapitre, on introduit des notions de base indispensables pour

la modélisation des composants microélectroniques. Dans le troisième chapitre, nous mettons

l’accent sur les résistors de la technologie CMOS065nm. Nous présentons les différentes

méthodes d’extraction des paramètres de premier ordre pour ces composants ainsi que les

planches électriques permettant de le faire.

Enfin dans le quatrième chapitre, on effectue le même travail réalisé dans le chapitre

précèdent pour les capacités de la technologie CMOS065nm et on vérifie que la méthode

proposée est valable pour certains types de résistors et de capacités de la technologie B7rf.

3

Chapitre1

P résentation de STM icroelectronics

et

de l’équipe D esign K it

Objectifs :

présenter l'organisme d'accueil. présenter l'équipe qui accueille le projet. présenter le projet à réaliser.

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

4

Chapitre 1

Présentation de STMicroelectronics

et de l’équipe Design Kit

1.Introduction

ette première partie présente d’une manière générale le présent document et le projet que

nous avons réalisé. Nous commençons par présenter l'organisme d'accueil et en particulier le

site ST Tunis. Puis nous donnons une idée sur la division et l'équipe qui accueillent le projet.

Ensuite, nous présentons le projet à réaliser et enfin, nous donnons un aperçu sur

l'organisation de ce document.

2.Présentation de STMicroelectronics

2.1 .ST à l'échelle internationale

La société STMicroelectronics est un fabricant mondial de semi-conducteurs. La société

conçoit, développe, fabrique et commercialise une vaste gamme de circuits intégrés et de

composants discrets utilisés dans de nombreuses applications microélectroniques: les

télécommunications, les produits grand public, les applications industrielles ainsi que les

systèmes de contrôle.

Le Groupe ST est né en juin 1987 suite au regroupement de Thomson Semiconducteurs

(France) et de SGS Microelectronica (Italie). Depuis cette date, la société a considérablement

étendu et enrichi sa gamme de produits et de technologies et renforcé son réseau de

distribution et de fabrication en Europe, en Afrique, en Amérique du nord, au Japon et dans la

région Asie-Pacifique. Depuis décembre 1994, la compagnie a été placée sur la bourse des

valeurs de New York (NYSE : STM), sur la bourse de Paris, et depuis juin 1998 sur celle de

Milan.

En 2006, STMicroelectronics a été classée la cinquième plus grande compagnie de semi-

conducteurs dans le monde, avec une progression qui montre l'expansion rapide de la

compagnie. En fait, STMicroelectronics offre une gamme étendue de produits diversifiés et

développe les meilleures méthodes de conception et processus de fabrication. D'ailleurs, ST a

C

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

5

créée des alliances stratégiques avec les clients, les fournisseurs, et avec d'autres fabricants de

semi-conducteurs afin d'améliorer ses compétences et de créer une complémentarité efficace.

ST a maintenant plus de 1500 clients parmi lesquels Alcatel, Bosch, Daimler Chrysler, Ford,

Gemplus, Hewlett-Packard, IBM, Motorola, Nokia, Nortel Networks, Philips, Seagate

Technology, Siemens, Sony, Thomson Multimedia et Western Digital.

ST a su transformer son puissant réseau de partenaires de classe mondiale en une source

de croissance exceptionnelle pour la société. Ces partenariats incluent des alliances

stratégiques avec des clients clés, des alliances de développement technologique avec des

clients et d’autres fabricants de semi-conducteurs, des alliances de développement avec des

fournisseurs d’équipements, de matières premières, de logiciels de 1CAO et de propriété

intellectuelle, ainsi que des partenariats avec des universités, des instituts de recherche et des

structures de recherche et de développement multinationales.

Aujourd'hui, ST emploie plus de 50 000 personnes, dispose de 16 centres de recherche et

de développement avancée, 39 centres de conception et d’applications, 17 sites de production

et 78 bureaux de vente dans 36 pays.

Figure 1. 1 : Infrastructure globale de ST

2.2 .ST Tunis

Le site de Tunis est l’un des sites les plus diversifiés de l’entreprise. Reflétant son rôle

multifonctionnel et multidisciplinaire, les familles de produits pour lesquelles le site

1 CAO : Conception assistée par ordinateur

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

6

développe des applications logicielles renferment une gamme étendue de circuits

microélectroniques qui couvrent tous les secteurs.

Le site de Tunis peut être qualifié comme un centre de conception et d’application puisque

son activité couvre les différents projets appartenant aux divisions suivantes :

• La division Microcontrôleur

• La division des micros noyaux et des outils de développements

• La division Set Top Box

• La division de conception des microcontrôleurs (CMG)

• La division FTM: Front End Technology and Manufacturing

Figure 1. 2 : Organisation de ST Tunis

2.3 .Division FTM

Le groupe est une fusion entre les deux organisations CFM et CRD sous le nom de FTM

ou "Front-End Technology and Manufacturing".

Ce groupe a pour mission de développer une plateforme technologique avancée offrant aux

autres divisions et aux partenaires stratégiques des opportunités pour investir dans les

nouvelles technologies innovatrices et les outils de conception.

2.4 .Équipe Design Kit

L’équipe Design Kit est chargée de la mise à jour continuelle du produit Design Kit en

intégrant chaque fois de nouvelles technologies.

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

7

2.4.1 .Produit Design Kit

Le produit "Design Kit" est un logiciel qui aide les concepteurs des circuits intégrés dans

leur tâche de conception en leur fournissant tous les outils élémentaires. Pour une technologie

particulière telle que les technologies CMOS, BiCMOS… Ce logiciel offre au concepteur un

environnement complet avec les composants microélectroniques. Le travail de l’équipe

comprend tout le flux de vérification de ces composants et de développement des outils de

vérification.

Le Design Kit est un ensemble de données technologiques et d'outils pour la conception des

cellules et des circuits intégrés complet. Le Design Kit est spécifique à une technologie

donnée et par conséquent il existe autant de Design Kits que de technologies. L'ensemble de

ces données peut être classé comme suit :

• La définition des couches disponibles pour le dessin.

• Les composants élémentaires disponibles (dessins et symboles utilisés dans les schémas

électriques).

• Les paramètres électriques de simulation.

• Les données pour la vérification des schémas électriques et des dessins.

• Les données pour l’extraction des effets parasites.

2.4.2 .Composition de l’équipe Design Kit

L’équipe Design Kit a pour fonction le développement et la livraison des produits Design

Kit. Elle est composée de sept équipes qui sont:

• L’équipe "Front End": cette équipe a pour rôle de fournir les modèles des composants

standards tels que transistors MOS, diodes, résistances et capacités et c’est au sein de cette

équipe que j’ai effectué mon projet de fin d’étude.

• L’équipe "Post Layout Simulation": son rôle est le développement des modules pour le

contrôle et l’extraction des parasites.

• L’équipe "Layout Vérification Team": sa mission est de vérifier la conformité d’un layout

par rapport à son schématique (LVS) ou par rapport aux règles (DRC) imposées par le

technologue.

• L’équipe "PCell Team": son rôle est de fournir des librairies de générateurs de layout ou

pcells.

• L’équipe "Design Kit Intégration": son rôle est regrouper les différents modules fournis par

les autres activités aux différentes étapes de travail dans un seul package logiciel et de le

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

8

valider. Les membres de cette équipe sont donc les derniers opérant dans la chaîne de

construction d’un Design Kit.

• L’équipe "Tools": son rôle est de fournir les outils informatique et les mises à jour

nécessaires des produits pour les différentes équipes du DK.

• L’équipe "Multi-Specialty": pour la coordination avec les différentes équipes.

Sa structure peut être résumée par la figure suivante:

Figure 1. 3: Schéma de répartition des tâches dans l'équipe Design Kit

3.Présentation du Sujet

Le groupe Front End de l’équipe Design Kit est responsable de la conception des modèles

des différents composants microélectroniques dans les circuits intégrés.

Ainsi ma mission, tout au long de ce stage, est de concevoir des planches électriques

permettant d’extraire les paramètres de premier ordre de ces composants en tenant en compte

des différents phénomènes physiques susceptible de se produire.

Plus précisément, il s’agit de :

Déterminer les paramètres de premier ordre qu’on doit extraire.

Faire une étude théorique en cherchant comment on peut les extraire.

Concevoir des schémas électriques permettant de trouver ces paramètres.

Comparer les résultats trouvés par simulation avec ceux disponibles dans les modèles.

Chapitre1 Présentation de STMicroelectronics et de l’équipe Design Kit

9

Réaliser mon propre modèle en introduisant les paramètres trouvés par simulation.

Comparer les résultats de simulation des différents benchs permettant de valider ces

composants.

Vérifier que les planches proposées sont valables pour n’importe quelle technologie.

4.Conclusion :

Ce chapitre a donné l’occasion de présenter l’organisme d’accueil, l’environnement du

travail à savoir le produit Design Kit ainsi que l’équipe qui en est responsable du projet, et les

objectifs à atteindre. En vue de suivre un avancement logique dans ce rapport, une étude de

l’existant fera l’objet du prochain chapitre intitulé Etude Théoriques.

10

Chapitre2

E tudes Théoriques

Objectifs :

Comprendre la structure des composants microélectroniques. Etudier en détail la structure des résistances intégrées. Etudier en détail la structure des capacités intégrées.

Chapitre2 Etudes Théoriques

11

Chapitre 2

Etudes Théoriques

1. Introduction:

es performances des circuits radiofréquences dépendent des composants actifs mais

aussi de la qualité et de la précision des composants passifs. Nous pouvons citer les

résistances, les capacités et les inductances ; ces composants étant utilisés dans les

amplificateurs faible bruit et les oscillateurs contrôlés en tension par exemple.

Ces composants peuvent être situés à l’extérieur ou intégrés sur la puce de silicium. La

première solution présente des inconvénients tels qu’une taille et un prix plus élevés mais

également de moindres performances. Il y’a donc depuis une décennie de nombreux efforts

pour rendre possible la seconde approche.

Avant de rentrer dans le vif du sujet, une présentation théorique servira d’introduction afin de bien

comprendre la structure des différents composants étudiés lors de la réalisation de notre projet.

Nous abordons donc dans ce chapitre l’étude théorique en détail des résistances et des

capacités intégrées.

2. Modélisation des composants passifs :

La technologie silicium présente deux inconvénients majeurs. D’une part le substrat est

dissipatif et d’autre part, en raison de la faible distance entre les composants réalisés au sein

des couches diélectriques déposées sur le substrat et le substrat lui-même, il existe des

capacités parasites qui ont par conséquents de limiter la fréquence de fonctionnement [1].

Ces deux problèmes représentent une partie de l’ensemble des phénomènes et des

couplages qui interagissent de façon plus ou moins complexe aux seins des composants

passifs intégrés sur une puce de silicium. La compréhension et le contrôle de l’ensemble des

paramètres correspondants sont primordiaux pour l’optimisation de ces composants, et pour

leur utilisation au sein de fonctions par l’intermédiaire de modèles électriques fiables et

réalistes.

L

Chapitre2 Etudes Théoriques

12

Tout d’abord on peut distinguer trois familles de composants passifs en terme de complexité

relative et à leurs compréhensions, leur optimisation et enfin leur modélisation. Par ordre

croissant, on citera les résistances et les capacités, les interconnexions et enfin les

inductances, et dispositifs associés tels que les transformateurs.

Pour la modélisation plusieurs techniques sont possibles. On peut utiliser des formules

analytiques, des outils de simulation et la mesure hyperfréquence suivant la nature physique

du paramètre que l’on cherche à déterminer. Par exemple, pour une inductance spirale, il est

facile de déterminer son inductance propre mais la connaissance précise de l’évolution

fréquentielle de son coefficient de qualité n’est possible qu’à l’aide d’une simulation

électromagnétique fréquentielle à trois dimensions ou une mesure hyperfréquence.

Dans une première partie nous débutons par le composant résistance. En effet, ce

composant fait appel à de nombreux phénomènes et présente des couplages dont la

compréhension permettra d’aborder plus facilement les autres dispositifs. De plus une des

propriétés dans l’étude des dispositifs passifs sur silicium a été le développement de ce

composant. Il a fait l’objet de nombreux travaux dans le milieu universitaire, et de

démonstration de faisabilité et d’intégration au sein des procédés technologiques industriels.

La simulation apparaît donc comme un outil nécessaire et primordial pour la modélisation

des composants passifs. S’adaptant aux exigences de la conception de circuits en gamme

centimétriques et millimétriques sur un substrat, la simulation électromagnétique a atteint une

maturité suffisante pour la modélisation de circuits planaires ou à 3 dimensions.

3.Les résistances intégrées :

3.1.La structure:

Une résistance intégrée passive est toujours constituée d'une zone résistive située entre

deux contacts (figure 2.1)

.

Figure 2. 1: Structure d'une résistance MOS

Chapitre2 Etudes Théoriques

13

Quelque soit le type de matériau, pour une zone résistive de largeur W, de longueur L, de

profondeur d et de résistivité moyenne ρ on peut écrire :

dW

LR

*

*ρ= (2.1) [1]

Si d'une part, on définit la "résistance carrée" par le rapport SR endsq

ρ=Ω, qui est une

caractéristique technologique fonction du matériau utilisé, et si d'autre part on nomme contR la

résistance de contact, qui est également une caractéristique technologique fonction des

matériaux en présence et du dimensionnement de la prise assurant les connexions, une

résistance intégrée s'exprime formellement par la relation :

SScontScont nRRW

LRRR **2*2 +=+= (2.2) [1]

Le paramètre Sn correspond au nombre de carrés élémentaires nécessaire à la fabrication de la

résistance intégrée.

3.2.Les dessins:

Le plus souvent, les grandeurs L et W définissant la résistance sont très différentes

(L>> W), et pour des raisons évidente d'encombrement, on est conduit à dessiner les longues

résistances sous la forme d'un serpentin (figure 2.2) ou d'un réseau de modules élémentaires

(figure2.3) interconnectés en série et éventuellement partiellement en parallèle. Pour le

premier type de dessin, du fait de la présence de coudes, nc étant le nombre de coudes, il faut

modifier le nombre de carrés élémentaires, pratiquement en utilisant la formule empirique

)*44.0(**2 SSScont nnRRR −+= (2.3) [1]

Il est à noter que d'autres formes de coudage peuvent être utilisées et que cette technique est

réservée à la réalisation de résistances relativement peu précises.

Figure 2. 2:Dessin d'une résistance en serpentin

Quant au second type de dessin, il est utilisé lorsqu'un appariement entre plusieurs résistances

est recherché. Dans ce cas les techniques de dessin de masque appropriées (modules

Chapitre2 Etudes Théoriques

14

interdigités à centre géométrique commun) seront mises en œuvre. Pour obtenir des valeurs de

rapport non entier, les derniers éléments de l'empilage peuvent ne pas être unitaires.

Figure 2. 3 : Dessin d'une résistance modulaire

3.3 .L’appariement :

Parmi les circuits de la microélectronique, les applications analogiques, telles que les

amplificateurs, les convertisseurs de type analogique/digital et digital/analogique, occupent

une place grandissante du fait de l’incroyable montée en puissance des nombreux appareils

audio et/ou vidéo. De plus, le bon fonctionnement de ces blocs de circuits analogiques peut

être perturbé par la dispersion de caractéristiques électriques observées pour des dispositifs

aux dimensions identiques. De ce fait, des études d’appariement doivent être menées afin

d’évaluer l’amplitude des fluctuations électriques, et de prendre les dispositions nécessaires

au niveau de la conception des circuits.

Le désappariement est la différence qui apparaît au niveau des paramètres électriques entre

deux dispositifs supposés identiques et placés dans le même environnement.

3.4. Les indices de performance :

3.4.1. Coefficient de température :

La variation en température d'une résistance intégrée provient essentiellement de la

dépendance de la mobilité des porteurs en fonction de cette dernière. Le modèle physique

pour la température, T0 étant la température de référence, est donc de la forme :

R

T

TTRTRR α−== ))(()(

00 (2.4) [4]

A partir de la dérivée de R par rapport à la température T on peut définir le coefficient de

température :

Chapitre2 Etudes Théoriques

15

TdT

dR

RTCR Rα−== 1

Avec [ ]2...2 +−≈Rα (2.5) [4]

3.4.2. L’effet thermoélectrique :

Lors de la prise de contact sur chaque module de la résistance intégrée, il y a création d'un

potentiel de contact, de valeur différente à chaque extrémité du module du fait du gradient de

température. C'est l'effet thermoélectrique qui correspondant à une polarisation de chaque

module. Ainsi, afin d'annuler cette polarisation on doit interconnecter chaque module comme

indiqué sur la figure 2.4. On notera qu'une annulation complète de l'effet thermoélectrique ne

peut être réalisée que si la résistance est composée d'un nombre pair de modules.

Figure 2. 4: Annulation de l'effet thermoélectrique

3.4.3. Coefficient de tension

La prise en compte de l'influence électrique des différents matériaux situés à proximité de

la zone résistive susceptible de modifier la résistivité est effectuée par le coefficient de tension

VCR tel que

).2.11)(()( 20 VVCRVVCRVRVRR ++== (2.6) [4]

Le paramètre V est la tension moyenne aux bornes du dispositif considéré.

3.4.4. Réponse en fréquence

Indépendamment du matériau utilisé, à toute résistance R, on peut associer une capacité

parasite C répartie entre le barreau résistif et le substrat. Symboliquement, surtout pour les

hautes fréquences une résistance intégrée est représentable par le circuit RCD de la

figure2.5 :

Chapitre2 Etudes Théoriques

16

Figure 2. 5: Modèle RC distribué d'une résistance intégrée

Elle peut donc être formellement décrite par la matrice admittance :

Ainsi, toute résistance intégrée présente un caractère passe-bas avec une pente asymptotique

de l'ordre de 10dB/décade.

Figure 2. 6: Réponse en fréquence d'un dipôle RCD normalisée

Avec RC

Fd π2

1= : la fréquence de coupure.

3.4.5. Précision d'appariement et tolérance locale

Si on considère l'expression de l'écart type σR, la résistance carrée Rs étant un paramètre

dépendant statistiquement des fluctuations spatiales, l'erreur d’appariement entre deux

résistances identiques Ra et Rb proches l'une de l'autre est modélisable à partir de l'écart type

2

2

2

22

L

M

W

M

WL

MM

LWa

R ++= (2.8)

(2.7) [1]

Chapitre2 Etudes Théoriques

17

Les constantes Ma, ML et MW sont des paramètres technologiques déterminés par

caractérisation et pouvant être fournis par le fondeur.

Ainsi avec ba dRdRdR −= et 222dRbdRadR σσσ += on peut définir la tolérance locale

d'une résistance R par rapport à sa valeur nominale [4]

2

2

2

22

2

1

2)(

L

M

W

M

WL

MM

R

dRTL

LWaRR ++=== σ (2.9) [4]

3.4.6. L’erreur de pas de grille:

Le pas de grille non nul des masques (résolution finie de l'ordre de 0.1Lmin des transistors)

introduit inévitablement une erreur d'arrondi. Dans le pire cas, la largeur W étant une donnée

choisie multiple du pas de grille avec

)5.01(L

pdg

W

LRsRrealisee += (2.10) [3]

Le pas de grille (pdg) introduit sur une résistance R une erreur relative sur chaque module

L

pdg

R

Rs

L

pdgpdg 5.0)1(5.0 ≈+<ε

Cette erreur est minimisée en prenant des longueurs de dispositif très grandes

( min100LW ≈ ). Il faut toutefois noter que pour la réalisation de rapports de résistances, cette

erreur d'arrondi peut facilement être gérer en systématisant les erreurs de pas de grille dans un

même sens par défaut ou par excès.

3.5. Les différents types de résistance :

Dans une technologie MOS standard, selon le matériau utilisé on peut disposer :

• de résistances diffusées

• de résistances de caisson

• de résistances silicium polycristallin

• de résistances métalliques

3.5.1. Les résistances diffusées

Une zone résistive peut être créée directement lors de la diffusion de la source ou du drain

des transistors MOS. Pratiquement, une résistance diffusée est toujours située à l'intérieur d'un

Chapitre2 Etudes Théoriques

18

caisson, polarisée par une source de tension "non bruitée", assurant un découplage électrique

par rapport au substrat. La figure2.7 représente une résistance diffusée de type P. Si la

technologie le permet une résistance diffusée de type N peut être réalisée en inversant le type

de tous les semi-conducteurs en présence.

Figure 2. 7: Structure d'une résistance diffusée

Ce type de dispositif présente une capacité de jonction (polarisée en inverse) répartie entre le

barreau résistif et le caisson. La diffusion de la source et du drain étant un processus

relativement bien contrôlé, une précision absolue de l'ordre de 10% est réalisable pour des

valeurs de RS de quelques dizaines Sq/Ω . Les coefficients de température sont de l'ordre de

quelques centaines de Cppm o/ et les coefficients de tension de l'ordre de quelques centaines

de Vppm/ .

3.5.2. Les résistances de caisson

En utilisant la zone faiblement dopée du caisson d'isolation des transistors P ou N, il est

possible d'obtenir des résistances de fortes valeurs ( SqKqqs /. Ω ). La zone résistive étant

directement couplée électriquement au substrat (figure2.8), ce type de résistance est très

sensible au bruit de substrat et son utilisation est pratiquement limitée au traitement des

signaux électriques statiques. En termes d'indices de performance, par rapport à la résistance

diffusée, elle est nettement plus mauvaise avec une précision absolue de l'ordre de 50% un

TCR de quelques 1000ppm/°C et un VCR de quelques 10000ppm/V.

Figure 2. 8: Structure d'une résistance de caisson

Chapitre2 Etudes Théoriques

19

3.5.3. Les résistances silicium polycristallin

Une résistance silicium polycristallin est électriquement isolée du reste du circuit par un

champ d'oxyde épais (figure 2.9), la capacité parasite répartie entre le barreau de silicium et le

substrat est ainsi très faible. Elle peut être réalisée à partir du matériau de grille des transistors

pour les filières technologiques à un seul niveau de silicium polycristallin (poly 1) ou le

deuxième niveau d'interconnexion pour les filières à deux niveaux (poly 2). Pour obtenir des

valeurs de résistance élevées ( sqqqs /1000. Ω ) la phase technologique de silicidation doit être

bloquée. Certaines filières technologiques, spécifiquement analogiques, disposent d'un

troisième niveau (poly H) permettant la fabrication de résistances à haute résistivité

( sqqqs /1000. Ω ). [4]

Un renforcement de l'isolation par rapport au substrat peut être obtenu par la formation

d'un écran à partir d'un caisson ou de la seconde zone cristalline (figure2.9). On peut noter que

dans ce dernier cas, la structure obtenue est très proche de la ligne RCD et que si la résistance

utile est la résistance poly 1, un blindage contre les effets extérieurs au circuit est réalisé. Les

résistances polysilicium sont caractérisées par une précision absolue de l'ordre de

quelques10%, un coefficient de température de l'ordre de quelques centaines de Cppm o/ et

un coefficient de tension de l'ordre de quelques centaines de Vppm/ . Les indices de

performances de la résistance poly H, technologiquement moins bien contrôlés, sont

généralement inférieurs à ceux des résistances poly 1 et poly 2.

Figure 2. 9: Structure d'une résistance silicium polycristalline

Figure 2. 10: Structure des résistances silicium polycristallines à isolation de substrat renforcée

Chapitre2 Etudes Théoriques

20

3.5.4. Les résistances métalliques

Les résistances métalliques sont d'un usage très particulier puisqu’elles sont caractérisées

par une résistance carrée très faible ( sqmRS /50 Ω≈ ). Ne permettant que la réalisation de très

faibles résistances ( Ω.qqs ) elles sont principalement utilisées pour la génération des diviseurs

de tension à partir d'une échelle résistive (figure2.11), rencontrés en conversion analogique-

numérique rapide.

Figure 2. 11: Structure d'une résistance métallique

Chapitre2 Etudes Théoriques

21

4. Les condensateurs intégrés :

4.1. La structure:

Un condensateur intégré est toujours constitué de deux zones conductrices (les électrodes

ou armatures) séparées par un isolant (le diélectrique en oxyde) (figure 2.12).

Figure 2. 12:Structure d'un condensateur intégré

Pour des zones conductrices de largeur W, la capacité a pour valeur :

LWt

Cox

ox ..ε

= (2.11) [2]

Le rapport ox

ox

t

ε étant un paramètre technologique (oxε : permittivité de l’oxyde), la valeur de

la capacité est directement fixée par le concepteur à partir du dimensionnement de la

surface LW. .

4.2. Les dessins :

Indépendamment de la technique de fabrication, la valeur d'une capacité d'aire donnée

LWA .= est sensible aux fluctuations aléatoires périphériques, elle est donc entachée d'une

erreur relative telle que

WA

W

AWLWLC

dC 11111)( +=

+∝σ (2.12) [5]

Par annulation de la dérivée, on constate que cette erreur peut être minimisée avec LW = ,

c'est-à-dire si le condensateur est carré.

D'autre part, pour minimiser l'erreur d'appariement, les condensateurs intégrés sont constitués

de condensateurs unitaires (Cunit) interconnectés par aboutement ou par prise de contact sur

l'armature supérieure. On arrive ainsi aux quatre dessins types de la figure2.13. On notera la

présence d'ergots situés sur les cotés des condensateurs pour compenser les éventuelles

défauts d'alignement des masques. Il a été montré que la présence d'angles sur le dessin est un

facteur aggravant pour l'erreur d’appariement, la coupure à 45°des angles de la structure c,

non admise dans certaines filières technologiques, améliore légèrement la précision en

Chapitre2 Etudes Théoriques

22

"arrondissant" les angles de la structure b, alors que la structure d, dite structure "sans coin"

pour laquelle les angles ne sont pas définis par lithographie, est susceptible la réduire d'un

facteur de l'ordre de deux. [5]

Figure 2. 13: Dessins d'une capacité unitaire

a: pour connexion par aboutement b: pour connexion par prise de contact sur le dessus c: haute précision à coins coupés d: très haute précision sans coin

4.3. Les indices de performance:

4.3.1. Capacités parasites structurelles :

Indépendamment de la technique de fabrication, comme l'indique le schéma de la

figure2.14, tous les condensateurs intégrés présentent par rapport au substrat un jeu de

capacités parasites structurelles. La capacité la plus grande, Cpb, est située entre l'armature

basse et le substrat. L'électrode basse devant être isolée électriquement du substrat.

Typiquement elle est de l'ordre de C/5 à C/20 selon la technique de fabrication. La seconde

capacité Cph a pour origine d’éventuel recouvrement entre l'armature supérieure et le substrat.

Elle est typiquement d'un ordre de grandeur plus petite que Cpb.

A ces capacités structurelles intrinsèques, il convient d'ajouter les capacités parasites

extrinsèques dues aux lignes de connexion reliant le condensateur intégré au reste du circuit.

Sa valeur, est dépendante de l'application. De part ses capacités parasites structurelles, un

condensateur intégré est fortement dissymétrique, il est donc important de veiller à son sens

de connexion. Pour ce faire, au niveau du symbolisme, l'usage est de différentier les deux

armatures.

Chapitre2 Etudes Théoriques

23

Figure 2. 14: Capacités parasites structurelles et symbole d'un condensateur intégré

4.3.2. Coefficient de température

Le coefficient de température TCR d'un condensateur intégré a principalement pour

origine :

• La dilatation de la surface des armatures.

• La dépendance de εox avec la température.

• La dépendance des charges d'espace avec la température.

Il est généralement faible puisque de l'ordre de 10ppm °C [6] et de ce fait généralement

négligé. Formellement, il est pris en compte en écrivant :

)).(1)(()( 00 TTTCCTCTCC −+== (2.13) [4]

4.3.3. Coefficient de tension :

Par influence électrique, il peut y avoir une modification des charges aux interfaces du

diélectrique. Cette dépendance aux conditions de polarisation peut être prise en compte par le

coefficient de tension VCC tel que :

)..1)(()( 2210 VVCCVVCCVCVCC ++== (2.14) [4]

Le paramètre V est la tension moyenne aux bornes du dispositif. Le coefficient de tension du

second ordre VCC2 traduit éventuellement la non linéarité du phénomène. Dans des

applications très hautes performances (en filtrage et en conversion) il est possible de limiter

l'influence de cette non linéarité par une connexion antiparallèle de deux condensateurs [4],

toutefois cette technique à l'inconvénient d'augmenter significativement les capacités parasites

structurelles (figure 2.15) en les symétrisant. On peut toutefois noter que cette symétrisation a

l'avantage d'équilibrer électriquement la structure. Cette potentialité peut être mise à profit

lors de la conception des dispositifs analogiques traitant le signal analogique sous forme

différentielle. Une autre technique consiste à effectuer une connexion anti-série (tête bêche)

de deux condensateurs [13]. La linéarité du dispositif est nettement améliorée, mais la surface

capacitive correspondante est doublée et une perte de précision est introduite par les deux

capacités parasites structurelles hautes.

Chapitre2 Etudes Théoriques

24

Figure 2. 15: Connexion anti-parallèle et anti-série de deux condensateurs

4.3.4. Résistances parasites séries

Inévitablement à tout condensateur intégré, on peut associer une résistance parasite en

série avec la capacité, dépendante de la technique de réalisation. Cette résistance,

généralement faible puisque de l'ordre de qqs Ω/sq pour le polysilicium salicidé et qqs 10

Ω/sq pour la diffusion, n'est réellement à considérer que pour la réalisation de certaines

fonctions analogiques temps continu hautes fréquences. Il est à noter que du fait de la très

bonne qualité des oxydes, on considère que la résistance de fuite est très grande, le coefficient

de qualité du condensateur est ainsi infini.

4.4. Les différents types de condensateurs :

Dans une technologie CMOS standard modifiée, selon les matériaux utilisés, on peut disposer de :

• condensateurs poly-diffusion.

• condensateurs poly-poly.

• condensateurs métal-poly.

• condensateurs métal-métal.

A ces quatre types on peut adjoindre les condensateurs standards MOS.

4.4.1.Les condensateurs poly-diffusion (condensateur MOS non standard) :

Cette structure est obtenue par un dépôt d'oxyde sur une région fortement dopée implantée

dans le substrat (figure 2.16). Cette zone à fort dopage, nécessite l'utilisation d'un masque

supplémentaire "non standard" puisque son implantation ne peut être réalisée au travers de la

couche polycristalline qui sert de masque pour l'implantation des zones faiblement dopées

dans une filière auto alignée. D'autre part, la croissance de l'oxyde étant plus rapide sur zone

fortement dopée, son épaisseur est supérieure à celle de l'isolant de grille du transistor MOS.

Chapitre2 Etudes Théoriques

25

Les valeurs de capacités sont de l'ordre de quelques 2/ mfF µ pour des précisions absolues de

10 à 20%. Fonctionnellement parlant, l'expression formelle de la capacité totale entre les deux

électrodes est :

CspCsdCoxC

1111 ++= (2.15) [2]

La capacité Csd étant due à la charge d'espace située à l'interface isolant-diffusion, et la

capacité Csp étant due à la charge d'espace située à l'interface isolant-poly silicium. Les deux

zones de charge d'espace, modulées en tension, étant physiquement de nature différente, il n'y

a pas de compensation [6] (lorsqu'une zone est en accumulation, l'autre est en

appauvrissement du fait des polarités opposées sur les deux armatures). Les condensateurs

poly-diffusion sont généralement moins linéaires que les autres types de condensateur. Ils sont

caractérisés par des coefficients de tension VppmqqsVCC /1001≈ et 2/101 VppmqqsVCC ≈ ,

et un coefficient de température CppmqqsTCC °≈ /10 . De part sa simplicité en terme de

nombre de masques supplémentaires, cette structure est la plus courante et la moins coûteuse.

Figure 2. 16: Structure d'un condensateur poly-diffusion

4.4.2.Les condensateurs poly-poly :

Pour les filières à deux niveaux de silicium polycristallin un condensateur peut être à

partir d'une croissance d'oxyde sur le poly 1 (figure 2.17). Du fait de ce type de croissance cet

oxyde est de moins bonne qualité que l'oxyde de grille. Typiquement les valeurs de capacités

sont de l'ordre de 2/1 mFf µ . Les deux zones de charge d'espace situées aux interfaces poly1-

isolant et poly2-isolant étant de même nature, ce type de condensateur est généralement plus

linéaire que le condensateur poly-diffusion. Quant au coefficient de température, il est du

même ordre de grandeur. Toutefois, nécessitant un jeu de masques supplémentaire pour la

réalisation du second poly, en termes de coût de production les condensateurs poly-poly sont

moins performants que les condensateurs poly-diffusion.

Chapitre2 Etudes Théoriques

26

Figure 2. 17: Structure d'un condensateur poly-poly

4.4.3. Les condensateurs métal-poly

Pour les filières à un niveau de silicium polycristallin, le métal peut être substitué au poly

2 (figure 2.18). Cette structure est plus linéaire que les précédentes ( VppmqqsVCC /.1 ≈ )

mais plus chère, parce que nécessitant plus de masques et étant moins dense avec des valeurs

de capacités de l'ordre de 2/5.0 mfF µ .

Figure 2. 18: Structure d'un condensateur métal-poly

4.4.4. Les condensateurs métal-métal (condensateurs MIM) :

Toutes les zones conductrices pouvant être utilisées pour la fabrication d'un condensateur,

une filière à plusieurs niveaux de métal peut fournir des condensateurs MIM (Métal-Isolant-

Métal). Ainsi, si on considère le schéma de la figure 2.19, à partir de trois niveaux de métal on

peut synthétiser différentes structures, avec des densités de capacité et des capacités parasites

Cpb différentes. Les capacités entre les différents niveaux de métal pour une filière courante

sont de l'ordre de 2/04.0 mfF µ . Elles peuvent être de l'ordre de 2/4.0 mfF µ pour certaines

filières "analogiques". En générale, les condensateurs MIM sont caractérisé par une faible

densité d'intégration, une excellente linéarité, un TCR négatif et de faibles capacités parasites

structurelles, moins bien contrôlées que les autres condensateurs, elles conduisent à des

tolérances absolues>20%.

Chapitre2 Etudes Théoriques

27

Figure 2. 19: Structures d'un condensateur MIM

4.4.5. Les condensateurs MOS

La technique la plus simple pour fabriquer un condensateur intégré est d'utiliser

directement la capacité de grille d'un transistor MOS (condensateur MOS ou condensateur

d'oxyde de grille). Ce faisant on obtient un condensateur réalisable quelque soit la filière

technologique, à haute densité d'intégration puisque l'épaisseur d'oxyde est la plus petite

offerte par une technologie, et ayant de bonnes performances en termes de précisions puisque

cette épaisseur est technologiquement bien contrôlée. Malheureusement ces dispositifs sont

caractérisés par de fortes non-linéarités et leur usage est limité ou nécessite des techniques de

compensation. Intrinsèquement [1], toutes les filières technologiques permettent la réalisation

des quatre structures de condensateur de la figure 2.20. Seules les structures poly-caisson et

PMOS permettent la réalisation d'un condensateur flottant. En terme de régime de

fonctionnement, la polarisation des condensateurs poly-caisson et poly-substrat devra être

choisie pour un fonctionnement optimal en accumulation alors que la polarisation des

condensateurs PMOS et NMOS la polarisation sera préférablement choisie pour un

fonctionnement optimal en forte inversion.

Chapitre2 Etudes Théoriques

28

Figure 2. 20: Structure des quatre condensateurs MOS (substrat de type P)

5. Conclusion :

Dans ce chapitre, nous avons étudié les structures des différents types de résistances et de

capacités intégrés. Nous avons mis en évidence les différents effets physiques indispensables

dans la modélisation de ces composants microélectronique.

Dans la suite nous allons passer à la spécification et la conception des planches électriques qui

permettent d’extraire les paramètres de premier ordre des résistances et des capacités en

technologie Cmos065.

29

Chapitre3

L es R ésistors de la technologie

CM O S 065nm

Objectifs :

Etudier les différents types de résistors de la technologie CMOS065. Concevoir des planches permettant l’extraction des paramètres de premier

ordre de ces résistors. Comparer les simulations obtenues par le modèle créé avec ces paramètres

et le modèle déjà existant.

Chapitre3 Les résistors de la technologie CMOS065nm.

30

Chapitre 3

Les Résistors de la technologie

CMOS 065nm

1. Introduction:

es composants passifs, résistances, condensateurs et éventuellement inductances sont

des dispositifs essentiels pour la réalisation des circuits intégrés analogiques, puisque associés

à des dispositifs actifs (amplificateurs opérationnels,... .), ils permettent la synthèse des

différentes fonctions électroniques assurant le traitement des signaux.

Nous abordons dans ce chapitre, une étude détaillée des différents types de résistors de la

technologie CMOS065nm, ainsi que les planches (schémas) permettant l’extraction des

paramètres de premier ordre de ces résistors et nous finirons par une comparaison entre les

simulations obtenues par le modèle créé avec ces paramètres et le modèle déjà existant.

2. Vue générale :

Tous les modèles des résistors sont en principe basés sur la physique de ces dispositifs : la

géométrie, la valeur intrinsèque du résistor, la dépendance à la température, la dépendance à

la tension, le bruit (thermique et de Ficker), les capacités parasites... Ils sont décrits à l’aide

d’équations et de paramètres physiques.

Tous ces paramètres ont été utilisés avec succès pour caractériser les différents types de

résistors utilisés dans la technologie CMOS065nm. Il y a clairement un compromis à trouver

entre la complexité du modèle et sa précision. En effet, d’une part le simulateur requiert des

modèles les plus simples possible pour ne pas augmenter les temps de simulation et d’autre

part le modèle doit malgré tout tenir compte de tous les phénomènes importants pour obtenir

des résultats fiables.

L

Chapitre3 Les résistors de la technologie CMOS065nm.

31

Cette fonctionnalité principale est basée sur la loi d’Ohms avec vérification des hypothèses de

la densité de courant uniforme.

2.1. Les bornes :

Un résistor est symétrique et possède 3 bornes : une borne Plus, une borne Minus et une

borne pour le substrat (figure3.1).Il peut être construit selon la couche dans laquelle il est

fabriqué (Poly ou OD (active)), selon le type de dopage (N+ ou P+) et selon la présence ou non

d’une couche de protection (silicuré ou non silicuré).

Figure 3. 1: Section d’un résistor polycristallin

2.2. Classification des modèles :

Le tableau ci-dessous regroupe tous les modèles disponibles ainsi que leurs noms :

Résistor Modèle simple (Standard)

Modèle précis

Modèle haute fréquence

Modèle haute fréquence avec dépendance de tension

Résistor Active P+ non silicuré

RPODRPO RPODRPO_ACC RPODRPO_HF RPODRPO_HFV

Résistor poly P+ non silicuré

RPPORPO RPPORPO_ACC RPPORPO_HF RPPORPO_HFV

Résistor poly N+ non silicuré

RNPORPO RNPORPO_ACC RNPORPO_HF RNPORPO_HFV

Résistor poly N+ silicuré

RNPO RNPO _ACC RNPO _HF RNPO _HFV

Résistor (HIPO) non silicuré

RHIPORPO RHIPORPO_ACC RHIPORPO_HF RHIPORPO_HFV

Tableau 3. 1: Tous les modèles valables dans la technologie Cmos065

2.3. Les schémas équivalents:

On constate à partir de la figure3.1 que le résistor de la technologie CMOS065nm est

symétrique. Pour tenir compte de cette symétrie, les tensions des deux bornes Plus (VP) et

Chapitre3 Les résistors de la technologie CMOS065nm.

32

Minus (VM) ont comme référence le substrat. Cette symétrie se reflète directement dans les

équations du modèle. La partie intrinsèque du résistor doit être complétée par tous les

éléments parasites formants la partie extrinsèque et constituée essentiellement des éléments

suivants :

- Les diodes associées aux jonctions de Plus et Minus.

- Les résistances d’accès du côté Minus et Plus qui représentent des sources de bruit

thermique.

- Les capacités intrinsèques qui sont simplement obtenues en dérivant les expressions

des charges : C1= -∆Qplus/∆Vplus et C2=-∆QMinus/∆VMinus

2.3.1. Schéma équivalent d’un résistor de type Poly :

Le modèle du résistor calcule les résistances du corps et des têtes (Rbody et Rhead) :

Figure 3. 2: Schéma équivalent d’un résistor de type Poly

Avec :

Rhead : la résistance d’une tête. Sa valeur dépend du contact et de la silicidation de la

tête.

Rbody : la résistance du corps du résistor. C’est la résistance intrinsèque entre les

bornes Minus /Plus sans les têtes.

C1 : la capacité parasite entre la borne Plus et le substrat.

C2 : la capacité parasite entre la borne Minus et le substrat

2.3.2.Schéma équivalent d’un résistor de type OD (actif) :

Le modèle du résistor calcule les résistances du corps et des têtes (figure3.3):

Figure 3. 3: Schéma équivalent d’un résistor de type OD (actif)

Chapitre3 Les résistors de la technologie CMOS065nm.

33

Avec :

D1 : la diode parasite entre la borne Plus et le substrat (P+/Nwell).

D2 : la diode parasite entre la borne Minus et le substrat (P+/Nwell).

2.3.3. Schéma équivalent détaillé d’un résistor de type « non silicuré », OD (actif):

Comme c’est indiqué à la figure3.4, les résistances d’accès à la borne Plus et Minus se

composent essentiellement de la mise en série des résistances Rhi, Rhs, Rsc.

Figure 3. 4: Schéma équivalent d’un résistor de type non silicuré, OD (actif)

Avec :

Rhi : la résistance d’interface entre la tête et le corps (partie silicurée et non silicurée).

Rhs : la résistance de la partie silicurée de la tête.

Rsc : la résistance de contact.

3. Modèles de calcul :

La valeur de la résistance est calculée en utilisant l’expression :

W

LR

W

L

ttW

LR S ×=

×

×= ρρ (3.1)

Avec :

R : la résistance (Ω).

ρ : la résistivité du métal (Ω-m).

L : la longueur du métal (m).

W : la largeur du métal (m).

t : l’épaisseur du métal (m).

Rs : la résistance carrée en (Ω/carré).

3.1.La résistance nominale:

Indépendamment de son type, on calcule la résistance nominale d'un module à partir de la

relation :

Chapitre3 Les résistors de la technologie CMOS065nm.

34

)2.3(2

2

2

1

2

1

222

WW

RhiLL

LhuRhuL

LhsRhs

Ncncrows

Rsc

WW

LLRhoR

∆−

+

∆+∆−×+

∆+××+

××+

∆−∆−×=

Avec :

Rho : est la résistance carrée du corps en (Ω/carré).

Rhi : est une résistance additionnelle de terminaison.

Rsc : la résistance de contact.

Rhs : la résistance carrée de la tête. (Ω/carré).

Rhu : la résistance carrée extrinsèque de la zone de contact.

L : est la longueur dessinée.

Lhs : la longueur de la tête. (µm).

∆L : l’erreur systématique de conception sur la longueur dessinée. (µm).

W : la largeur dessinée.

∆W: l’erreur systématique de conception sur la largeur dessinée.

∆L1: longueur de l’offset pour la protection silicium extraite dans le résistor de type

Poly P+.

∆L2 : longueur de l’offset dans la diffusion P+.

On notera que de part l'impossibilité de placer un contact directement sur une zone faiblement

dopée, la zone de contact extrinsèque n'est généralement présente que pour les résistances

fabriquées en silicium polycristallin à haute résistivité, et que la largeur dessinée doit être

suffisante pour permettre la mise en place d'un contact (de l'ordre du µm) et assurer la

circulation du courant (de l'ordre de 1µm/mA).

La résistance additionnelle Rhi permet d'obtenir une formule analytique générique

indépendante de la nature du dispositif et des techniques de fabrication.

3.2.Le modèle d’un résistor silicuré :

La valeur de la résistance est calculée en utilisant l’expression suivante :

RheadRbodyNcncrows

Rsc

WW

LRhoR ×+=

××+

∆−×= 22 (3.3)

Avec :

Nc : nombre de contacts dans une rangée pour une tête (les résistors doivent être

désignées par 2 rangées de contacts).

ncrows : nombre de contacts de rangée (par défaut 2).

Chapitre3 Les résistors de la technologie CMOS065nm.

35

Figure 3. 5: Layout d’un résistor silicuré

3.3. Le modèle d’un résistor non silicuré :

La valeur de la résistance est calculée en utilisant l’expression suivante :

RheadRbodyWW

RhiL

LhsRhs

Ncncrows

Rsc

WW

LLRhoR ×+=

∆−

+

∆+××+

××+

∆−∆−×= 2

222 (3.4)

Figure 3. 6: Layout d’un résistor non silicuré

4. Les paramètres de premier ordre à extraire :

4.1. La température :

La variation en température d'une résistance intégrée provient essentiellement de la

dépendance de la mobilité des porteurs en fonction de cette dernière.

Le modèle utilisé pour déterminer la variation de la résistance en fonction de la température

est :

( )20 ).(2).(11 TrefTtcTrefTtcRR T −+−+×= (3.5)

Avec :

RT0 : la résistance à la température Tref=300K.

tc1 et tc2 sont les paramètres de température de 1er et 2ème ordre qu’on cherche à

extraire.

Donc en mesurant expérimentalement la valeur de la résistance en fonction de la température,

on peut extraire les deux paramètres tc1 et tc2 par un simple calcul :

A T= Tref on peut déterminer la valeur de RT0.

Une fois que cette valeur est déterminée, il suffit de prendre deux points d’opérations :

A T= 0 l’équation reliant la résistance à la température s’écrit :

( )201 211 refrefT TtcTtcRR ⋅+⋅−⋅= (3.6)

Avec R1 la valeur de la résistance à T= 0.

A T=2* Tref l’équation reliant la résistance à la température s’écrit :

Chapitre3 Les résistors de la technologie CMOS065nm.

36

( )202 211 refrefT TtcTtcRR ⋅+⋅+⋅= (3.7)

Avec R2 la valeur de la résistance à T=2* Tref

(3.6) + (3.7) => )21(.22..2.2 20

20021 refTrefTT TtcRTtcRRRR ⋅+⋅=⋅+=+

=> ( )

0

22

.2

1)21(

Tref R

RRTtc

+=⋅+

( )

1.2

1)2(

0

22 −+

=⋅T

ref R

RRTtc

Ainsi on déduit que

⋅−+

=2

0

02

.2

.212

refT

T

TR

RRRtc (3.8)

Pour déduire le paramètre tc1 il suffit de remplacer la valeur de tc2 à T=0.

−++⋅−⋅=

0

0201 .2

.2111

T

TrefT R

RRRTtcRR

++⋅−⋅= 1

.2

111

0

201

TrefT R

RRTtcRR

On trouve en fin

⋅−

=refT TR

RRtc

0

12

.21 (3.9)

Pour une source de courant constante on peut écrire

⋅−

=refT TV

VVtc

0

12

.21 (3.10)

Avec :

VT0 : la valeur de la tension au borne de la résistance à T=Tref.

V2 : la valeur de la tension au borne de la résistance à T=2* Tref.

V1 : la valeur de la tension au borne de la résistance à T=0.

Une variation DC de la température permet donc d’extraire les deux paramètres tc1 et tc2.

Figure 3. 7: Planche permettant l’extraction des paramètres de température d’un résistor de type RNPO

Chapitre3 Les résistors de la technologie CMOS065nm.

37

La traduction de ces équations en langage eldo est indispensable pour qu’un simulateur puisse

les prendre en compte. On obtient alors le résultat de la simulation de la figure3.8 :

Figure 3. 8: Résultat de la simulation pour l’extraction des paramètres de température d’un résistor de type RNPO pour un cas typique

4.2.La tension :

Lors de la prise de contact sur chaque module de la résistance, il y a création d'un

potentiel de contact, de valeur différente à chaque extrémité du module du fait du gradient de

température.

La prise en compte de l'influence électrique des différents matériaux situés à proximité de la

zone résistive susceptible de modifier la résistivité est effectuée par les coefficients de tension

Vca, Vcb et Vcc.

Le modèle utilisé pour déterminer la variation de la résistance en fonction de la tension est :

Avec :

VPB : La tension entre la borne Plus et le substrat.

VPB : La tension entre la borne Minus et le substrat.

On désire estimer les paramètres non linaire Vca, Vcb et Vcc.

)11.3(22

)(1),(2

220

++

++−+= MBPBMBPB

MBPBMBPB

VVvcc

VVvcbVV

L

vcaRVVR

Chapitre3 Les résistors de la technologie CMOS065nm.

38

Etant donné que la valeur de la tension au borne du résistor vaut :

VPB-VMB=VPB+VBM = VPM=V

Pour une tension VMB=VPB, c’est à dire lorsque la tension au borne de la résistance est nulle

l’équation 3.11 devient :

[ ]2..10 PBPB VvccVvcbRR ++= (3.12)

Pour déterminer Vca et Vcb et en suivant le même principe que précédemment : il suffit de

prendre deux points d’opérations :

Pour VPB = VPB1

[ ]211 ..101 PBPB VvccVvcbRR ++= (3.13)

Pour VPB = VPB2

[ ]222 ..102 PBPB VvccVvcbRR ++= (3.14)

(3.13) => [ ]211 ..1

0

1PBPB VvccVvcb

R

R +=−

=> 11

..0

01PB

PB

VvccVR

RRvcb −−= (3.15)

En remplaçant Vcb dans la deuxième équation (3.14) on obtient :

+

−−+= 2

2211

....0

01102 PBPBPB

PB

VvccVVvccVR

RRRR (3.16)

En développant cette équation on arrive à :

( ) ( )

−−−

−−=

121122 ..0

01

..0

02

PBPBPBPBPBPB VVVR

RR

VVVR

RRvcc (3.17)

( )( ) ( )

−−−

−−

−−=12122

1

1 0

01

..0

.02

.0

01

PBPBPBPBPB

PB

PB VVR

RR

VVVR

VRR

VR

RRvcb (3.18)

Pour une tension VPB =-VMB

L’équation 3 .11devient :

+=

2

21.4.

101L

VvcaRR PB

Chapitre3 Les résistors de la technologie CMOS065nm.

39

On obtient alors : 2

1.2.

0

01

−=PBV

L

R

RRvca (3.19)

Figure 3. 9: Planche permettant l’extraction des paramètres de tension d’un résistor de type RNPO

4.3. Capacité parasite :

La valeur de la capacité parasite dans un résistor de la technologie CMOS065NM est

calculée en utilisant l’expression :

CbChC ×+= 5.0 (3.20)

Avec

et PerimeterhcfpAreahcapCh ×+×=

Avec :

cap: capacité spécifique (F/m2).

cfp : coefficient périmétrique de la capacité (F/m).

Cb et Ch sont respectivement la capacité du corps et la capacité de tête du résistor

comme c’est indiqué à la figure 3 10.

Figure 3. 10: Les résistances et les capacités parasites dans un résistor

PerimetebcfpAreabcapCb ×+×=

Chapitre3 Les résistors de la technologie CMOS065nm.

40

Les deux paramètres qu’on cherche à extraire et qui modélisent l’effet capacitif au sein d’un

résistor sont cap et cfp. Il existe deux méthodes pour les extraire :

1ère méthode :

Il suffit de résoudre l’équation différentielle suivante :

VVVdt

dVCR MinusPlusMinus

Minus ==+ ... (3.21)

=> dtCRVV

dV

MINUSPLUSMINUS

MINUS ..

1

.

−=−

=> ( ) ( )ALnCR

tVVLn MINUSPLUSMINUS +−=−

..

La solution est donc : CR

t

MINUSPLUSMINUS eAVV .. .

=− (1).

A t=0 0=MINUSV => MINUSPLUSVA .−=

(1) =>

−=

−CR

t

MINUSPLUSMINUS eVV .. 1. (3.22)

A partir de la valeur de la constante de temps τ=R.C on peut déduire la valeur de C.

2ème méthode :

Pour pouvoir extraire ces deux paramètres, il suffit de prendre deux points d’opération

différents :

1.11 PerimetrebCfpAreabCapCb +⋅= (3.23)

2.22 PerimetrebCfpAreabCapCb +⋅= (3.24)

(3.24) 2

2*2

Areab

PerimetrebCfpCbCap

−= (3.25)

En remplaçant Cap dans l’équation (3.23) on obtient :

2

1*21

2

1*21

Areab

Areabperimetrebperimetreb

Areab

AreabCbCb

Cfp−

−= (3.26)

La figure 3.11 représente la planche permettant d’extraire les deux paramètres modélisant la

capacité parasite dans un résistor :

Chapitre3 Les résistors de la technologie CMOS065nm.

41

Figure 3. 11: Planche permettant l’extraction des paramètres cap et cfp d’un résistor de type RNPO

4.4.Le bruit :

On appelle « bruit » électrique au sens large de ce terme, tous les signaux aléatoires qui

n’apportent aucune information utile dans un système de transmission et peuvent au contraire

perturber la transmission d’une information en interférant avec les signaux utiles ou en se

superposant à eux. Il est important de savoir que dans un dispositif à semi-conducteur, tout

bruit électrique se manifeste sous forme de fluctuations aléatoires et spontanées de la tension

et/ou du courant provoquées par divers processus physiques.

Le modèle utilisé pour déterminer le bruit d’une résistance en fonction de la fréquence est :

AffBi I

f

K

R

TKfS ×+=

4)( = bruit thermique+bruit basse fréquence (bruit Ficker) (3.27)

Avec

Si : la densité spectrale de la tension équivalente du bruit pour un résistor (V/Hz ).

R : la valeur de la résistance (Ω).

I : le courant du bruit (A).

Chapitre3 Les résistors de la technologie CMOS065nm.

42

KB : la constante de Boltzmann.

f : la fréquence (Hz).

Af et K f sont les coefficients du modèle de bruit de Ficker.

Elles sont extraites pour chaque résistor en mesurant la tension de bruit à une fréquence de

10Khz, la zone du bruit blanc.

Il suffit donc de faire une analyse fréquentielle et de bien choisir les paramètres de la source

de bruit pour pouvoir extraire les paramètres Af et K f.

En choisissant deux points d’opération pour deux fréquences différentes (figure 3.12), on

aura :

AFB IF

Kf

R

TKS 11

..41 += (3.27.1)

AFB IF

Kf

R

TKS 22

..42 += (3.27.2)

=>)2.27.3(

)1.27.3(

AF

B

B

I

I

F

F

R

TKS

R

TKS

=

2

1

1

2

.42

.41

=>

=

2

1

2

1

..4

2.

.41.

I

ILnA

R

TKSF

R

TKSF

Ln FB

B

=>

=

2

1

2

1

.42.

.41.

I

ILn

R

TKSF

R

TKSF

Ln

A

B

B

F (3.28)

=> AF

B

fI

R

TKSF

K1

1

.41.

−= (3.29)

Chapitre3 Les résistors de la technologie CMOS065nm.

43

(a) (b)

Figure 3. 12: La densité spectrale du bruit en fonction de la fréquence pour un résistor de type RNPO (W=0.24µm, L=20µm, V=1V)

(a) : obtenue par la planche de la figure 3.13. (b) : celle qu’on doit obtenir.

Pour la détermination de ces paramètres et en suivant l’analyse proposée précédemment, on a

trouvé une différence entre les valeurs extraites et les valeurs indiquées dans le modèle.

En comparant les deux courbes de la figure 3.12, on remarque bien une grande différence

entre les valeurs de la densité spectrale du bruit pour des différentes fréquences, ce qui

explique la différence entre les valeurs extraites et les valeurs indiquées dans le modèle. Ce ci

peut être du à un mauvais choix des paramètres de la source de bruit.

La planche utilisée pour l’extraction des deux paramètres de bruit est donnée par la

figure3.13 :

Figure 3. 13: Planche permettant l’extraction des paramètres de bruit pour un résistor de type RNPO ((W=0.24µm, L=5µm, V=1V)

Chapitre3 Les résistors de la technologie CMOS065nm.

44

Où V0 représente la source de bruit ayant les propriétés suivantes :

Figure 3. 144: Propriétés de la source de bruit.

4.5. Le modèle statistique :

Le modèle statistique obéit à une loi de distribution statistique (Gaussienne, uniforme,

Log normal). Tous les types de corrélations sont pris en compte durant la simulation dans ce

modèle.

4.5.1. Distribution Normale:

Une distribution normale (ou gaussienne) a une fonction de densité de probabilité (FDP)

indiquée dans l’équation suivante et est définie par deux paramètres (la moyenne µ et l’écart

type σ) (figure43) :

2

2

2

)(

2

1)( σ

µ

πσ

−−

=x

exf Pour ∞≤≤∞− x (3.30)

4.5.2. Distribution uniforme :

Une variable aléatoire à distribution uniforme ou rectangulaire reste située dans une plage

dans laquelle toutes les valeurs ont la même probabilité. Si les limites supérieures et

inférieures de la plage sont a et b respectivement, la FDP est une fonction aplatie de a à b (les

deux paramètres définissant la FDP) (figure3.15).

La FDP d’une distribution uniforme est donnée par :

≤≤−=ailleurs

bxapourabxf

.0

.1

)( (3.31)

Chapitre3 Les résistors de la technologie CMOS065nm.

45

Où 2

ba +=µ est la moyenne et 12

)( 22 ab −=σ est la variance.

4.5.3. Distribution Log-normale :

Une distribution log-normale est une distribution asymétrique, qui commence à zéro,

s’élève jusqu’à un maximum avant de redescendre plus progressivement vers l’infini. Elle est

reliée à la distribution normale : X a une distribution log-normale si ln (X) a une distribution

normale.

La FDP de la distribution log-normale est donnée par :

2

2

2

))(ln(

2

1)( l

lx

l

ex

xf σµ

πσ

−−

= Pour ∞≤≤ x0 (3.32)

Les paramètres requis pour spécifier la fonction sont : µl la moyenne de la transformation log-

naturel des données; et σl2 la variance de la transformation log-naturel des données. Les

données et informations utilisables par le compilateur d’inventaire pour déterminer les

paramètres d’entrée sont : moyenne = µ; variance = σ 2; et les relations :

)(

ln22

2

µσµµ

+=l Et

+= 1ln

2

2

µσσ l

Figure 3. 155: Loi de distribution normale (gaussienne), uniforme et log-normale.

Une distribution normale est utilisée pour estimer la valeur de la résistance pour la

technologie CMOS065nm :

)1(0 ε+×= RR (3.33)

Chapitre3 Les résistors de la technologie CMOS065nm.

46

Avec :

R0 : la valeur moyenne de la résistance donnée par les équations physiques

précédentes.

ε: la distribution normale avec une déviation standard donnée par:

0

222

R

N HCB σσσ

×+= (3.34)

Avec:

LW

ArRB ××

=2

_0σ et

W

KrRheadH ×

×=2

_σ (3.35)

Avec :

σB: la déviation standard du corps.

σH : la déviation standard de la tête du résistor.

r_A : le coefficient de divergence du corps du résistor donné par les valeurs de

mesure.

r_K : le coefficient de divergence de la tête du résistor donné par les valeurs de

mesure.

Quand les paramètres r_A et r_K ne sont pas spécifiés aucune distribution n’est utilisée et la

valeur de la résistance est égale à R0.

Dans ‘eldo’ la distribution normale est donnée en utilisant la fonction « gauss ».

Les deux paramètres qu’on cherche à extraire sont donc r_A et r_K. Pour se faire, il suffit de

déterminer Bσ et Hσ par une simple analyse Monte –Carlo.

Pour nhead = 0 on déduit la valeur deBσ .

Pour nhead ≠ 0 on obtient Hσ .

=> LWR

Ar B ×××= 2_0

σ Et W

RheadKr H ××= 2_

σ (3.36)

Avec :

la planche permettant l’extraction de ces deux paramètres est donnée par la figure ci-dessous

(figure3.16) :

RbodyRRhead ×−= 20

Chapitre3 Les résistors de la technologie CMOS065nm.

47

Figure 3. 166: Planche permettant l’extraction des deux paramètres de divergence d’un résistor RNPO (W=0.24µm, L=5µm)

4.5.4. Qu’est ce qu’une Analyse Monte-Carlo ?

L’analyse Monte Carlo effectue les calculs de l’inventaire de nombreuses fois par

ordinateur, en choisissant chaque fois aléatoirement (par ordinateur) les facteurs d’émission,

les paramètres de modèle et les données sur les activités incertaines dans la distribution

d’incertitudes spécifiée initialement par l’utilisateur. Les incertitudes relatives aux facteurs

d’émission et/ou aux données sur les activités sont souvent importantes et peuvent ne pas

avoir de distribution normale. Dans ce cas, les règles statistiques utilisées habituellement pour

combiner des incertitudes deviennent très approximatives. L’analyse Monte Carlo peut

résoudre ce problème en générant une distribution des incertitudes pour l’estimation de

l’inventaire qui est cohérente avec les distributions des incertitudes des entrées relatives aux

facteurs d’émission, aux paramètres du modèle et aux données sur les activités.

C’est une analyse qui utilise un grand nombre de données et exige de longs temps de

calculs, mais qui est bien adaptée au problème de la propagation et de l’agrégation des

incertitudes dans un système étendu.

L’analyse Monte Carlo consiste en cinq étapes bien définies. Seules les deux premières

étapes exigeront un travail de la part de l’utilisateur, les autres étapes étant effectuées par le

logiciel.

• Étape 1 – Spécification des incertitudes des catégories de source. Spécifier les incertitudes

dans les données de base. Ces données incluent les facteurs d’émission et les données sur les

Chapitre3 Les résistors de la technologie CMOS065nm.

48

activités, leurs moyennes et fonctions de répartition de probabilité associées, et toute

corrélation entre les catégories de source.

• Étape 2 – Paramétrage du logiciel. Paramétrer le calcul de l’inventaire, les fonctions de

densité de probabilité et les valeurs de corrélation dans le logiciel Monte Carlo.

Le logiciel exécute automatiquement les étapes suivantes :

• Étape 3 – Sélection de variables aléatoires. Marque le début des itérations. Pour chaque

élément de données d’entrée, facteurs d’émission ou données sur les activités, un nombre est

choisi aléatoirement à partir de la fonction de densité de probabilité de cette variable.

• Étape 4 – Estimation des émissions. Les variables sélectionnées à l’Étape 3 sont utilisées

pour estimer les émissions totales.

• Étape 5 – Itération et vérification des résultats. Le total calculé à l’Étape 4 est mémorisé et

le processus répété à partir de l’Étape 3. La moyenne des totaux mémorisés fournit une

estimation des émissions totales.

Leur distribution donne une estimation de la fonction de densité de probabilité du résultat.

Au fur et à mesure que le processus est répété, la moyenne se rapproche du résultat final.

Lorsque la variation de la moyenne correspond à une valeur prédéfinie, le calcul peut être

terminé. Lorsqu’on détermine l’estimation de la plage de confiance de 95 pour cent dans une

marge de ± 1 pour cent, on peut estimer avoir obtenu un résultat suffisamment stable. On peut

vérifier la convergence en traçant un graphe de fréquence des estimations d’émissions (figure

3.16). Ce graphe doit être relativement lisse. Ces opérations seront effectuées par le logiciel,

après spécification par l’utilisateur d’un nombre d’itérations ou de critères de convergence.

Figure 3. 177: Résultat de l’analyse Monte Carlo pour un résistor de type RNPO (W=0.24µm, L=5µm)

Chapitre3 Les résistors de la technologie CMOS065nm.

49

4.6. Les résistances d’accès :

4.6.1. La famille Rpolys :

Pour un nombre de tête égal à zéro, la valeur de la résistance mesurée est celle du corps. Or,

d’après l’expression précédente (3.3), la valeur de la résistance du corps est donnée par:

WW

LRhoRbody

∆−×=

A partir de cette relation et étant donné que les variables L, W et ∆W sont connus, on peut en

déduire la valeur de Rho. L

WWRbodyRho

∆−×= (3.37)

La valeur de la résistance de tête peut être déduite à partir de la relation :

2

RbodyRRhead

−= (3.38)

Avec

R : la valeur de la résistance pour un nombre de têtes différent de zéro.

Or la valeur de la résistance de tête est donnée par l’expression (3.3) :

Ncncrows

RscRhead

×=

On peut ainsi déduire la valeur de Rsc. NcncrowsRheadRsc ××= (3.39)

La planche permettant l’extraction de ces paramètres est donnée par la figure ci dessous :

Figure 3. 188: Planche permettant l’extraction des résistances d’accès pour un résistor de la famille Rpolys

Chapitre3 Les résistors de la technologie CMOS065nm.

50

Le premier résistor R3 permet la détermination de la résistance du corps. Il possède comme

propriétés :

Figure 3. 199: propriétés d’un résistor de la famille Rpolys

Le deuxième résistor permet de déterminer la résistance totale. (nhead≠0).

4.6.2. La famille Rpolyn/Rpolyp :

Pour la détermination du paramètre Rho on procède exactement de la même façon que

précédemment : LL

WWRbodyRho

∆−∆−×= (3.40)

Etant donné que la valeur de la résistance de contact est la même pour tous les types de

résistors de la technologieCMOS065nm, donc la valeur de Rsc peut être déduite à partir du

modèle étudié précédemment.

Puisque la résistance d’accès Rhi est celle qui se trouve entre le corps du résistor et les

contacts, pour une longueur du corps assez importante, on peut déduire la valeur de cette

résistance qui est très proche de zéro, c’est pourquoi on la considère nulle dans la partie qui

suit.

Dans l’équation précédente (3.4), tous les paramètres sont connus, on peut donc déduire la

valeur de la résistance Rhs. La planche permettant l’extraction de tous les paramètres décrits

précédemment sera donc :

Chapitre3 Les résistors de la technologie CMOS065nm.

51

Figure 3. 20: Planche permettant l’extraction des résistances d’accès pour un résistor de la famille Rpolyn/Rpolyp

Dans cette planche, les deux résistors R4 et R5 sont utilisés pour extraire la valeur de la

résistance Rsc et les autres résistors pour la déduction des valeurs des résistances d’accès

(Rho,Rhs).

4.6.3. La famille Rpolyh :

La résistance carrée du corps du résistor (Rho) est déterminée de la même façon que

précédemment : 2LL

WWRbodyRho

∆−∆−×= (4.41)

Etant donné que la résistance de contact (Rsc) et la résistance carré de tête (Rhs) sont les

mêmes pour tous les types de résistors de la technologie CMOS065nm, on peut déduire la

valeur de la résistance carrée extrinsèque de la zone de contact (Rhu) à partir de la relation

suivante :

(4.42)

2

2

2

1

1

2

11

∆+∆−×

∆+×−

∆−×

×−=

LLLhu

LLhsRhs

WWNcncrows

RscRheadRhu

La planche permettant l’extraction de tous les paramètres décrits précédemment sera donc :

Chapitre3 Les résistors de la technologie CMOS065nm.

52

Figure 3. 201: Planche permettant l’extraction des résistances d’accès pour un résistor

de la famille Rpolyh

Après la traduction de toutes les hypothèses précédentes en langage eldo, le résultat de la

simulation de la planche précédente est donné par la figure ci-dessous :

Figure 3. 212: Résultat de la simulation d’un résistor de la famille Rpolyh

5. Comparaison des résultats :

Après la conception des planches permettant l’extraction des paramètres de premier ordre

des différents types de résistors de la technologie CMOS065nm, l’étape suivante consiste à

introduire ces paramètres dans un modèle.

On regroupe tous les paramètres extraits pour tous les types de résistors de la technologie

CMOS065nm dans les tableaux suivants :

Chapitre3 Les résistors de la technologie CMOS065nm.

53

5.1. RNPO : paramètres Extraits (w=0.24um, l=5um) Dans le modèle Corners Typ Rmin Rmax Typ Rmin Rmax Rtot > 99.9% -------- -------- -------- -------- -------- Rsheet 100% -------- -------- -------- -------- -------- Rbody > 99.9% -------- -------- -------- -------- -------- Rhead 100% -------- -------- -------- -------- -------- Rho 100% 100% 100% ******** ******** ******** Rhi 100% 100% 100% ******** ******** ******** Rhs 100% 100% 100% ******** ******** ******** Rsc 100% 100% 100% ******** ******** ******** Rhu 100% 100% 100% ******** ******** ******** cap 99.9% > 98% > 97% ******** ******** ******** cfp 99.9% > 98% 100% ******** ******** ******** Cbody --------- --------- ---------- Chead --------- --------- --------- tc1 100% 100% 100% ******** ******** ******** tc2

100% 100% 100% ******** ******** ********

vcc 100% 100% 100% ******** ******** ******** vca --------- ---------- ---------- --------- ---------- ---------- vcb --------- ---------- ---------- --------- ---------- ---------- ctot --------- ---------- ---------- --------- ---------- ----------

-----------: paramètre intermédiaire non calculé dans le modèle mais qui peut être extrait. ******** : donnée confidentielle.

Tableau 3. 2: Les paramètres de premier ordre d’un résistor de type RNPO

Les paramètres extraits sont à peu prêt égaux à ceux indiqués dans le modèle : la différence

entre ces paramètres et ceux indiquées dans le modèle est relativement négligeable.

5.2. RNPORPO :

paramètres Extraits (w=0.24um,l=0.43um) Dans le modèle Corners Typ Rmin Rmax Typ Rmin Rmax Rtot > 99.9% -------- --------- -------- -------- -------- Rsheet > 99.9% -------- --------- -------- -------- -------- Rbody > 99.9% --------- --------- -------- -------- -------- Rhead > 99.9% --------- --------- -------- -------- -------- Rho > 99.9% > 99.9% 100% ******** ******** ******** Rhi 100% >98% >98% ******** ******** ******** Rhs 100% > 98% > 98% ******** ******** ******** Rsc 100% 100% 100% ******** ******** ******** Rhu 100% 100% 100% ******** ******** ******** cap > 99.9% > 99.9% > 98% ******** ******** ******** cfp > 99.9% > 98% > 99.9% ******** ******** ********

Chapitre3 Les résistors de la technologie CMOS065nm.

54

Cbody ---------- ---------- ---------- Chead ---------- ---------- ---------- tc1 > 99.9% > 99.9% > 99.9% ******** ******** ******** tc2 > 99.9% > 99.9% > 99.9% ******** ******** ********

vca 100% 100% 100% ******** ******** ******** vcc 100% 100% 100% --------- ---------- ---------- ctot ----------- ----------- ----------- --------- ---------- ---------- vcb >98% >98% >98% --------- ---------- ----------

Tableau 3. 3: Les paramètres de premier ordre d’un résistor de type RNPORPO.

5.3. RPPORPO :

paramètres Extraits (w=0.24um, l=0.43um) Dans le modèle Corners Typ Rmin Rmax Typ Rmin Rmax Rtot > 99.9% --------- ---------- -------- -------- -------- Rsheet > 99.9% --------- ---------- -------- -------- -------- Rbody > 99.9% --------- ---------- -------- -------- -------- Rhead 100% --------- ---------- -------- -------- -------- Rho 100% > 99.9% > 98% ******** ******** ******** Rhi 100% >98% >98% ******** ******** ******** Rhs > 99.9% >98% >98% ******** ******** ******** Rsc 100% 100% 100% ******** ******** ******** Rhu 100% 100% 100% ******** ******** ******** cap > 99.9% > 99.9% > 98% ******** ******** ******** cfp > 99.9% > 98% 100% ******** ******** ******** Cbody ---------- --------- ---------- Chead ---------- --------- ---------- tc1 > 99.9% > 99.9% > 99.9% ******** ******** ******** tc2 > 99.9.9% > 99.9.9%

> 99.9.9% ******** ******** ********

vca 100% 100% 100% ******** ******** ******** vcc 100% 100% 100% --------- ---------- ---------- ctot ---------- ----------- ----------- --------- ---------- ---------- vcb >98% >98% >98% --------- ---------- ----------

Tableau 3. 4: Les paramètres de premier ordre d’un résistor de type RPPORPO.

5.4. RHIPORPO : paramètres Extraits (w=0.24um,l=5um) Dans le modèle Corners Typ Rmin Rmax Typ Rmin Rmax Rtot 100% ---------- ---------- -------- -------- -------- Rsheet 100% ---------- ---------- -------- -------- -------- Rbody 100% ----------- ----------- -------- -------- -------- Rhead > 99.9% ---------- ----------- -------- -------- -------- Rho > 99.9% >94% >94% ******** ******** ******** Rhi 100% >98% >98% ******** ******** ********

Chapitre3 Les résistors de la technologie CMOS065nm.

55

Rhs > 99.9% >98% >98% ******** ******** ******** Rsc 100% 100% 100% ******** ******** ******** Rhu > 99.9% > 99.9% > 99.9% ******** ******** ******** cap > 99.9% > 99.9% > 99 % ******** ******** ******** cfp > 99% >98% > 99% ******** ******** ******** Cbody ----------- ----------- ---------- Chead ----------- ----------- ----------- tc1 100% 100% 100% ******** ******** ******** tc2 100% 100% 100% ******** ******** ********

vca 100% 100% 100% ******** ******** ******** vcc 100% 100% 100% --------- ---------- ---------- ctot ---------- ----------- ---------- --------- ---------- ---------- vcb >98% >98% >98% --------- ---------- ----------

Tableau 3. 5: Les paramètres de premier ordre d’un résistor de type RHIPORPO.

5.5. RPODRPO :

paramètres Extraits (w=0.24um,l=0.43um) Dans le modèle Corners Typ Rmin Rmax Typ Rmin Rmax Rtot >99% ----------- --------- -------- -------- -------- Rsheet >99% ----------- ----------- -------- -------- -------- Rbody > 99.9% ----------- ----------- -------- -------- -------- Rhead >96% ----------- ----------- -------- -------- -------- Rho > 99.9% 100% 100% ******** ******** ******** Rhi 100% >98% >98% ******** ******** ******** Rhs > 99.9% >98% >98% ******** ******** ******** Rsc 100% 100% 100% ******** ******** ******** Rhu 100% 100% 100% ******** ******** ******** tc1 > 99.9% > 99.9% > 99.9% ******** ******** ******** tc2 > 99.9% > 99.9% > 99.9% ******** ******** ********

vca ---------- ----------- ---------- vcc 100% 100% 100% ctot ---------- ---------- ---------- ******** ******** ********

vcb >98% >98% >98% ******** ******** ********

Tableau 3. 6: Les paramètres de premier ordre d’un résistor de type RPODRPO.

Chapitre3 Les résistors de la technologie CMOS065nm.

56

6. Etude des benchs :

6.1. Température dc :

Ce bench valide le comportement du résistor vis à vis de la température (figure3.22). Pour ce

bench, on choisit la température dans une rangée large.

Figure 3. 223: Bench validant la température d’un résistor de la technologie

CMOS065nm.

Après avoir introduit les paramètres de premier ordre des différents types de résistors de

la technologie CMOS065nm dans un modèle, l’étape suivante consiste à comparer les

résultats de simulation obtenues par le modèle crée à celles du modèle de la technologie

CMOS065nm. La figure 3.23 montre une comparaison du courant circulant dans les deux

résistors R1 et R2 de la figure précédente.

On remarque bien que les courbes sont bien confondues. C’est à dire que les deux paramètres

de température de premier et de deuxième ordre tc1 et tc2 sont suffisants pour pouvoir valider

le comportement de n’importe quel type de résistance de la technologie CMOS065NM vis-à-

vis de la température.

Figure 3. 234: Comparaison des simulations du bench validant le comportement d’un résistor vis-à-vis de la température.

Chapitre3 Les résistors de la technologie CMOS065nm.

57

6.2. La capacité parasite :

Ce bench valide la présence et la justesse des capacités parasites et l’effet capacitif des diodes

parasites.

Figure 3. 245: Bench validant la présence de la capacité parasite dans un résistor de la technologie CMOS065nm.

Le Netlist instancie un seul résistor. Une source AC est placée dans la partie gauche du

circuit avec un offset de 0.1 volt et une résistance ballast de 100 Ohm.

Pour ce bench, la partie imaginaire du courant dans toutes les sources de tension est contrôlée.

En examinant les courbes de la figure 3.25, on remarque bien que les courbes du courant

circulant dans la source de tension Vbulk sont exactement confondues. Tandis qu’il existe une

différence négligeable entre les courbes du courant circulant dans la source vvin. On peut

donc affirmer que les deux paramètres de la capacité parasite cap et cfp sont suffisants pour

pouvoir modéliser l’effet capacitif dans un résistor de la technologie CMOS065nm.

Figure 3. 256: Comparaison des simulations du bench validant la capacité parasite

d’un résistor de la technologie CMOS065nm.

Chapitre3 Les résistors de la technologie CMOS065nm.

58

6.3. IV_dc :

Ce bench valide le comportement DC du résistor (l’effet principal), et la présence (et la

direction des connexions) des diodes parasites de diffusion.

Figure 3. 267: Bench validant le comportement DC d’un résistor de la technologie CMOS065nm.

Le Netlist instancie trois résistors. Le premier et le deuxième possèdent une résistance ballast

égale à 100Ω, le troisième possède deux résistances ballast de valeur 100Ω.

La tension de la source vsweep varie entre -2V et +2V. Cette source de tension est suffisante

pour rendre les diodes de diffusion conductrices. A cause de la symétrie du modèle du

résistor, on peur écrire i(r1)==i(r2) et i(r3)==i(r4).

La figure 3.28 montre une comparaison entre les valeurs des courants traversant les différents

résistors de la figure précédente obtenues par simulation du modèle qu’on a créé et le modèle

existant.

On remarque bien que les courbes sont exactement confondues, ce qui valide bien le

comportement dc du résistor de la technologieCMOS065nm.

Figure 3. 278: Comparaison des simulations du bench validant le comportement DC

d’un résistor de type RNPO (W=0.24µm, L=5µm)

Chapitre3 Les résistors de la technologie CMOS065nm.

59

6.4.Raccess_ac :

Ce bench est le même que celui de la figure 3.24 mais pour ce bench c’est la partie réelle

du courant qui est contrôlée. Ce bench est capable de détecter la non implémentation et la

mauvaise connexion des résistances d’accès.

On remarque bien d’après la figure 3.26 que les valeurs des résistances d’accès simulés

(Rhs ,Rhu et Rhi) coïncident bien avec les valeurs indiquées dans le modèle de la technologie

CMOS065nm.

Figure 3. 289: Comparaison des simulations du bench validant les résistances d’accès

d’un résistor de type RNPO (W=0.24µm, L=5µm)

7. Conclusion :

A travers ce chapitre, nous avons fait un aperçu théorique sur les différents types de

résistors de la technologie CMOS065nm. Nous avons expliqué également, la façon d’extraire

les paramètres de premier ordre de ces composants ainsi que les planches permettant de le

faire. En comparant les résultats de simulation des différents benchs, nous pouvons confirmer

que les paramètres qu’on a extraits sont suffisants pour pouvoir modéliser les résistors de

cette technologie.

Dans la suite nous allons passer à l’étude des différents types de capacité de la technologie

CMOS065nm

60

Chapitre4

L es capacités de la technologie

CM O S065 et V érification

de la validité de la m éthode

proposée sur la technologie B 7rf

Objectifs :

Etudier les différents types de capacités de la technologie CMOS065nm. Concevoir des planches permettant l’extraction des paramètres de premier

ordre de ces capacités. Comparer les simulations obtenues par le modèle créé avec ces paramètres

et le modèle déjà existant. Vérifier que l’étude proposée est valable sur les composants de la

technologie B7rf.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

61

Chapitre 4 Les capacités de la technologie

CMOS065 et Vérification de la validité de

la méthode en B7rf 1. Introduction:

omme nous avons fait dans le chapitre précédent, nous allons consacrer ce chapitre

pour l’étude des différents types de capacité intégré de la technologie CMOS065nm.

Nous présenterons, tout d’abord les schémas électriques permettant d’extraire les

paramètres de premier ordre de ces composants. Une fois ces paramètres sont extraits, nous

allons les introduire dans un modèle et comparer les différents résultats de simulation. Enfin,

nous allons vérifier que l’étude proposée sur les résistors et les capacités de la technologie

CMOS065nm est valable sur la technologie B7rf.

2. Le modèle de la capacité Cplate :

Le modèle de la capacité plate ‘Cplate’ est un modèle physique. La valeur de la capacité

est calculée en utilisant l’expression suivante :

périmetrecfSurfacecaC ×+×= 0 (4.22)

Avec :

Ca : la valeur de la capacité spécifique (F/m2).

Cf0 : le coefficient de la capacité périmétrique (F/m).

La capacité Cplate est un composant à deux bornes. La capacité principale est située entre

le premier et le deuxième terminal. Cette capacité élémentaire consiste en deux plaques en

parallèle (la surface de la plaque supérieure est inférieure à celle de la plaque inférieure). Ce

composant élémentaire représente une capacité verticale entre deux plaques, dans deux

niveaux de métaux consécutives.

2.1.Nomenclature du modèle :

Trois types de métaux sont utilisés pour construire le corps de la capacité.

Le niveau du métal est de type 1, X ou Z.C’est pourquoi la famille de Cplate est composée de

quatre modèles différents (Tableau 4.2) dépendant des métaux utilisés : Cm1mx, Cmxmx,

C

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

62

Cmxmz et Cmzmz. La capacité principale est entre les bornes (Plus et Minus). (Figure 4.2) .Il

est important que le nom de la capacité contienne des informations sur le type du métal

puisque la valeur de la capacité y dépend :

cm1mx Capacité plate entre métal1 et métal2 (X)

cmxmx Capacité plate entre deux métaux X

cm1mz Capacité plate entre métal X et métal Z

cmzmz Capacité plate entre deux métaux Z

Tableau 4. 1: Les différents modèles de la capacité Cplate

Figure 4. 1: Vue de côté d’une capacité CSTRIP

2.2. Le schéma équivalent de la capacité:

Le modèle de la capacité Cplate calcule la capacité principale entre les bornes Plus et

Minus. Aucun parasite n’est évalué dans ce modèle :

Figure 4. 2: schéma équivalent d’une capacité CSTRIP

2.3. Les paramètres de premier ordre à extraire

2.3.1. Ca et Cf0

Les paramètres de premier ordre de la capacité Cplate qu’on va extraire sont ca et cf0.

Pour pouvoir extraire ces deux paramètres il suffit de prendre deux points d’opération

différents :

1.1 01 PerimetreCAreaCaC f+⋅= (4.23)

2.22 0 PerimetreCAreaCaC f+⋅= (4.24)

(4.24) 2

2*02

Area

PerimetreCCC f

a

−= (4.25)

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

63

En remplaçant Ca dans l’équation (4.24) on obtient :

2

1*21

2

1*21

0

Area

Areaperimetreperimetre

Area

AreaCC

C f

−= (4.26)

La planche permettant d’extraire ces paramètres est représentée ci-dessous figure (4.4).

2.3.2. Modèle statistique :

Dans le modèle statistique on distingue deux types de variation :

- Des variations globales : qui affectent tous les composants élémentaires (transistors,

capacités, résistors) dans une puce. Dans ce cas, les variations lot/lot et wafer/wafer

doivent être prises en compte comme des contributions globales dans la puce. Ces

variations sont contrôlées au niveau du lot/wafer par des tests paramétriques.

Pour refléter une variation globale dans un circuit de simulation, une variable globale doit

être définie et la corrélation avec tous les composants pertinents doit être déclarée.

- Des variations Locales (Mismatch): qui affectent chaque composant désigné dans la

puce différemment.

Une distribution normale est utilisée pour estimer la valeur de la capacité :

)1(0 ε+×= cCapacité (4.27)

Avec :

C0 : la valeur moyenne de la capacité donnée par les équations physiques précédentes.

ε : la distribution normale avec une déviation standard donnée par :

02

_

c

Ac

×=σ (4.28)

Avec :

c_A : le coefficient de divergence de la capacité donné par les valeurs de mesure.

Quand le paramètre c_A n’est pas spécifié aucune distribution n’est utilisée et la valeur de

la capacité est égale à C0. Une simple analyse Monte-Carlo permet de déterminer la valeur

moyenne et la déviation standard d’une capacité Cplate comme c’est indiqué à la figure

suivante :

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

64

Figure 4. 3: Résultat de l’analyse Monte-Carlo d’une capacité Cplate

La planche permettant d’extraire ces paramètres est représentée ci-dessous :

Figure 4. 4: Planche permettant l’extraction des paramètres d’une capacité Cplate

On regroupe dans les tableaux d’après les paramètres de premier ordre extraits par simulation

des différents types de la capacité Cplate pour les corners : Type/ Cmin et Cmax :

2.4. Comparaison des résultats de simulation avec celle du modèle :

Les tableaux si dessous regroupent la valeur des différences relatives entre les paramètres

extraits et ceux du modèle pour les différents types de la capacité Cplate.

2.4.1. Cm1mx:

paramètres Extraits Dans le modèle Corners Typ Cmin Cmax Typ Cmin Cmax Ca >99% >99.9% >99% ******** ******** ******** cf0 >99.5% >96% >96% ******** ******** ********

Tableau 4. 2: Les paramètres de premier ordre d’une capacité Cm1mx.

2.4.2. Cmxmx: paramètres Extraits Dans le modèle Corners Typ Cmin Cmax Typ Cmin Cmax Ca >99% >99.9% >99% ******** ******** ******** cf0 >99% >96% >96% ******** ******** ********

Tableau 4. 3: Les paramètres de premier ordre d’une capacité Cmxmx.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

65

2.4.3. Cmxmz:

paramètres Extraits Dans le modèle Corners Typ Cmin Cmax Typ Cmin Cmax Ca >99% >99% >98% ******** ******** ******** cf0 >99% >97% >97% ******** ******** ********

Tableau 4. 4: Les paramètres de premier ordre d’une capacité Cmxmz.

2.4.4. Cmxmt:

paramètres Extraits Dans le modèle Corners Typ Cmin Cmax Typ Cmin Cmax Ca >99% >99.9% >98% ******** ******** ******** cf0 >99% >96% >96% ******** ******** ********

Tableau 4. 5: Les paramètres de premier ordre d’une capacité Cmxmt.

D’après les tableaux ci-dessus, on remarque bien que la différence relative est très faible, ce

qui montre la précision de la méthode proposée.

3. Autres modèles de capacités de la technologie Cmos065 :

En plus de la capacité Cplate, il existe d’autres types de capacité dans la technologie

CMOS065nm comme :

3.1. Modèle de la capacité Cstrip :

Le modèle de la capacité Cstrip est un modèle physique. La valeur de la capacité entre

deux couches consécutives est calculée en utilisant la valeur d’une forme élémentaire et

répétitive, en tenant compte des contributions des capacités parasites dues aux parties d’accès

du composant. L’effet capacitif est généralement vertical. Comparé au composant équivalent

de la technologie CMOS 90(cmsbe), les plaques de métal ont été remplacées par des rayures.

3.2. Modèle de la capacité Cfringe :

C’est une capacité qui possède quatre ou cinq bornes et qui présente plusieurs capacités

parasites entre ses différentes bornes. La valeur de cette capacité varie beaucoup en fonction

de la surface pour les différents types de métaux utilisés. Pour ce type de capacité, il est

important que le nom contienne l’information sur les différents niveaux de métaux.

3.3. Cmetal :

La modélisation de la capacité Cmetal est composée de deux contributions qui prennent en

compte, la composante surfacique et les contributions des doigts.

La première est basée sur le calcul classique de la capacité planaire. La deuxième contribution

est déterminée par la théorie des transformations conformes.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

66

Cmetal est une capacité constitué de métaux empilés M2-M4.Les deux plaques M2 et M4 sont

les parties de l’électrode Minus. La couche M3 constitue l’électrode Plus.

Pour des raisons de confidentialité, on ne va pas détailler l’analyse de ces trois derniers types

de capacité.

4. Etude des benchs :

4.1. IV_dc :

Ce bench détecte les fuites DC entre la deuxième borne et le reste de la capacité. Son but

principal est de valider la présence et la bonne connectivité des diodes de diffusion (les

parasites de la capacité).Ce bench est représenté à la figure suivante :

Figure 4. 5 : Bench validant le comportement DC d’une capacité de la technologie CMOS065nm.

Le Netlist instancie une seule capacité. La plaque inférieure de cette capacité est connectée à

la source de tension par l’intermédiaire d’une résistance de 1 kilo Ohm. La plaque supérieure

est reliée à la terre par une résistance de 1 GOhm.

4.2.Cap_ac :

Ce bench est le bench principal pour valider l’effet capacitif dans une capacité. Cette

validation peut être faite de plusieurs façons. Ce bench valide aussi la présence des capacités

parasites. (Voir figure 4.6).

Après avoir introduit les paramètres de premier ordre des différents types de capacité de la

technologie CMOS065nm dans un modèle, l’étape suivante consiste à comparer les résultats

de simulation obtenues par le modèle crée à celles du modèle existant. La figure 4.7 montre

une comparaison du courant circulant dans les deux sources de tension Vv2 et Vv4 de la

figure précédente.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

67

Figure 4. 6 : Bench validant l’effet capacitif dans une capacité de la technologie CMOS065nm.

On remarque bien que les courbes sont bien confondues. C’est à dire que les paramètres

de premier ordre qu’on a extrait sont suffisants pour pouvoir valider le comportement

capacitif au sein de cette capacité.

Figure 4. 7 : Comparaison des simulations du bench validant le comportement capacitif pour une capacité Cstrip.

4.3. Raccess_ac :

Ce bench est le même que celui pour une capacité (figure 4.6) mais pour ce bench c’est la

partie réelle du courant qui est contrôlée. Ce bench est capable de détecter la non

implémentation et la mauvaise connexion des résistances d’accès.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

68

4.4. Température :

Ce bench est le même que celui de IV_dc. Mais ceci valide le comportement de la

capacité vis à vis de la température.

La figure 4.8 montre une comparaison du courant circulant dans les deux résistors R1 et R2 de

la figure précédente.

Figure 4. 8: Comparaison des simulations du bench validant le comportement d’une capacité vis-à-vis de la température.

5. Vérification de la méthode proposée sur la technologie B7rf :

5.1. Les résistors de la technologie B7rf :

5.1.1. Les paramètres de température des résistors de la technologie B7rf :

La relation reliant la variation de la résistance en fonction de la température pour les

différents résistors de la technologie B7rf de type silicuré(Rpolys), non silicuré (Rpolyn et

Rpolyp et Rpolyh) est toujours la même que pour la technologie CMOS065nm :

( )20 ).(2).(11 TrefTtcTrefTtcRR T −+−+×= (3.5)

Ainsi la détermination de ces paramètres se fait exactement de la même façon que dans la

technologie cmos065.

=>Ainsi, les planches proposées en CMOS065nm, permettant l’extraction des deux

paramètres de température sont valables pour ces types de résistors et dans les deux

technologies.

La figure 4.9 montre résultat de simulation d’une planche permettant l’extraction des

paramètres de température d’un résistor silicuré de la technologie b7rf.

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

69

Figure 4. 9: Résultat de la simulation pour l’extraction des paramètres de température d’un résistor de type RPO1SAM

5.1.2. Paramètres de divergence (Amc,Bmc) :

C’est exactement la même chose. Une simple étude Monte-carlo permet d’extraire les

deux paramètres de divergence.

=>Ainsi, les planches proposées, dans la technologie CMOS065nm sont valables pour tous les

types de résistances et dans les deux technologies.

5.1.3. Paramètres de la capacité parasite (capacité surfacique et capacité

périmétrique (cap,cf0p) ) :

Le seul problème qui se pose, est de pouvoir séparer la résistance du corps des résistances

des têtes. En Cmos065, étant donné que le paramètre nhead, qui représente le nombre de têtes

de la résistance peut être varié, pour déterminer la résistance (la capacité) du corps, on choisit

nhead=0 et pour nhead #0 on obtient la valeur de la résistance (capacité) totale.

En B7rf le nombre de tête est fixé à 2.On ne peut agir que sur la valeur de la résistance (r) et

sur sa largeur (w).

Pour pouvoir extraire la valeur de la résistance du corps, on peut agir sur r et w simultanément

de manière à augmenter la longueur du corps de la résistance le plus possible.

Cette façon est aussi applicable et vérifiée au sein de la technologie cmos065.

Figure 4. 10:Autre façon d’extraction des paramètres de premier ordre en CMOS065nm en agissant sur les paramètres géométriques du résistor.

=>On peut ainsi utiliser les mêmes planches proposées en Cmos065.

Exemple : Résistor de type Rpolys : RPO1SA

RheadRbodyNcncrows

Rsc

WW

LRhoR ×+=

××+

∆−×= 22 (3.3)

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

70

Pour calculer la valeur de la résistance du corps Rbody, il suffit de choisir un nombre de

contacts Nc très grand.

Ainsi, la planche utilisée en CMOS065 pour l’extraction des paramètres de la capacité

parasite dans les résistors de la technologie B7rf de type silicuré(Rpolys), non silicuré

(Rpolyn et Rpolyp et Rpolyh) est valable en B7rf. Au lieu d’agir sur le paramètre nhead on

agit sur le nombre de contact Nc. (Figure 4.11)

Figure 4. 11 : planche permettant l’extraction des paramètres de la capacité

parasite en B7rf (la même qu’en CMOS065)

On déduit ensuite les valeurs de cap et de cfp à partir des relations précédentes :

2

2*2

Areab

PerimetrebCfpCbCap

−= (3.25)

2

1*21

2

1*21

Areab

Areabperimetrebperimetreb

Areab

AreabCbCb

Cfp−

−= (3.26)

5.1.4. Les résistances d’accès :

Pour la détermination des résistances d’accès des différents résistors de la technologie

B7rf de type silicuré(Rpolys), non silicuré (Rpolyn et Rpolyp et Rpolyh), on utilise la même

méthode proposée en CMOS065 : Au lieu d’agir sur le nombre de tête, on agit sur le nombre

de contact et sur les paramètres géométriques du résistor (sa longueur et sa largeur).

N1 très grand N2 très grand

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

71

5.2. Les capacités de la technologie B7rf :

Le modèle de la capacité plate ‘Cplate’ de la technologie B7rf est un modèle physique. La

valeur de la capacité est calculée en utilisant la même expression utilisée pour les capacités de

la technologie CMOS065 :

périmetrecfSurfacecaC ×+×= 0 (4.22)

On va utiliser donc la même étude précédente pour pouvoir extraire les deux paramètres ca et

cf0.

Ainsi les planches électriques proposées pour les capacités plates de la technologieCMOS065

sont aussi valables pour les capacités plates de la technologie B7rf.

6. Comparaison des résultats entre deux versions de la technologie

CMOS065 : 5.1/5.2 :

En comparant les deux modèles de résistances, on remarque une seule différence : il y a

un paramètre de plus dr_mdev dans la version 5.2. Et ce paramètre n’intervient que dans

l’analyse statistique et n’a aucune conséquence pour l’utilisateur. Les deux modèles de

résistance sont bien compatibles. Donc toute l’étude précédente est aussi valable pour deux

versions différentes de la technologie CMOS065nm. La figure ci-dessous montre le résultat

de simulation d’un résistor non silicuré de la technologie CMOC065 version 5.2 :

Figure 4. 12 : Résultat de la simulation d’une planche permettant l’extraction des résistances d’accès d’un résistor de type Rpolyn en CMOS065 version 5.2

Pour les capacités, les deux modèles des deux versions sont identiques et compatibles .Ainsi

l’étude proposée précédemment est valable aussi pour la version 5.2.

7. Conclusion :

A travers ce chapitre, nous avons fait un aperçu théorique sur les différents types de

capacités de la technologie CMOS065nm. Nous avons expliqué également, la façon d’extraire

les paramètres de premier ordre de ces composants ainsi que les planches permettant de le

Chapitre4 Les capacités de la technologie CMOS065 et vérification de la méthode enB7rf.

72

faire. A la fin de ce chapitre, nous avons montré que notre étude proposée en CMOS065 est

aussi valable en B7rf pour certains composants.

En comparant les résultats de simulation des différents benchs, nous pouvons confirmer

que les paramètres qu’on a extraits sont suffisants pour pouvoir modéliser les capacités de

cette technologie.

Conclusion Générale

73

Conclusion générale :

a réalisation de systèmes fortement intégrés, fiables et performants, n’est pas sans

poser des difficultés d’ordres multiples, surtout au niveau de la conception et de la

modélisation.

En effet, lors de la conception, il faut tenir compte de toutes les situations relatives aux

conditions extrêmes d’utilisations telles que la température, le bruit et les effets parasites

susceptibles de se produire et aux inévitables dispersions technologiques. C’est pourquoi, un

concepteur doit disposer d’outils puissants pour simuler efficacement les circuits en question.

Le projet de fin d’études courant réalisé au sein de l’équipe Design Kit de

STMicroelectronics, a pour objet la conception des planches électriques permettant

l’extraction des paramètres de premier ordre des composants microélectroniques de la

technologie CMOS065nm et la vérification de la suffisance de ces paramètres pour pouvoir

valider ces composants.

Dans ce rapport nous avons présenté dans un premier lieu une étude théorique sur les

résistances et les capacités intégrés .Quant au troisième chapitre, il a été consacré à une étude

détaillée des résistors de la technologie CMOS065nm et la conception des schémas

électriques pour l’extraction des paramètres de ces dispositifs. Enfin, le quatrième chapitre a

été réservé aux capacités de la technologie CMOS065nm, à la vérification de la validité de la

méthode proposée dans la technologie B7rf et à l’exposition des résultats de la simulation et

des rapports de synthèse.

Une perspective de ce projet sera de concevoir d’avantage des schémas électriques pour

d’autres dispositifs comme les inductances, les transistors….

Finalement et sur le plan personnel, ce projet m’a permis d’intégrer la vie professionnelle

au sein d’une grande société comme la société STMicroelectronics et de collaborer avec ses

différents membres.

L

74

.

B ibliographie

Bibliographie

75

Bibliographie [1] J.F.CARPENTIER et H.JAOUEN STMicroelectronics Crolles "Modèles électriques pour la conception des circuits intégrés silicium” HERNES SCIENCE , September 2004. [2] A.T. BEHR, M.C. SCHNEIDER, S. NOCETI, and C.G. MONTORO. "Nonlinearities of capacitors realized by MOSFET gates ". Proc IEEE International Symposium Circuits and System, pages pp. 1284-1285, 1992. [3] A. VAN BEZOOIJEN and J.O. VOORMAN. "Balanced integrator filters at video frequencies". Proc of the ESSCIRC'91, pages pp. 1-4, 1991. [4] M. CAND, E. DEMOULIN, J.L. LARDY, and P. SENN. "Conception des circuits intégrés MOS". Eyrolles, 1986. [5] A.M. DURHAM and W. REDMAN-WHITE. "High-linearity continuous-time filter in 5v VLSI CMOS". IEEE Journal of Solid-State Circuit, vol. 27(No. 9):pp. 1270-1276, September 1992. [6] G.C. TEMES J.B. SHYU and F. KRUMMENACHER. "Random error effects in matched MOS capacitors and current sources". IEEE Journal of Solid-State Circuit, vol. 19(No. 6):pp. 948-955, December 1984. [7] J.L. McCREARY. "Matching properties and voltage and temperature dependance of MOS capacitors". IEEE Journal of Solid-State Circuit, vol. 16(No. 6):pp. 608-616, December 1981. [8] S. LEMARQUIS M.J. McNUTT and J.L. DNKLEY. "Systematic capacitance matching errors and corrective layout procedures". IEEE Journal of Solid-State Circuit, vol. 29(No. 5):pp. 611-616, May 1994. [9] T. PLETERSEK, J. TRONTELJ, L. TRONTELJ, I. JONES, and G. SHENTON. "High performance designs with CMOS analog standard cells". IEEE Journal of Solid-State Circuit, vol. 21(No. 2):pp. 215-222, April 1986. [10] J. PORTE. "Une méthode d'optimisation discrète pour les filtres cascades à capacités commutées". Annales des Télécommunication, vol. 47(No. 3-4):pp. 153-158, 1992. [11] T. QUARLES, A.R. NEWTON, D.O. PEDERSON, and A. SANGIOVANNI-VINCENTELLI. "SPICE 3 Version 3F5 user's manual". University of California Berkeley CA 94720, 1996. [12] R. SINGH and A.B. BHATTACHARYYA. "Matching properties of linear MOS capacitors". IEEE Transaction on Circuit and System, vol. 36(No. 3):pp. 465-467, March. 1989.

Bibliographie

76

[13] R. SINGH and A.B. BHATTACHARYYA. "Roles of corners in matching of linear MOS capacitors". IEEE Transaction on Circuit and System, vol. 36(No. 3):pp. 467-469, March. 1989. [14] H. YOSHIZAWA, Y. HUANG, and G.C. TEMES. "MOSFET only switched-capacitor circuits in digital CMOS technology ". Proc IEEE International Symposium Circuits and System, pages pp. 457-460, 1997. [15] STMicroelectronics, ESD protection for CMOS technologies, training document, August 2005.

77

.

A nnexes

Liste des symboles

78

Liste des symboles Symboles Signification Unités Chapitre R La valeur de la résistance Ω 2,3 ρ La résistivité Ω-m 2,3 RS La résistance carrée Ω/carrée 2,3 L La longueur du métal m 2,3 W La largeur du métal m 2,3 d La profondeur du métal m 2,3 ns Le nombre de carrés élémentaires -------- 2 Fd La fréquence de coupure Hz 2 Rhead La résistance de tête Ω 3 Rbody La résistance du corps Ω 3 C1 La capacité parasite entre la borne Plus et le

substrat. F 3

C2 La capacité parasite entre la borne Minus et le substrat

F 3

D1 La diode parasite entre la borne Plus et le substrat -------- 3 D2 La diode parasite entre la borne Minus et le substrat -------- 3 Rhi La résistance d’interface entre la tête et le corps Ω 3 Rhs La résistance de la partie silicurée de la tête Ω/carré 3 Rsc La résistance de contact Ω 3 Rho La résistance carrée du corps Ω/carré 3 Rhu La résistance carrée extrinsèque de la zone de

contact Ω 3

Lhs La longueur de la tête µm 3 ∆L L’erreur systématique de conception sur la longueur

dessinée µm 3

∆W L’erreur systématique de conception sur la largeur dessinée

µm 3

∆L1 Longueur de l’offset pour la protection silicium extraite dans le résistor de type Poly P+

µm 3

∆L2 Longueur de l’offset dans la diffusion P+ µm 3 Nc Nombre de contacts dans une rangée pour une tête -------- 3 ncrows Nombre de contacts de rangée -------- 3 RT0 La résistance à la température Tref=300K Ω 3 cap Capacité spécifique F/m2 3 cfp Coefficient périmétrique de la capacité F/m 3 Si La densité spectrale de la tension équivalente du

bruit pour un résistor V/ Hz 3

I Le courant du bruit A 3 Af et Kf Les coefficients du modèle de bruit de Ficker -------- 3 µ La valeur moyenne -------- 3 σ

2 La variance -------- 3 σB La déviation standard du corps -------- 3 σH La déviation standard de la tête du résistor -------- 3

Liste des symboles

79

r_A le coefficient de divergence du corps du résistor -------- 3 r_K Le coefficient de divergence de la tête du résistor -------- 3 nhead Le nombre de tête d’un résistor -------- 3 C0 La valeur moyenne de la capacité F 4 ε la distribution normale ---------- 4

c_A le coefficient de divergence de la capacité ---------- 4 l la longueur de la capacité m 4

Simulator Commands .EXTRACT

80

.EXTRACT Extract Waveform Characteristics .EXTRACT [ EXTRACT_INFO] [ LABEL=NAME] [ FILE=FNAME] [ UNIT=UNAME] [ VECT] + [ CATVECT] $MACRO|FUNCTION [ OPTIMIZER_INFO] [ MC_INFO] + [ INTERP_MODE=LINEAR| QUADRATIC| SAMPHOLD| HISTOGRAM| SPECTRAL] This command extracts waveform information using a combination of arithmetic expressions or pre-defined functions. A flexible language exists in Eldo to extract characteristics from raw simulation results (for example the maximum value of a waveform, or the time at which a given threshold is crossed by a waveform, etc.). The type of analysis for which the specified extraction is carried out may be defined. This is useful when different types of analyses are performed in the same simulation run. The results are listed to the ASCII output (.chi) file. They can also be written to a specified file fname.aex when option AEX is specified in the netlist. By default, extraction results are saved inside the EXT folder in the main .wdb file which can be read by EZwave. The command also creates a .ext.wdb file with the extraction results when option EXTFILE is specified in the netlist. If using the .cou format, the command also creates a .ext file when option EXTFILE is specified in the netlist. The .ext or .ext.wdb file will not always be created as it depends on the type of simulation and the specification of the .EXTRACT command. The .PLOT command may also be used to plot extraction results. It is used to specify which simulation results have to be kept by the simulator for graphical viewing and post-processing. See “.PLOT” . When extraction statements are combined with parameter sweeping Eldo automatically creates waveforms showing the extraction results versus the swept parameter. For example, a user may extract the width of an output pulse from a transient simulation, and sweep the power supply level. In this case Eldo will automatically create a waveform showing the width of the pulse versus the power supply level. Similarly, if extractions and .ALTER statements are combined, Eldo will automatically create waveforms showing the extraction results versus the index of the .ALTER runs (see “.ALTER” on page 517). In this case, the X axis will contain 1, 2, 3, etc. The initial display in the viewer can also be prepared using .PLOT commands (see the .PLOT EXTRACT... description, “EXTRACT” ). Example: .EXTRACT TRAN label=VMAX MAX(V(out)) .PARAM powersupply=1.2 VDD VDD 0 'powersupply' .STEP PARAM powersupply list 1.2V 1.3V 1.4V 1.6 2V .PLOT EXTRACT meas(VMAX) ! this will create a wavef orm * showing VMAX(powersupply) By default, using the .wdb format, the .EXTRACT waveforms are saved inside the EXT folder in the main .wdb file.