Electronique des circuits numériquesSeptembre 2008
Catherine Douillard, Département Électronique
ELP 304Cours 3 et 4
ELP 304 – Cours 3 et 4 Département Electronique2
Le marché des semi-conducteurs
En 2008, les ventes de semi-conducteurs au niveau mondial représentent 268 G$ (+ 5 % /2007). Prévision 2009 : 283 G$ (+ 6 % /2008)Répartition (en % des ventes) :
70%
14%
9%
7%
Circuits intégrésnumériquesCircuits intégrésanalogiquesComposants discrets etcapteursComposants opto-électroniques
ELP 304 – Cours 3 et 4 Département Electronique3
Le marché des semi-conducteurs en 2008Répartition par secteurs d’applications
43.7%
17.0%
7.0%
7.8%
7.3%
17.2%
PC/ordinateurs
TéléphoniemobileTéléphonie fixe
Automobile
Militaire+ diversindustrieGrand public
ELP 304 – Cours 3 et 4 Département Electronique4
Le marché des circuits intégrés numériques en 2008
0,1%
Bipolaire
Mémoires
Processeurs
Autres circuitsnumériques(ASICs, FPGA, …)
MOS (Si)99,9%
Bipolaire(Si ou SiGe)
31,1%
28,7%
40,1%
ELP 304 – Cours 3 et 4 Département Electronique5
Rappels sur le transistor MOS
substrat (NMOS-->
dopéP ,
PMOS -->dopéN )
-
-
drain
source
NMOS: diffusion N+
PMOS: diffusion P+
grille
L
WPolysilicium cristallin
Oxyde de silicium (Si02)
G
D
S
B G B
D
SVGS
VDS
VGS
VDS
IDS IDS
Représentation symbolique des transistors MOS
Type N Type P
LjLj
ELP 304 – Cours 3 et 4 Département Electronique6
Le transistor NMOS
Régime bloqué:VGS < VTN (isolation électrique entre drain et source)
Régime passant:VGS > VTN
- si VDS < VGS – VTN régime ohmique
IDS = βN (VGS – VTN – VDS/2) VDS
- si VDS > VGS – VTN régime saturé
IDS = βN (VGS – VTN )2 /2
VTN = tension de seuil
βN = μns Cox W/L
RDSON = 1/βN (VGS – VTN)
Régime ohmique
Régime saturé
VDS
IDS
VGS = 5V
VGS = 4V
VGS = 3 V
VGS = 2V
VGS < VT
Pente
1/RDSON
G
D
S
B
V G S
V D S
ID S
)( ∞→ eV
ELP 304 – Cours 3 et 4 Département Electronique7
Le transistor PMOS
G B
D
SV GS
VDS
IDS
Régime ohmique
Régime saturé
Pente1/RDSOP
IDS
VDS
VGS = - 5V
VGS = - 4VVGS = - 3V
VGS = - 2V
VGS > VTP
Régime bloqué:VGS > VTP (isolation électrique entre drain et source)
Régime passant:VGS < VTP
- si VDS > VGS – VTP régime ohmique
IDS = - βP (VGS – VTP – VDS/2) VDS
- si VDS < VGS – VTP régime saturé
IDS = -βP (VGS – VTP )2 /2
VTP = tension de seuil
βP = μps Cox W/L
RDSOP = -1/βP (VGS – VTP)
μns ≈ 3 μps)( ∞→ eV
ELP 304 – Cours 3 et 4 Département Electronique8
Capacités parasites du transistor MOS
GrilleDrainSourc
e
CSB CDB
Les capacités parasites influent sur les performances dynamiques des opérateurs
Elles sont de deux sortes:
- la capacité de grille (grille-canal ou grille substrat)
CG ≈ W L Cox
Substrat (Bulk)
CGCanalCGB
- les capacités des jonctions source-substrat et drain-substrat
CSB ≈ CDB ≈ W Lj Cj
Cj : capacité de jonction par unité de surface
ELP 304 – Cours 3 et 4 Département Electronique9
L'inverseur CMOS
SE
VDD
G
S
D
GS
D
Association d’un transistor NMOS et d’un transistor PMOSLa sortie S est isolée électriquement de l’entrée E.Étude du fonctionnement en utilisant le modèle "interrupteur" du transistor MOS
ELP 304 – Cours 3 et 4 Département Electronique10
L'inverseur CMOS
SE
VDD
G
S
D
GS
D
E=VDD
1 0
"1" logique sur l'entrée de l'inverseur => "0" en sortie
interrupteur fermé
E V VDD T= > => transistor passant IDS ≠ 0
interrupteur ouvert
E V V VDD GS T= ⇒ = >0V => transistor bloqué IDS = 0
Transistor canal P :
Transistor canal N :
ELP 304 – Cours 3 et 4 Département Electronique11
L'inverseur CMOS
SE
VDD
G
S
D
GS
D
"0" logique sur l'entrée de l'inverseur => "1" en sortie
interrupteur ouvert
E=VSSinterrupteur fermé
Transistor canal P :
Transistor canal N :0 1=> transistor bloqué IDS = 0E V VSS T= <
IDS ≠ 0=> transistor passantE V V V VSS GS DD T= ⇒ = − <
ELP 304 – Cours 3 et 4 Département Electronique12
Caractéristique de transfert
seuil
inverseur idéal
VDDVDD2
EV VDD T−VT
VDD
S
N
M
TP ohmiqueTN bloqué
S E VT= +
TP ohmiqueTN saturé
S E VT= −
TP saturéTN saturéTP saturéTN ohmiqueTP bloquéTN ohmique
SE
G
S
D
GS
D
VDD
V V VTN TP T
N P
= − ==β β
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Zone
de
tran
sitio
n
Marge de bruit
J et K : points de gain unitaireMarge de bruit : un signal
parasite à l'entrée est atténué
A. N. pour VDD = 1,2 VVT = 0,5 V
NM0 = NM1 # 0,5 V
VDDVDD2
VDD
S
E
J
K
M
N
NM0
NM1
V VDD T−VT
NM NM V VDD T0 1
3 28
= =+
1−=dEdS
1−=dEdS
ELP 304 – Cours 3 et 4 Département Electronique14
Consommation d'un inverseur CMOS
CL modélise la charge de l'inverseur
L H
HL
Consommation statique :
Consommation dynamique :
P f V Cdyn LDD= 2
P 0stat =SE
VDD
CL
ELP 304 – Cours 3 et 4 Département Electronique15
Caractéristiques temporelles d'un inverseur CMOS
50%
10%
90%
E
S
50%
E S
tf tr
tPHLtPLH
Sur la sortie:
tf : temps de descente
tr : temps de montée
Entre E et S:
tPLH : temps de propagationlorsque S passe de 0 (Low)à 1 (High)
tpHL : temps de propagationlorque S passe de 1 à 0
tP =1/2 (tPLH + tPHL)
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Calcul du temps de descente (principe)Décharge de la capacité CL à travers le transistor
VDD
I DS
VDSCL
D
G
S
• Début de décharge : transistor en régime saturé V V V VDS DSsat DD T≥ = −
)(f1 DSdVdt =⇒
tf1 obtenu en intégrant entre 0,9VDD et VDD-VT
dtdVCI DS
LDS −=
• Fin de décharge : transistor en régime ohmique V V VDS DD T< −
tf2 obtenu en intégrant entre VDD-VT et 0,1VDD
)(f2 DSdVdt =⇒
ELP 304 – Cours 3 et 4 Département Electronique17
Calcul du temps de descente (principe)• tf = tf1 + tf2
t R Cf DS L≈ 3 0A. N. VDD = 2 V, VT = 0,75 V
t R CV V
V VV V
Vf DS LT DD
DD TDD T
DD=
−−
+−⎛
⎝⎜
⎞⎠⎟
⎡
⎣⎢
⎤
⎦⎥0 2
0 1 19 20,ln )(
1où 0TDD
DS VVR
−=
β
=> peut être assimilé au temps de décharge d’un réseau RC
I
VDDC
R
RCt f 9ln=
ELP 304 – Cours 3 et 4 Département Electronique18
Calcul de tf et tpHL
où)(
1α 0TNDDN
NDSN VVRR
−=
β
LNf CRt 9ln=
RN : résistance équivalentedu transistor NMOS à la descente
Transition HL (en sortie) : décharge de CL à travers TN
CL
I
VDD
RN
ELP 304 – Cours 3 et 4 Département Electronique19
Calcul de tr et tpLH
Transition LH (en sortie) : charge de CL à travers TP
CL
I
VDD
où RV VDS P
P DD TP0
1=
+β ( )
LPLPDSr CRCRt 9ln3 0 =≈
RP : résistance équivalentedu transistor PMOS à la montée
A. N. Si βN = βP => tr = tf et tpLH = tpHL
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Calcul du rapport tr / tf
tt
RR
WW
rf
PN
NP
= ≈ 3• Si LN = LP = Lmin
Du point de vue du temps de montée, le transistor PMOS se comporte comme une résistance RP de valeur PDSP RR 0~
Du point de vue du temps de descente, le transistor NMOS se comporte comme une résistance RN de valeur NDSN RR 0~
RV V
C WLDS
DD Ts ox0
1=
−=
ββ μ
( ),
tt
RR
W LW L
rf
PN
NP
Ns N PPs P N
= = =ββ
μμ
• Si VTP = -VTN
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Représentation simplifiée des transistors MOS dans les schémas CMOS
PMOS
<=>
NMOS
<=>
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Opérateurs CMOS élémentaires : NAND
Exemple de NAND à 2 entréesVDD
A
B
S
réseau N
réseau P
Structure duale
1
1
• A = B = 1=> réseau N passant,
réseau P bloqué=> 0 en sortie
0
0• A = 0 ou B = 0
=> réseau N bloqué, réseau P passant
=> 1 en sortie
1
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Opérateurs CMOS élémentaires : NOR
Exemple de NOR à 3 entrées
VDD
A
B
C
S
réseau P
réseau N
0
0
0• A = B = C = 0=> réseau N bloqué,
réseau P passant=> 1 en sortie
1
1
• A = 1 ou B = 1 ou C = 1=> réseau N passant,
réseau P bloqué=> 0 en sortie
0
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Deux approches sont possibles pour construire une fonction logique complexe
1. Utilisation d’une bibliothèque de portes élémentaires (INV, NAND, NOR, ...)=> pas besoin de connaître la structure des portes
2. Synthèse directe au niveau transistor=>blocs logiques moins encombrants et plus rapides
=> dépend de l’outil de conception utilisé
Fonctions complexes : synthèse au niveau transistor ou au niveau porte
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Structure générale des opérateurs statiques CMOS
Ei
réseau de PMOS
réseau de NMOS
S
VDD
Un seul des réseaux doit être passant=> même nombre de NMOS et de PMOS
=> structures des 2 réseaux duales
Fonction obtenue sous forme complémentée• NMOS : transmission d’un 0 logique en
sortie lorqu’un 1 est appliqué sur sa grille
• PMOS : transmission d’un 1 logique en sortie lorqu’un 0 est appliqué sur sa grille
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Méthode de construction des opérateurs statiques CMOS
Si f est un complément => synthèse directeSinon, synthèse de et faire suivre d’un inverseur
f
Construction du réseau NMOS• placer les transistors N
- en série pour réaliser les fonctions ET- en parallèle pour réaliser les fonctions OU
Construction du réseau PMOS• placer les transistors P
- en parallèle pour réaliser les fonctions ET- en série pour réaliser les fonctions OU
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Exemple 1Synthèse deS A B C AB C= = +f( , , )
A
BC
S
A B
C
VDD
VDD
S2 couches logiques
ELP 304 – Cours 3 et 4 Département Electronique28
Exemple 2
Synthèse deS A B C D A B C D= = +f( , , , )
S A B C D= + + +
S A B C D= + +( )( )A B
C D
S
A
B D
C
VDD
ELP 304 – Cours 3 et 4 Département Electronique29
Exemple 3 Quelle est la fonction réalisée par ce circuit ?
S
B
A
A
B
T T
VDD
VDD
VDD
S AT B T= +
=> MUX 2:1
ELP 304 – Cours 3 et 4 Département Electronique30
Opérateurs CMOS à base d'interrupteurs
Porte de transfert ou interrupteur MOS• Porte de transfert NMOS
E S
CG
SD
» C = 0 (VSS) =>E S
» C = 1 (VDD) =>E S
E = VDD => S = VDD - VTN
mais
E S
1
E
SVDD
V VDD TN−
VDDV VDD TN−
ELP 304 – Cours 3 et 4 Département Electronique31
Opérateurs CMOS à base d'interrupteurs
• Porte de transfert PMOSE S
C
G
S D
» C = 1 (VDD) =>
E S
» C = 0 (VSS) =>
E S
E < -VTP => transistor bloqué
mais
S
E
E S
0
VDD
VDD−VTP
−VTP
ELP 304 – Cours 3 et 4 Département Electronique32
Porte de transfert CMOS
SE SE
C
C
CB
CB
Symbole
• C = 1 et CB = 0, transistors passants
=> E S
• C = 0 et CB = 1, transistors bloqués
=> E S
S
E
S = E
VDD
VDD
ELP 304 – Cours 3 et 4 Département Electronique33
Exemple d'utilisation de l'interrupteur CMOS : les opérateurs trois états
Inverseur 3 états
SS'E
T
VDD
T
• Si T = 1, S = S'• Si T = 0, S = Z : état haute impédance (sortie déconnectée)
symbole
E S
T
T
ELP 304 – Cours 3 et 4 Département Electronique34
Exemple d'utilisation d'opérateurs trois états
Structures organisées autour d'un bus• Possibilité d'accès au bus pour plusieurs unités logiques • Une seule unité à la fois doit être connectée pour éviter
les conflits
Opérateurs 3 états
BUS
ELP 304 – Cours 3 et 4 Département Electronique35
Exemple d'utilisation de l'interrupteur CMOS : les fonctions de multiplexage
Réalisation d'un multiplexeur 2 vers 1
S AT BT= +
A
S
B
T
S
T
A
B
symbole
ELP 304 – Cours 3 et 4 Département Electronique36
Performances statiques similaires à celles de l'inverseur• Points de fonctionnement (VSS,VDD) et (VDD, VSS)• Pas de consommation statique
Performances dynamiques• Pour un opérateur constitué d'une couche logique
P f V Cdyn S DD L= 2
• Pour un opérateur constitué de plusieurs couches logiques ou un circuit complet
P Pdyn ii
= ∑
où fS est la fréquence de commutation de l'opérateur (de sa sortie)
Performances des circuits logiques CMOS (I)
ELP 304 – Cours 3 et 4 Département Electronique37
Temps de commutation (tr, tf)• Calcul complet trop lourd !• Calcul des résistances équivalentes des réseaux N et P, Rf et Rr
Ei
réseau de PMOS
réseau de NMOS
S
Rr
Rf
CL
VDD
9ln
9ln
Lff
Lrr
CRt
CRt≈
≈
Performances des circuits logiques CMOS (II)
ELP 304 – Cours 3 et 4 Département Electronique38
Temps de commutation d'une porte NAND2
• Calcul de Rf : résistance équivalente du réseau N pour la descente
LNfNf CRNANDtRR 9ln2)2(2 =⇒=
• Calcul de Rr : résistance équivalente du réseau P pour la montée 2 configurations possibles lorsque l'étage P est passant :
• 1 transistor P passantLPrPr CRNANDtRR 9ln)2( =⇒=
• 2 transistors P passants en //
LPrPr CRNANDtRR 9ln21)2(2/ =⇒=
• Dissymétrie des temps de commutationtt
tt
RR
RR
r
f
pLH
pHL
P
N
P
N= =
12
14
ou
ELP 304 – Cours 3 et 4 Département Electronique39
Performances duales• Calcul de Rf : résistance équivalente du réseau N
pour la descente3 configurations possibles lorsque l'étage N est passant :
- 1 transistor N passant LNfNf CRNORtRR 9ln)3( =⇒=
» 2 transistors N passants en //
LNfN
f CRNORtRR 9ln21)3(
2=⇒=
» 3 transistors N passants en //
LNfN
f CRNORtRR 9ln31)3(
3=⇒=
Temps de commutation d'une porte NOR3 (I)
ELP 304 – Cours 3 et 4 Département Electronique40
• Calcul de Rr : résistance équivalente du réseau P pour la montée
LPrPr CRNORtRR 9ln3)3(3 =⇒=
- Dissymétrie des temps de commutation
tt
tt
RR
RR
RR
rf
pLH
pHLPN
PN
PN
= = 3 6 9ou ou
Temps de commutation d'une porte NOR3 (II)
ELP 304 – Cours 3 et 4 Département Electronique41
Temps de commutation d’une chaîne logique
Les temps de montée et de descente sont ceux de la dernière couche logiqueLes temps de propagation sont additifsProblème : estimation de CL
• Analyse de la capacité de charge CL d’un opérateur logique CMOS
- Capacité de sortie
- Capacité d’entrée
- Capacité de charge totale
ELP 304 – Cours 3 et 4 Département Electronique42
CS1
CE2
CE4
CE3
Cint
2
3
1
4
CL : somme de trois termes• capacité de sortie CS de l’opérateur• capacité de ligne ou d’interconnexion• Σ des capacités d’entrées CE des portes en
charge
C C C C C CL S int E E E1 1 2 3 4= + + + +
∑++= EintSL CCCC
Capacité de charge totale d’un opérateur CMOS
ELP 304 – Cours 3 et 4 Département Electronique43
CDBP
CDBN
VDD
CS : ensemble des capacités parasites vues sur la sortie d’un opérateur, en dynamique• Capacités de jonctions drain/substrat
C C CS jN jP= + ∑∑ pour un opérateur quelconque
CS est proportionnel à la surface des zones de diffusions
Capacité de sortie d’un opérateur CMOS
ELP 304 – Cours 3 et 4 Département Electronique44
CE : ensemble des capacités parasites vues sur une entrée d’un opérateur, en dynamique• Capacités de grille des transistors• Inverseur CMOS C C CE G GN P
= +
• Opérateur quelconque
C C CE G GN P= ∑ + ∑
CE est proportionnelle à la surface des canaux de conduction
C CGB GSP P+
C CGB GSN N+
C CGD GDN P+
Capacité d’entrée d’un opérateur CMOS
ELP 304 – Cours 3 et 4 Département Electronique45
Cmin : capacité d’entrée d’un inverseur CMOS de taille minimale = capacité de référence
Entrance ou fan-in
F CCin
E
min=
Sortance ou fan-outΣ des entrances des opérateurs en charge
∑++=∑++=
inminintSL
EintSLFCCCC
CCCC
outminintSL FCCCC ++=
∑= inout FF
Capacité d’entrée minimaleEntrance et sortance
ELP 304 – Cours 3 et 4 Département Electronique46
outintppSp Fttt τ++==>
• Fout = sortance de l'opérateur• τ = retard dû à Cmin• tpS prend en compte les retards intrinsèques de l'opérateur (capacités de
jonction)• tp int est proportionnel à la longueur des interconnexions
Bibliothèques des fabricants de circuits intégrés• (τ, tpS) pour chaque type d’opérateur
CS1
CE2
CE4
CE3
Cint
2
3
1
4
outminintSL FCCCC ++=
Temps de commutation et sortance
ELP 304 – Cours 3 et 4 Département Electronique47
Evolution des technologies CMOSRéduction de Lmin dans un rapport k (k = 1,5 tous
les 3 ans)• Complexité : taille des transistors divisée par k2
=> complexité accrue dans un rapport k2
• Vitesse
vitesse accrue dans un rapport compris entre k et k2
• Consommation
Consommation accrue dans un rapport k2 à k3 à VDDconstant.
=> facteur limitant de la croissance de la densitéd’intégration
=> diminution de VDD
L’avenir des circuits CMOS (I)
ELP 304 – Cours 3 et 4 Département Electronique48
Technologies commercialement disponibles et àvenir• couramment utilisées : CMOS 90 nm/ 65 nm, 11 à 15 niveaux de
métal, VDD ~ 0,8 à 1,1V=> densité d'intégration : 360 Mtr/cm2 (ASIC)
• prochaine génération (2009) : CMOS 50 nm, 12 à 16 niveaux de métal (μP : fmax~ 8 GHZ), VDD ~ 0,8 à 1,0V => densité d'intégration : 570 Mtr/cm2 (ASIC)
• technologies à l'étude (2020) : CMOS 14 nm, 14 à 18 niveaux de métal, fmax ~ 75 GHz, VDD ~ 0,5 à 0,7V => densité d'intégration : 7,2 Gtr/cm2 (ASIC)
L'avenir des circuits CMOS (II)
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