Conception des circuits CMOS analogiques
Conception transmetteur de
135 avenue de Rangueil – 31077 Toulouse cedex 4 – Tel : 05.61.55.95.13 – Fax : 05.61.55.95.00 - www.insa-toulouse.fr
Conception transmetteur de puissance sans fil entièrement
intégré – Cours de restructuration
Alexandre [email protected]
2016-2017
Avancement 2015-2016
Sensor temperatureCapteur fonctionnel. Pas d'amplification. Effet des variations process non simulé. HW OTP non réalisé.
Output BufferFonctionnel. Doute sur l'efficacité réelle (112 %). Respect des contraintes CEM non testés
OTA
Fonctionnel et testé dans les différentes conditions PVT. Open-loop gain = 88 - 97 dB, fréquence transition = 1 - 2 MHz, CMRR = 94 dB, slew rate = 0.4 V/µs.
NTCFonctionnel mais non testé dans les différentes conditions PVT. Type de résistances de polarisation non précisées.
OTP
Fonctionnel. Effet des variations de tension d'alimentation non testé. Variabilité trop importante des seuils de détection du trigger de Schmitt.Type et position de la résistance de shunt non spécifiés.
Blocs Avancement
APP de Conception CMOS analogique en 5e année ESE
OCPRéférence de tension non précisée. Temps de déclenchement non testés. Effet des variations process non simulé.
Output BufferFonctionnel. Puissance délivrée à la charge (5 W) non atteintes. Corners non simulés. Respect des contraintes CEM non testés
OTAFonctionnel mais non testé dans les différentes conditions PVT. Open-loop gain = 80 dB, fréquence transition = 20 MHz.
OTP
Fonctionnel mais consommation excessive de courant. Effet des variations de tension d'alimentation non testé. Variabilité trop importante des seuils de détection du trigger de Schmitt.
OCP
Valeur de la résistance de shunt non précisée. Référence de tension non précisée. Temps de déclenchement non testés. Corners non simulés.
NTCFonctionnal. Référence de tension non précisée. Variabilité des résistances ayant un effet sur les seuils de déclenchement
Blocs Avancement
Fonctionnement simplifié du transistor MOS
V
IDSmax
VGS=3
VGS=2
VGS=1
VGSmax
Linear
VDS<VGS-VT
Saturation
VDS>VGS-VT
IDS
Linéaire (VDS faible)
Vth
Saturé (VDS élevé)
VGS
Cut off
VGS<VT
IDS=0G
S
D
BElectrons
NMOSFETIDS
APP de Conception CMOS analogique en 5e année ESE
VDS
Vth VGS
• IDS ne dépend que de VGS
• La relation entre courant IDS et tension VGS n’est pas linéaire
• Source de courant IDS contrôlée en tension VGS
Zone linéaire (VDS < VGS-VT ) :
Zone Saturée (VDS > VGS-VT ) :
( )ds
2ds
dsTgs V1))2
)(V).VV((V Ids λ+×−−= K
( ) ( )dsTGS VVVK λ+×−= 12
1 Ids 2
Fonctionnement statique (modèle simplifié valable pour L long)
Fonctionnement simplifié du transistor MOS
V
ISDmax
VSG=3
VSG=2
VSG=1
VSGmax
Linear
VSD<VSG-|VT|
Saturation
VSD>VSG-|VT|ISD
Linéaire (VSD faible)
Vth
Saturé (VSD élevé)
VSG
Cut off
VSG<|VT|
ISD=0G
D
S
BHoles
PMOSFETISD
APP de Conception CMOS analogique en 5e année ESE
VSD
Vth VSG
• IDS ne dépend que de VGS
• La relation entre courant IDS et tension VGS n’est pas linéaire
• Source de courant IDS contrôlée en tension VGS
Zone linéaire (VSD < VSG-VT ) :
Zone Saturée (VSD > VSG-VT ) :
( )sd
2sd
sdTsg V1))2
)(V).VV((V Isd λ+×−−= K
( ) ( )sdTSG VVVK λ+×−= 12
1 Isd
2
Fonctionnement statique (modèle simplifié valable pour L long)
Le modèle petit signal simplifié
G
S S
D
C
GS i
DS= g
m.v
GS
r
0=1/ g
m
G
S S
D
C
)(3
2oxgs WLCC ≈
En Zone Saturée (VDS > VGS-VT ) :
VGS
IDS
rD gsmds VgI =
APP de Conception CMOS analogique en 5e année ESE
)( ThGSGS
DSm VVK
V
Ig −=
∂∂≡
)V(VL
W.
TOX
εε UO g ThGS
rm −= 0
La transconductance va impacter le gain en tension, en courant et en puissance
Réglage par le concepteur
• Technologie CMOS 0.35 µm 50 V (process H35B4S1)
• Intégration sur une même puce d’étages de puissance (haute tension
50 V) et de commande (faible tension 3.3/5 V)
• Nœud technologique « ancien », mais robuste, fiable, adapté aux fortes
tensions
• Composants disponibles (cf. ENG-238_rev6.pdf) :
• NMOS/PMOSFET (LV and HV cores - 3.3 V à 50 V)
Design kit AMS H35
APP de Conception CMOS analogique en 5e année ESE
• NMOS/PMOSFET (LV and HV cores - 3.3 V à 50 V)
• Bipolaire NPN/PNP vertical/latéral
• Diodes
• Résistances (diffusion, Nwell, POLY1/2/H)
• Condensateurs (MIM, POLY, POLY-Metal)
• Transistors MOS
• Liste des NMOS (Liste PMOS quasi identique)
Design kit AMS H35
Tensions nominales : 3.3 V, 5 V, 20 V, 50 V (Vgs, Vds, Vdb)
Versions isolées / non isolées
APP de Conception CMOS analogique en 5e année ESE
• Transistors MOS – Section du wafer (ENG-236_rev6.pdf)
Design kit AMS H35
Bulk = VDDBulk = VSSSource = VSS
Source = VDD
VDD = 3.3 – 5 VVSS = 0 V
APP de Conception CMOS analogique en 5e année ESE
VSSP-substrate
N-well
P-substrate
Caisson N-well
P-well N-well
VSS
Bulk = VSSSource = VSS Bulk = VDD
Source = VDD
Isolation par jonction
Tub = VDDTub = VDD
• Transistors MOS – Section du wafer (ENG-236_rev6.pdf)
Design kit AMS H35
VSSP-substrate
Bulk&Source = VDD
VDD < 50 VVSS = 0 V
Bulk&Source = VSS
Tub = VSSTub = VSS
APP de Conception CMOS analogique en 5e année ESE
VSSP-substrate
Caisson N-well Caisson N-well
Bulk&Source = VSS
Vertical NPN BJT
VBE < 5.5 VVCE > 10 V
P-well
Buffer de sortie CMOS push-pull
VDD_PWR
VSS_PWR
RLoad
LLoad
Pré-driver
Levelshifter
High side
Low side
Levelshifter
Commande P
Commande N
VDD_PWR
VDD_PWR
VSS_PWR
VDD_PWRVDD
VDD_PWRVDD
VSS
APP de Conception CMOS analogique en 5e année ESE
• Contraintes :
• Optimisation du rendement
• Faible Ron faible chute de potentiel dissipation réduite
• Dead time (annuler la conduction simultanée du High side et du Low
side = « crossbar current » ou « shoot-through current »)
• Robustesse aux surtensions
• Limitation du slew rate
VSS_PWRVSS_PWRVSS
Buffer de sortie CMOS push-pull
• Exemple circuit Smart Power (High Voltage CMOS 0.35 µm) – Imax = 1 A
High side
(W=9500 µm,
L= 0.7 µm
Low side
3100 µm2500 µ
m
APP de Conception CMOS analogique en 5e année ESE
Low side
(W=7000 µm,
L= 0.7 µm
2500 µ
m
Commande +
pré-driver +
diagnostic
Buffer de sortie CMOS push-pull
• Contraintes sur l’émission maximale de champ magnétique (EN55011)
APP de Conception CMOS analogique en 5e année ESE
• Modèle d’émission en champ magnétique d’une boucle circulaire à N
tours parcouru par un courant I supposé constant le long de la boucle
I
z
r
Pd
H ( ) ( ) 2/322
2
2/
dr
INrmAH
+=
• Modèle électrique équivalent :
Modèle simple couplage bobines primaire/secondaire
Modèle driver de sortie
A
T0 = 1/f0
Charge supposée résistive et constante
IP IS
Mk =
VP VS
VE
τ
f11 ==
APP de Conception CMOS analogique en 5e année ESE
• Analyse harmonique:SPLL
Mk =• Coefficient de couplage inductif:
+=+=
PSSLs
spPLp
ijMijLv
ijMijLv
ωωωω E
SPS V
ZZM
jMI
+−=
22ωω
P
E
SPP Z
V
ZZM
MI
+−=
22
22
1ω
ω
ωω
PPPP jC
jLRZ1++= ω
ωS
SSLoadS jCjLRRZ
1+++=Avec :
• Approximation du premier harmonique :
Signal carré ( )
0
0
00
sin2
T
nT
n
T
AnfVE πτ
πττ
= ( )2
2 00
Tsi
AfVE == τ
π
SSPP
resCLCL
fππ 2
1
2
1 ==
• Exemple :
Modèle simple couplage bobines primaire/secondaire
Fres = 117 kHz, τ = T0/2, A = 9 V, k = 0.4, RL = 10 Ω
IP
ISLimite IP
APP de Conception CMOS analogique en 5e année ESE
Fres = 117 kHz, F0 = 150 kHz, τ = T0/2, A = 9 V , RL = 10 Ω
• Quelques structures élémentaires
Amplificateur opérationnel CMOS
Source de courant (NMOS ou PMOS en saturation)
IREF
VDS
IDS
IREF
( ) ( )22
2
1THNREFNTHNGSOXNREF VVVV
L
WCµI −=−≈ β
APP de Conception CMOS analogique en 5e année ESE
MOS monté en diode (Charge active)
IDS
VDS
VGS
VDS
IDS
DSGS VV =
( )2THNDSNDS VVI −≈ β
• Quelques structures élémentaires
Amplificateur opérationnel CMOS
Miroir de courant (NMOS ou PMOS)
IIN IOUT
W1, L1W2, L2
M1 M2
M1 et M2 ont des caractéristiques identiques, mais des dimensions (W;L) pas nécessairement identiques :
1
1
2
2
L
WK
L
W =
APP de Conception CMOS analogique en 5e année ESE
W1, L1W2, L2
VDS2
IOUT
IIN
Si M2 est en saturation et en négligeant sa conductance de sortie :
INOUT IKI ×=
• Voir livre Gray, Hurst, Lewis, Meyer, « Analysis and Design of Analog
Integrated Circuits », chapitres 6, 7, 8
• Schéma de principe amplificateur différentiel à deux étages et à sortie
single-ended (asymétrique) :
Amplificateur opérationnel CMOS
diffDmo vRgv 12 2
1=
Paire différentielle
Etage de sortie à gain (source commune)
( )vRrgv //−=
APP de Conception CMOS analogique en 5e année ESE
M1 et M2 identiques, saturés, de transconductance gm1.
Open circuit
( ) iDmo vRrgv //032 −=
M3
vi
M3 saturé, de transconductance gm3
et de résistance de sortie r0
Amplificateur opérationnel CMOS
• Amplificateur OTA de Miller (paire différentielle avec des PMOSFET):
Paire différentielle
Etage de sortie à gain (source commune)
Source de courant paire diff et étage
de sortieMiroir de courant
Capacité de
APP de Conception CMOS analogique en 5e année ESE
Paire diff.
Charge active de la paire (miroir de courant)
Référence de courant
Capacité de compensation (optionnel
selon stabilité, pole splitting)
• Caractéristiques fondamentales d’un AOP :
• Gain statique
• Plage de tension de sortie
• Offset en entrée/sortie
• Réjection de mode commun
• Produit gain-bande, bande passante
• Fonction de transfert en BO, pôles, stabilité (marge de phase)
Amplificateur opérationnel CMOS
APP de Conception CMOS analogique en 5e année ESE
• Slew rate
• Power supply rejection ratio (PSRR)
• Consommation
• Comparateur à base d’AOP (attention au slew rate, aux offsets…)
• Trigger de Schmitt :
Comparateur CMOS
APP de Conception CMOS analogique en 5e année ESE
Avec : VTxx = tension de seuil (VTN2 = VTN3,
VTP4 = VTP6) βx = ½µxCoxW/L = transconductance
• Comparateur à hystérésis interne
Comparateur CMOS
I1 I2
VREF
VIN
VOx
VDD
VT5+VT1
VO1
VO2
VIN : de VSS à VDD
APP de Conception CMOS analogique en 5e année ESE
I5 = IBias
Conditions : M1 = M2 M3 = M4 M6 = M7 I5 = IBias = constante β1 la transconductance de M1
K
LW
LW
LW
LW
==
4
4
7
7
3
3
6
6
VINVSS VDDVREF+VT+
Seuils de basculement et largeur hystérésis :
K
KiVT +
−=+1
1
1
5
β K
KiVT +
−=−1
1
1
5
β
K
KiVV TT +
−=− −+1
12
1
5
β
• Exemple : référence de courant
Effet de la température
Si M3 = M4 et M5 = M6 (en saturation :IIN = IOUT
Si M7 = M6, IBIAS = IOUT
( )R
n
q
kTIOUT
ln=
APP de Conception CMOS analogique en 5e année ESE
Structure auto-polarisée (pas besoin de réf de courant)
Indépendance à la tension d’alimentation Dépendance à la température du courant
• Exemple : référence de tension bandgap
• Réutilisation de la référence de courant et compensation de la
température
Effet de la température
( )R
n
q
kTRVIRVV EBOUTEBOUT
ln2222 +=+=
Proportional To Absolute Temperature(PTAT) = Tension aux bornes de R2
APP de Conception CMOS analogique en 5e année ESE
(PTAT) = Tension aux bornes de R2 (dVR2/dT ≈ +1.8 mV/°c)
Complementary To AbsoluteTemperature (CTAT) = PNP monté en diode (dVEB/dT ≈ -2 mV/°c)
1 14
Montage VBE multiplier
• Capteur de température CMOS : dépendance à la température de VTH
Effet de la température
( ) cmVTTVV THTH °−−=−+≈ /2..5.0,00 αα
I1 I2
M1, M2, M3, M4 en saturation
Si M3 = M4 I1 = I2 (miroir de courant)VTH1 = VTH2
M2 monté en diode :M3 M4
2 VI
VV +==
APP de Conception CMOS analogique en 5e année ESE
VBIASVOUT
I1 I2
M1 M2
22
22 THGSOUT V
IVV +==
β
( )2111 THBIAS VVI −= β
Polarisation de M1par VBIAS :
−+=
2
1
2
1 1ββ
ββ
THBIASOUT VVV
2
1
2
1
1ββββ
−
−=
BIASOUT
TH
VV
V
Top Related