MICRO-NANO CAMPUS
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Formations de MicroNano Campus
Objectifs : Cette formation a pour objectif de sensibiliser aux enjeux de la sécurité matérielle.
Après une revue des principaux algorithmes cryptographiques, le but sera de
comprendre leurs vulnérabilités potentielles en mettant en pratique ce qu’on appelle
des attaques par canaux cachés.
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant avoir une première expérience en sécurité numérique.
Prérequis : Une connaissance des bases de l’électronique et des systèmes numériques est
nécessaire pour cette formation.
Frais de participation individuels : 975€ HT
Renseignements et Inscriptions : • Service de Formation Continue de l’Université de Montpellier
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
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SECURITE NUMERIQUE
CNFM
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!JOUR 1
• Introduction à la cryptographie et la cryptanalyse : Terminologie et définitions
• Enjeux de la sécurité numérique
• Les algorithmes de chiffrement symétriques (DES, AES ….)
• Les algorithmes de chiffrement asymétriques (RSA, ECC..)
• Principe des attaques par canaux cachés
•
JOUR 2
• Présentation de la Plateforme SECNUM
• Etude de l’implantation matérielle de l'AES sur FPGA
• Mise en place d’une attaque et instrumentation
• Campagne d'acquisition et analyse des résultats
JOUR 3
• Principe des attaques différentielles et corrélatives
• Etude de différents modèles de prédiction
• Mise en œuvre d’une attaque
• Optimisation des attaques
• Principes des contremesures!
VALIDATION • Attestation de fin de formation !
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 12 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours, de TD et de travaux
pratiques!
Equipe pédagogique :
• Enseignants-chercheurs de Polytech
Montpellier!
Renseignements pédagogiques :
• Florent Bruguier
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 10/03/2015
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ORGANISATION
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Formations de MicroNano Campus
MON PREMIER AMPLI CMOS
CNFM
Objectifs : A l’aide d’une approche guidée mais intuitive et pragmatique, chaque stagiaire va
concevoir son propre amplificateur opérationnel en technologie CMOS en alternant
des périodes de compréhension du schéma, de dimensionnement et de simulation
dans un environnement de conception industriel. A la fin des trois journées, un
amplificateur opérationnel de type Miller correspondant aux spécifications de
chacun aura été dimensionné et simulé
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant avoir une première expérience de conception de circuits
intégrés analogiques.
Prérequis : Une connaissance des bases de l’électronique et du fonctionnement du transistor
MOS est nécessaire pour cette formation.
Frais de participation individuels : 975€ HT
Renseignements et Inscriptions : • Service de Formation Continue de l’Université de Montpellier
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
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JOUR 1
• Le transistor MOS en régime de saturation : polarisation grand-signal et
modélisation petit-signal
• Caractérisation de la technologie : modèle au premier ordre (Veff, gm, gds)
• Amplificateur Opérationnel Miller : structure et principes de fonctionnement –
Choix des spécifications et répartition des contraintes
• Références de tension et sources de courant élémentaires : dimensionnement
et simulations statiques – Ajustement fin des points de polarisation – Etude des
variations VT (Tension et Température)!
JOUR 2
• Amplificateurs à un transistor : structures, polarisation et modélisation petit-
signal
• Amplificateur à source commune : dimensionnement et simulations (DC, AC)
• Amplificateur à drain commun : dimensionnement et simulation (DC, AC)
• Amplificateur différentiel et amplificateur à entrée différentielle : structures,
polarisation et modélisation petit-signal
• Dimensionnement et simulation (DC, AC) de l’étage d’entrée
Etude de l’influence des variations IVT (Courant, Tension, Température)
JOUR 3
• Assemblage de l’amplificateur Miller : simulation et identification des
problèmes de stabilité
• Compensation de l’amplificateur : approche pratique et théorique de la
stabilité - Positionnement des pôles et du zéro
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 12 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Enseignants-chercheurs de Polytech
Montpellier!
Renseignements pédagogiques :
• Pascal NOUET
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Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 06/02/2015
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ORGANISATION
Formations de MicroNano Campus
Objectifs : Enseigner une technique de diagnostic pour identifier le type de panne et sa
localisation dans un circuit digital simple. Circuit défectueux : version VHDL du
circuit utilisé pour la formation « Bases du Test Industriel de Circuits Intégrés
Digitaux », synthétisé sur une carte FPGA permettant d’insérer des défauts dans le
circuit et les détecter en utilisant le testeur du CNFM.
Compétences acquises : • Méthodologie de diagnostiquer des pannes dans un circuit intégré
• Identification des différents modèles de pannes
Durée : 1 jour (7h)
Public concerné : Tout public souhaitant comprendre les données issues d’une analyse de testabilité
d’un circuit digital et les mettre en œuvre dans un flot de test de production.
Prérequis : Formation « Bases du Test industriel de Circuits Intégrés Digitaux »
Frais de participation individuels : 425€ HT
Renseignements et Inscriptions : • Tél : +33(0) 4 67 14 96 88
• Fax : +33(0) 4 67 14 96 84
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
DE LA TESTABILITE DES CIRCUITS
INTEGRES DIGITAUX AU TEST INDUSTRIEL
CNFM
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JOUR 1
• Présentation du circuit sous test
• Rappel des concepts fondamentaux de testabilité
• Etude des résultats de l’analyse de testabilité provenant de l’ATPG
TETRAMAX
• Conversion des données de la DFT au format testeur
• Vérification du vecteur de test scan test pattern sur testeur
• Debug de test de scan
• Comparaison des approches fonctionnelle et scan
VALIDATION • Attestation de fin de formation !
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 8 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Béatrice PRADARELLI
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 23/03/2015
!
ORGANISATION
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Formations de MicroNano Campus
DIAGNOSTIC DE PANNES DANS
DES CIRCUITS INTEGRES DIGITAUX
CNFM
Objectifs : Enseigner une technique de diagnostic pour identifier le type de panne et sa
localisation dans un circuit digital simple. Circuit défectueux : version VHDL du
circuit utilisé pour la formation « Bases du Test Industriel de Circuits Intégrés
Digitaux », synthétisé sur une carte FPGA permettant d’insérer des défauts dans le
circuit et les détecter en utilisant le testeur du CNFM.
Durée : 1 jours (7h)
Public concerné : Tout public souhaitant acquérir des compétences en debug et diagnostic pour les
défauts de type circuit ouvert, court-circuit et retard dans lee circuits intégrés
numériques.
Prérequis : Formation « Bases du Test Industriel de Circuits Intégrés Digitaux »,
Frais de participation individuels : 425€ HT
Renseignements et Inscriptions : • Tél : +33(0) 4 67 14 96 88
• Fax : +33(0) 4 67 14 96 84
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
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JOUR 1
• Etude du circuit sous test
• Introduction aux concepts de modèles de fautes et de testabilité
• Détection et diagnostic de pannes avec un testeur industriel
VALIDATION • Attestation de fin de formation !
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 8 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Béatrice PRADARELLI
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 23/03/2015
!
ORGANISATION
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Formations de MicroNano Campus
Objectifs : Appréhender les fondements du test industriel (théorie et méthodes de test, testeur
et interface testeur) à travers la conception et le développement de programmes de
test pour les circuits digitaux. Le programme de test sera validé sur le testeur
industriel Verigy 93k Pinscale disponible au CNFM.
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant acquérir les savoirs et savoir-faire de base concernant le test
industriel de circuits intégrés numériques.
Prérequis : Une connaissance des bases de l’électronique est nécessaire pour cette formation
Frais de participation individuels : 1275€ HT
Renseignements et Inscriptions : • Tél : +33(0) 4 67 14 96 88
• Fax : +33(0) 4 67 14 96 84
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
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BASES DU TEST INDUSTRIEL DE
CIRCUITS INTEGRES DIGITAUX
CNFM
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!JOUR 1
• Introduction au test de production et à l’industrialisation de CIs.
• Etude du circuit à tester
• Concepts de test phase 1 : test de continuité, IDD, fonctionnel et structurel
• Testeur : aspects HW et SW
• Eléments de base d’un programme de test : pin, levels, timing, vecteur
JOUR 2
• Eléments de base d’un programme de test (fin)
• Illustration sur le testeur des concepts de test phase 1
• Outils de debug,
• Introduction au diagnostic de pannes (court-circuit, circuit ouvert, retard)
JOUR 3
• Concepts de test phase 2 : tests paramétriques : Vil-Vih, Vol-Voh, leakage,
setup, hold et propagation delay
• Illustration sur le testeur des concepts de test phase 2
• Analyse des résultats et calcul de marges
• Techniques de caractérisation : shmoo plots
VALIDATION • Attestation de fin de formation
!
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 8 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Béatrice PRADARELLI
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 06/02/2015
!
ORGANISATION
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Formations de MicroNano Campus
Objectifs : Comprendre et appliquer les méthodes fondamentales du test de production des
circuits digitaux et mixtes. Le programme de test sera validé sur le testeur industriel
Verigy 93k Pinscale disponible au CNFM.
Durée : 4 jours (28h)
Public concerné : Tout public souhaitant acquérir les savoirs et savoir-faire de base concernant le test
industriel de circuits intégrés numériques et analogiques en moins d’une semaine.
Prérequis : Une connaissance du fonctionnement des circuits numériques et convertisseurs est
nécessaire pour cette formation
Frais de participation individuels : 1700€ HT
Renseignements et Inscriptions : • Tél : +33(0) 4 67 14 96 88
• Fax : +33(0) 4 67 14 96 84
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
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TEST INDUSTRIEL DE
CIRCUITS INTEGRES MIXTES 1
CNFM
!
!JOUR 1
• Présentation du circuit à tester
• Présentation du testeur (HW) et son interface graphique
• Comment générer un signal électrique avec un testeur : notions de pins,
level, timing et vecteurs
• Flot de test
JOUR 2
• Tests de continuité, fonctionnelle et structurelle
• Outils de debug
• Tests paramétriques
JOUR 3
• Rappels sur la théorie d’échantillonnage
• Techniques de test des convertisseurs
• Ressources de test analogiques et configuration
JOUR 4
• Tests statiques et dynamiques d’un DAC
VALIDATION • Attestation de fin de formation
!
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 8 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Béatrice PRADARELLI
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 23/03/2015
!
ORGANISATION
Formations de MicroNano Campus
Objectifs : Comprendre et appliquer les méthodes fondamentales du test de production des
circuits mixtes (convertisseurs CNA et CAN). Le programme de test sera validé sur le
testeur industriel Verigy 93k Pinscale disponible au CNFM.
Durée : 4 jours (28h)
Public concerné : Tout public souhaitant acquérir les savoirs et savoir-faire de base concernant le test
industriel de circuits intégrés analogiques.
Prérequis : Formation «Bases duTest Industriel de Circuits Intégrés Digitaux» et une
connaissance du fonctionnement des convertisseurs est nécessaire pour cette
formation
Frais de participation individuels : 1700€ HT
Renseignements et Inscriptions : • Tél : +33(0) 4 67 14 96 88
• Fax : +33(0) 4 67 14 96 84
• Mail : [email protected]
• Date limite d’inscription : 1 mois avant
!
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TEST INDUSTRIEL DE
CIRCUITS INTEGRES MIXTES 2
CNFM
!
!JOUR 1
• Rappels sur la théorie d’échantillonnage
• Techniques de test des convertisseurs
• Ressources de test analogiques et configuration
JOUR 2
• Tests statiques et dynamiques d’un CAN
JOUR 3
• Tests statiques et dynamiques d’un CNA
JOUR 4
• Programmation avancée du test de CNA et CAN
VALIDATION • Attestation de fin de formation
!
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de MONTPELLIER
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 4 à 8 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Béatrice PRADARELLI
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 23/03/2015
!
ORGANISATION
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Formations de MicroNano Campus
MON PREMIER AMPLIFICATEUR CMOS
CNFM
Objectifs : A l’aide d’une approche guidée mais intuitive, chaque stagiaire va concevoir son propre amplificateur opérationnel en technologie CMOS en alternant des périodes de compréhension du schéma, de dimensionnement et de simulation dans un environnement de conception industriel. A la fin des trois journées, un amplificateur opérationnel à deux étages à compensation Miller correspondant aux spécifications de chacun aura été dimensionné et simulé.
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant avoir une première expérience de conception de circuits intégrés analogiques.
Prérequis : Une connaissance des bases de l’électronique et du fonctionnement du transistor MOS est nécessaire pour cette formation.
Frais de participation individuels : 1000€ HT Renseignements et Inscriptions : • Tél : +33(0) 3 88 10 62 59
• Fax : +33(0) 3 88 10 65 48 • Mail : [email protected]!
• Date limite d’inscription : 1 mois avant
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JOUR 1
• Le transistor MOS en régime de saturation : polarisation grand!signal et
modélisation petit!signal
• Caractérisation de la technologie : modèle au premier ordre (Veff, gm, gds)
• Amplificateur Opérationnel Miller : structure et principes de fonctionnement – choix des spécifications et répartition des contraintes
• Références de tension et sources de courant élémentaires : dimensionnement et simulations statiques – ajustement fin des points de polarisation – étude des variations VT (Tension et Température)
JOUR 2
• Amplificateurs à un transistor : structures, polarisation et modélisation petit!
signal
• Amplificateur à source commune : dimensionnement et simulations (DC, AC)
• Amplificateur à drain commun : dimensionnement et simulation (DC, AC)
• Amplificateur différentiel et amplificateur à entrée différentielle : structures,
polarisation et modélisation petit!signal
• Dimensionnement et simulation (DC, AC) de l’étage d’entrée
• Etude de l’influence des variations IVT (Courant, Tension, Température)
JOUR 3
• Assemblage de l’amplificateur Miller : simulation et identification des problèmes de stabilité
• Compensation de l’amplificateur : approche pratique et théorique du positionnement des pôles et du zéro
• Utilisation de l’amplificateur dans son application
• Introduction à l’analyse PVT de l’amplificateur
• Sensibilisation au Layout
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM-MIGREST de Strasbourg
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 6 à 12 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux pratiques!
Equipe pédagogique :
• Enseignants de l’Université de Strasbourg!
Renseignements pédagogiques :
• François SCHWARTZ
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Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 10/03/2015 !
ORGANISATION
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Formations de MicroNano Campus
AMPLIFICATEURS OPERATIONNELS
CMOS POUR L’INSTRUMENTATION
CNFM
Objectifs : Cette formation porte sur la conception d’amplificateurs opérationnels (ampop) bas
bruit en technologie CMOS. Les stagiaires seront amenés à analyser et dimensionner
un amplificateur différentiel cascodé replié, un ampop à très fort gain statique, à
sortie unipolaire puis différentielle et un ampop à sortie de classe AB. Ces ampop
seront conçus bas bruit et les techniques de réduction dynamique du bruit seront
présentées (auto-zéro et stabilisation par découpage).
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant savoir dimensionner des amplificateurs opérationnels avancés pour l’instrumentation.
Prérequis : Savoir dimensionner un amplificateur opérationnel à deux étages à compensation Miller ou avoir suivi le cours « Mon premier amplificateur CMOS ».
Frais de participation individuels : 1000€ HT Renseignements et Inscriptions : • Tél : +33(0) 3 88 10 62 59
• Fax : +33(0) 3 88 10 65 48 • Mail : [email protected]!
Date limite d’inscription : 1 mois avant
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JOUR 1
• Bruit dans les circuits électroniques
• Modélisation en bruit des étages de base
• Etage cascodé – Analyse en bruit
• Dimensionnement d’un ampop à deux étages à compensation Miller à très fort gain statique
• Amplificateur opérationnel à sortie différentielle
• Techniques de réduction dynamique du bruit en 1/f – Mise en œuvre de la stabilisation par découpage sur amplificateur à entrée et sortie différentielles
JOUR 2
• Etage de sortie de classe AB
• Dimensionnement d’un amplificateur opérationnel à très fort gain statique, bas
bruit, rail-to-rail en entrée et à sortie différentielle de classe AB
• Simulations (DC, AC, NOISE) de l’amplificateur opérationnel
JOUR 3
• Simulation Monte Carlo de l’amplificateur opérationnel
• Layout et Post-simulation
• Utilisation de l’amplificateur dans une application de pré-amplification bas-bruit!
VALIDATION • Attestation de fin de formation !
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM-MIGREST de Strasbourg
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 6 à 12 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux pratiques!
Equipe pédagogique :
• Enseignants de l’Université de Strasbourg!
Renseignements pédagogiques :
• Luc Hébrard
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Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA Date édition : 10/03/2015 !
ORGANISATION
! ! !
Formations de MicroNano Campus
SYSTEMES EMBARQUES/
LINUX EMBARQUE
CNFM
Objectifs : Cette formation vise à apporter les compétences de base en systèmes embarqués
sous Linux utilisant une carte à processeur ARM. Chaque stagiaire utilisera les outils
libres de développement embarqué, apprendra à configurer les interfaces réseaux, à
réaliser des connexions sécurisées avec SSH, à mettre en œuvre un serveur HTTP, à
piloter des GPIO, à communiquer avec des capteurs par le bus I2C, avec un automate
en ModBusTCP et à configurer une interface CAN.
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant avoir une première expérience dans la mise en œuvre et
l’utilisation de Linux sur un système embarqué.
Prérequis : Une connaissance de base de Linux et du langage C.
Frais de participation individuels : 1000€ HT
Renseignements et Inscriptions : • Tél : +33(0) 3 88 10 62 59
• Fax : +33(0) 3 88 10 65 48
• Mail : [email protected]!
• Date limite d’inscription : 1 mois avant
!
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JOUR 1
• Présentation du noyau Linux, du projet GNU, et des outils libres de
développement pour l’embarqué.
• Configuration des interfaces réseau. Connexion sécurisée avec SSH et transferts
de fichiers par SCP
• Mise en œuvre d’un environnement de développement intégré et de la
compilation croisée.
JOUR 2
• Compilation et configuration d’un noyau Linux spécifique.
• Pilotage des GPIO de la carte de développement
• Programmation d’une capture de température par liaison I2C
• Communication avec un automate industriel en ModbusTCP!
JOUR 3
• Mise en œuvre d’un serveur HTTP pour l’affichage des mesures de température.
• Mise en œuvre avancée :
o Génération d’un système Linux embarqué par Buildroot
o Communication CAN par les sockets en C
VALIDATION • Attestation de fin de formation !
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM-MIGREST de Strasbourg
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 5 à 10 personnes
• Premier arrivé, premier servi!
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 10/03/2015
ORGANISATION
l’objet d’u ri ch OPCA
Approche (s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques
Equipe pédagogique :
• Enseignants de l’Université de
Strasbourg
Renseignements pédagogiques :
• Philippe Celka
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Formations de MicroNano Campus
IMPLANTATION DE CIRCUITS
NUMERIQUES SUR CIBLE FPGA
CNFM
Objectifs : Cette formation vise à apporter les connaissances, théoriques et pratiques,
nécessaires pour la programmation de circuits logiques sur une cible FPGA. Une
première partie consiste en une présentation des concepts et méthodes de
description de circuits numériques à l'aide du langage de description matériel VHDL.
La seconde partie consiste en l'implantation de systèmes numériques sur une carte
FPGA à partir d'une description schématique ou VHDL.
Durée : 3 jours (21h)
Public concerné : Tout public souhaitant avoir une première expérience de programmation de circuit
FPGA et de conception numérique en langage VHDL.
Prérequis : Connaissances moyennes en électronique numérique (niveau BTS électronique ou
équivalent)
Frais de participation individuels : 1000€ HT
Renseignements et Inscriptions : • Tél : +33(0) 3 88 10 62 59
• Fax : +33(0) 3 88 10 65 48
• Mail : [email protected]!
• Date limite d’inscription : 1 mois avant
!!
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JOUR 1 Présentation langage de description VHDL.
• Introduction des aspects fondamentaux de la modélisation des circuits et
systèmes numériques
• Simulation logique de circuits modélisés et décrits en VHDL
JOUR 2
• Introduction à la synthèse et à l’implantation de systèmes numériques sur
FPGA
• Présentation des circuits numériques programmables (PAL, FPGA, technologies
de programmation, …)
• Programmation de circuits FPGA à l’aide des outils de développement Altera
JOUR 3
• Développement et programmation de systèmes numériques complets sur cible
FPGA.
VALIDATION • Attestation de fin de formation !
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM-MIGREST de Strasbourg
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 5 à 10 personnes
• Premier arrivé, premier servi!
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 10/03/2015
!
ORGANISATION
l’objet d’u ri ch OPCA
Approche (s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques
Equipe pédagogique :
• Enseignants de l’Université de
Strasbourg
Renseignements pédagogiques :
• Hervé Berviller
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Formations de MicroNano Campus
Objectifs : Comprendre et dimensionner les fonctions analogiques essentielles à une
alimentation à découpage en technologies CMOS
Compétences acquises :
Durée : 3 jours (21h)
Public concerné : Tout public
Prérequis : Bases d’électricité et des composants électroniques principaux
Frais de participation individuels : € HT
Renseignements et Inscriptions : • Tél : +33(0)
• Fax : +33(0)
• Mail :
• Date limite d’inscription : 1 mois avant
!
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CONCEPTION DE FONCTIONS ANALOGIQUES EN
TECHNOLOGIES CMOS POUR LA CONVERSION D’ENERGIE
CNFM
!
!JOUR 1
• Notions élémentaires
• Composants élémentaires
• Mirroirs de courant et polarisation
• Amplificateurs à un étage
• AOP, partie 1
JOUR 2
• AOP, partie 2
• Etages de sortie
• AOP entièrement différentiel
JOUR 3
• AOP : circuit avancé
• Comparateurs
• Références de tension
• AOP faible tension d’alimentation
• AOP faible puissance
VALIDATION • Attestation de fin de formation
!
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de Lyon
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 8 à 16 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Bruno ALLARD
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 15/09/2015
!
ORGANISATION
! ! !
Formations de MicroNano Campus
Objectifs : Comprendre et dimensionner des solutions d’alimentation à découpage en
technologie CMOS
Compétences acquises :
Durée : 4.5 jours (32h)
Public concerné : Tout public
Prérequis : Bases d’électricité, des composants électroniques principaux et d’électronique
analogique
Frais de participation individuels : € HT
Renseignements et Inscriptions : • Tél : +33(0)
• Fax : +33(0)
• Mail :
• Date limite d’inscription : 1 mois avant
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CONCEPTION DE SOLUTIONS DE GESTION D’ENERGIE
EN TECHNOLOGIE CMOS
CNFM
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!JOUR 1
• Principes des convertisseurs DC/DC non-isolés, inductifs et capacitifs
• Circuits redresseurs AC-DC
• Circuit d’un convertisseurs à capacités commutées (CC) 2 :1
• Circuits à CC multi-phases : étage de puissance
• Circuits à CC multi-phases : boucle de régulation
JOUR 2 : circuits DC/DC inductifs
• Métrique pour l’optimisation
• Etage de puissance
• Commande en tension par PWM et PFM
• Dimensionnement de la boucle fermée et stabilité
• Modélisation par états discrets et instabilités subharmoniques
JOUR 3 : commande par glissement en courant
• Principes
• Capteurs de courant
• Dimensionnement de la boucle fermée
• Synchronisation de la fréquence par PLL
JOUR 4 • Analyse du circuit BQ25504
• Exercice : convertisseur abaisseur de tension à 200MHz de fréquence de
découpage
JOUR 5 • Introduction au PowerSoC
• Etat de l’art des composants passifs intégrés ou intégrables au boîtier
• Analyse d’un convertisseur en technologie CMOS 40nm sous 3.6V de tension
d’entrée avec une approche 3D.!
VALIDATION • Attestation de fin de formation
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de Lyon
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 8 à 16 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques!
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Bruno ALLARD
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 15/09/2015
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ORGANISATION
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Formations de MicroNano Campus
Objectifs : Dimensionner une alimentation à découpage basse-tension
Compétences acquises :
Durée : 4.5 jours (32h)
Public concerné : Tout public
Prérequis : Bases de l’électronique analogique. Bases d’automatique
Frais de participation individuels : € HT
Renseignements et Inscriptions : • Tél : +33(0)
• Fax : +33(0)
• Mail :
• Date limite d’inscription : 1 mois avant
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CONCEPTION DE CONVERTISSEURS BASSE-TENSION
CNFM
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!JOUR 1
• Principes de la gestion d’énergie au sein d’un système électronique
• Avantages/inconvénients des différents types de conversion de tension
• Principes de fonctionnement des convertisseurs DC/DC non-isolés
• Modélisation du convertisseur abaisseur de tension
• Modélisation du convertisseur élévateur de tension
• Principaux compromis de dimensionnement
JOUR 2 • Comportement en régime statique et en régime transitoire
• Différentes stratégies de régulation de la tension de sortie
• Analyse de performance, analyse de stabilité
• Principes de dimensionnement de la boucle fermée
JOUR 3 • Dimensionnement pratique d’une approche en tension par PWM
• Travaux pratiques
• Mise en évidence de phénomènes d’instabilités subharmoniques
JOUR 4
• Dimensionnement pratique d’une approche en mode glissant en courant
• Travaux pratiques
• Principes de la synchronisation de fréquence de commutation
JOUR 5 • Principes de synchronisation de fréquence dans les modes glissants
• Perspectives : montée en fréquence de découpage, aspects technologiques
VALIDATION • Attestation de fin de formation
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PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de Lyon
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 8 à 12 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Bruno ALLARD
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 15/09/2015
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ORGANISATION
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Formations de MicroNano Campus
Objectifs : Comprendre et mettre en œuvre des composants de puissance grand gap (carbure
de silicium, nitrure de gallium)
Compétences acquises :
Durée : 3 jours (21h)
Public concerné : Tout public
Prérequis : Bases d’électricité, des composants électroniques principaux et de l’électronique de
puissance
Frais de participation individuels : € HT
Renseignements et Inscriptions : • Tél : +33(0)
• Fax : +33(0)
• Mail :
• Date limite d’inscription : 1 mois avant
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COMPOSANTS A SEMICONDUCTEUR GRAND GAP
EN ELECTRONIQUE DE PUISSANCE
CNFM
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!JOUR 1
• Rappel des principaux composants de puissance en silicium
• Qu’est-ce qu’un semi-conducteur à grand gap et son intérêt en électronique
de puissance ?
• Diode Shottky et JBS
JOUR 2
• Thyristor
• Transistor JFET
• Transistor MOSFET
• Notions d’étage de commande rapprochée
• Simulation de la commutation d’une cellule de commutation à composants
grand gap
JOUR 3
• Transistor HEMPT GaN
• Mise en œuvre pratique
• Analyse d’un bras d’onduleur à transistors GaN
• Mesures autour d’un démonstrateur
VALIDATION • Attestation de fin de formation !
!
PROGRAMME
Date/lieux :
• Nous consulter
• Pôle CNFM de Lyon
Horaires :
• 9h-12h / 13h30-17h30
• Repas de 12h à 13h30
Nombre de places limitées :
• Min/Max : 8 à 16 personnes
• Premier arrivé, premier servi!
Approche(s) pédagogique(s) :
• Alternance de cours et de travaux
pratiques
Equipe pédagogique :
• Spécialiste du domaine!
Renseignements pédagogiques :
• Luong Viet-Phung
Formation sous numéro d’agrément pouvant faire l’objet d’une prise en charge par un OPCA
Date édition : 15/09/2015
!
ORGANISATION
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