TP E1 -...

Hélène LEYMARIE // Thierry PERISSE 1

TPs E1

TP E1 Systèmes électroniques non linéaires

Salles G45-G46 Bât 3A (voir plan fac page 2)

Responsables TPs :

Hélène LEYMARIE [email protected]

Thierry PERISSE [email protected]

Techniciens :

Franck Lacourrège

Guillaume Maffre

TP1 : TIMER

TP2 : CAN CNA

TP3 : Acquisition / Restitution

TP4 : PLL Année 2012-13

Hélène LEYMARIE // Thierry PERISSE 2

TPs E1

Salles de TP

G45/G46

TP1 : TIMER NE555

I. Présentation de ce circuit intégré ‘Générique’ pour des applications électroniques ou le temps devient la variable

Le NE555 est un circuit intégré utilisé dès que la notion de temps est importante dans un montage. Bon marché (0,5€) et simple d'utilisation, c'est un circuit intégré "classique" en électronique pour la réalisation de monostable et d'astable et on peut combiner ces montages en utilisant le NE556 (2xNE555).

I.1. Schéma électrique équivalent et brochage du circuit intégré en boîtier DIL:

1 Masse & 8 Alimentation (Valim) elle doit être comprise entre 3V et 20V.

2 Déclenchement et 6 Seuil En appliquant des potentiels Vdecl et Vseuil on commande respectivement l'état haut et bas de la sortie et l'état de conduction du transistor (bloqué et passant).

3 Sortie pouvant prendre l'état haut (Valim) ou bas (0 V) et capable de débiter une intensité de 200 mA.

4 RAZ met au repos la bascule RS (sortie Q à l'état bas), si on applique un potentiel V4 > 0,7V et souvent relié à Valim pour éviter les mises au repos parasites.

5 Référence Si inutilisée, la reliée à la masse par un condensateur de ~10 nF, dés lors Vseuil est comparé à 2/3Valim et Vdecl à 1/3Valim. Si cette broche est connectée à un potentiel externe Vref alors Vseuil est comparé à Vref et Vdecl est comparé à Vref/2.

7 Décharge En plaçant un condensateur entre cette broche et la masse, l'état haut la sortie de la bascule RS sature le transistor qui décharge quasi instantanément le condensateur.

I.2 Tables de vérité du NE555

Si la broche 5 de référence est inutilisée alors :

Vseuil Vdecl R S Q(n) Q (sortie bascule) Etat du transistor Etat de la sortie

>2/3 Valim < 1/3 Valim 1 1 1 0 bloqué 1

<2/3 Valim < 1/3 Valim 0 1 1 0 bloqué 1

> 2/3 Valim > 1/3 Valim 1 0 0 1 passant 0

< 2/3 Valim > 1/3 Valim 0 0 Q(n-1) inchangé précédent inchangé

Dans le cas ou l’on force le potentiel Vréf de la broche 5 alors les seuils deviennent Vréf et Vréf/2

Remarque : La bascule est un dispositif à mémoire; quand Vseuil < 2/3 Valim et Vdecl > 2/3 Valim, la sortie et le transistor restent inchangés (état précédent).

II Le montage monostable (~1h30)

II.1. Schéma et fonctionnement du montage

La broche 5 n’étant pas reliée à une référence externe, on considère la table de vérité présentée précédemment, la capacité garanti la stabilité de ce potentiel VRéf à 0.66Valim.

Bien voir que VC = Vseuil et que Ve = Vdecl.

En attente d’impulsion, le montage est l'état suivant : la tension d'entrée Ve est haute (Ve>1/3 Valim); la sortie est basse et le transistor est passant. Le condensateur C ne peut se charger et on a Vc = Vseuil = 0V (courbes en noir). Le montage va réagir à une impulsion de Ve sur front descendant (Ve< 1/3 Valim) et il faut distinguer plusieurs cas dépendant de la durée de l’impulsion par rapport au temps métastable (τ).

II.1.a. Cas d'une impulsion brève (durée < 1.1*RC)

Ve = Vdecl devient inférieur à 1/3 Valim; la sortie passe à l'état haut, le transistor est bloqué, le condensateur C se charge à travers R selon la loi Vc = Valim (1 - e -t/RC) [1] et même si Vdecl devient > 1/3 Valim, le condensateur continue de se charger.

Quand VC = Vseuil atteint 2/3 Valim, la sortie revient à l'état bas et le transistor est passant; le condensateur C se décharge quasi instantanément via le transistor et Vseuil chute à 0V. On retrouve la situation "de base"; le montage est prêt à réagir à une autre impulsion... VC (t)= Valim (1 - e-t/RC ) = 0.66 Valim [2]

Ce montage fournit en sortie un potentiel Vs haut (Valim) pendant la durée τ, en réponse au front descendant d’une impulsion brève en entrée. Le temps métastable τ (C se charge de 0V à 2/3 Valim), est donnée par la relation [3] (noter que sa valeur est indépendante de Valim ) :

τ = Ln3.R.C ~ 1,1.R.C [3]

II.1.b. Cas de plusieurs impulsions longue (durée > 1.1*RC)

Si on applique à l'entrée une impulsion de largeur > τ, alors la réponse sera de même largeur que l’impulsion d’entrée. La tension aux bornes du condensateur dépasse la valeur de 2/3 Valim.

On retrouve la situation "de base" quand la tension d'entrée repasse au dessus de 1/3 Valim.

Pour conserver la fonction monostable on ajoutera en entrée un circuit différenciateur !

II.2 Manipulations : L’objectif de cette manipulation est de réaliser, sur une platine Labdeck, une temporisation d’environ 1 seconde à base d’un monostable.

Le temps métastable τ sera d’environ 1 seconde en prenant R=470kΩ et C=2,2µF. Réaliser le montage (le bouton poussoir sera réaliser à l’aide d’un simple fil et mesurer le temps métastable obtenu en fermant & ouvrant rapidement l’interrupteur d’entrée (Timpuls<1 sec). Puis, en maintenant le bouton poussoir plus d’une seconde, on vérifiera le cas de l’impulsion longue.

Après mesure (Ohmmètre) de la résistance R et du temps métastable (oscilloscope), en déduire la valeur de la capacité du condensateur C. Puis recommencer en laissant fermé I pendant 5 secondes, que se passe t’il et qu’en conclure ? Proposer un aménagement en entrée du circuit permettant de s’affranchir de cet effet indésirable. Enfin, pour tester la sensibilité de ce circuit à la variation de la tension d’alimentation, mesurer τ pour Valim = 5V, 10V et 15V. Déterminer la valeur minimale de Valim pour conserver la fonction monostable.

A présent, choisir R et C (abaque de l’annexe 1) pour obtenir une impulsion de durée τ =100µs, avec un signal d’entrée de 1kHz. Comme on se trouve dans le cas d’une impulsion d’entrée longue (500µs) mettre en œuvre le circuit présenté dans l’annexe 2. Puis mesurer la largeur d’impulsion de commande, et le temps métastable. Que passe t’il si on ne place pas la Diode en parallèle de Re ?

III Le montage astable et génération d’un signal MLI (~1h30)

III.1. Schéma et fonctionnement du montage

L’ajout d’une diode aux bornes du potentiomètre, permet de différencier le circuit de charge de celui de décharge et permettra, en jouant sur le potentiomètre (P2), d’ajuster le rapport cyclique ‘α’ dans une large plage (quelques % à près de 100%). On observera que l’on peut ainsi régler ce rapport cyclique sans modifier la période du signal rectangulaire généré.

III.1.a. Evolution temporelle de VC et de Vs de l’astable

Le condensateur est initialement déchargé (Vc = 0V), donc Vseuil et Vdecl sont nuls, ce qui implique Vs = Valim. Puis le condensateur se charge à travers R1+αR2 sous Valim avec VC (0)=0V selon VC = Valim . e-

t/(R1

+ αR2)C , jusqu'à ce que Vc=Vseuil=Vdecl atteigne 2/3Valim.

La sortie passe à l'état bas et le transistor devient passant; le condensateur se décharge à travers (1-α)R2 selon Vc = 2/3 Valim . e-

t/(1-α)R2

C jusqu'à ce que Vc (=Vseuil= Vdécl) = 1/3Valim.

La sortie passe à l'état haut et le transistor est bloqué; le condensateur se charge à travers R1+αR2 sous Valim selon Vc = Valim . (1 - 2/3.e-t/(R1+αR2) C ) jusqu'à ce que Vc atteigne 2/3 Valim.

La sortie passe alors à l'état bas et le transistor est passant. On retrouve alors la situation précédente.

Conclusions : - on observe une oscillation périodique de Vs et de Vc entre 0V et Valim (ou entre 1/3 Valim et 2/3 Valim pour Vc). Le montage ne parvient pas à trouver un état d'équilibre, il est astable. - La période d'oscillation T est égale à la somme de la durée de charge du condensateur (Vc : 1/3Valim à 2/3Valim) et de la durée de décharge (Vc : 2/3Valim à 1/3Valim) et est donné par la relation [4]:

T= TH + TL = Ln2.(R1+ α R2)C + Ln2.(1-α)R2.C = Ln2.(R1+R2).C => T~ 0,7.(R1+R2).C [4] Remarque : cette période ‘T’ est indépendante de la tension d'alimentation.

III.2 Manipulations : Réaliser sur la platine Labdeck ce montage astable (ou multivibrateur) à rapport cyclique variable et mesurer la période ‘T’ du signal obtenu en prenant R1=1 kΩ, P2=100 kΩ et C=1nF. Vérifier que la période du signal rectangulaire reste d’environ T~65 µs, quelque soit le réglage du potentiomètre P2. Pour les valeurs extrêmes de P2 (0 & 100kΩ) mesurer la gamme de rapport cyclique ‘α’ accessible à ce montage. Après mesure à l’ohmmètre des résistances R1 & P2, en déduire la valeur effective de la capacité du condensateur C.

Pour tester la sensibilité de ce circuit à la variation de la tension d’alimentation, mesurer la période T pour Valim = 5V, 10V et 15V. Déterminer la valeur minimale de Valim pour conserver la fonction astable.

Enfin, déterminer les limites fréquentielles en éliminant la diode et le potentiomètre P2, et en prenant successivement C = 100pF puis 10pF et déterminer la fréquence d’oscillation correspondante.

IV Amplificateur audio numérique en Classe ‘D’ : Astable + monostable modulé en largeur d’impulsion par un signal audio (~1h)

L’objectif de ce troisième montage sera d’exploiter les montages astable et monostable précédemment testés, pour réaliser un amplificateur audio numérique à haut rendement. Cet ampli numérique repose sur un modulateur de largeur d’impulsion attaqué par un signal audio. En sortie, en absence d’une modulation le signal est carré (VS moy~Valim/2) et une fréquence de découpage fixée à ~200kHz très supérieure aux fréquences audio (Fmax Audio~15kHz). Puis en modulant le signal d’entrée Ve, on modifie la tension de référence (borne 5) et donc la largeur de l’impulsion correspondante. Cette variation de la valeur moyenne en sortie varie proportionnellement à l’amplitude du signal analogique d’entrée et on élimine la composante continue (Valim/2) en plaçant un condensateur de liaison CL. Enfin, l’inductance série du haut parleur lisse les variations du courant que l’on visualisera sur l’oscilloscope à l’aide de la résistance en sortie (RL = 50Ω). On constatera que le courant de sortie responsable du déplacement de la membrane du haut-parleur est semblable au signal d’entrée (même forme d’ondes) .

II.3.a. Principe d’un modulateur de largeur d’impulsion (évolutions temporelles de Ve Vhorloge et Vs)

Schéma de principe

C’est le même montage monostable que celui étudié précédemment, mais au lieu de à Vréf (CONT)

constant à 2/3VAlim, on module sa valeur pour modifier le temps métastable !!!

Le schéma de l’amplificateur numérique audio est présenté ci-dessous et câblé dans la maquette : l’astable a une fréquence de 200kHz, alors que sa bande passante de l’ampli est réduite (Fmax <1KHz) sous peine de forte distorsion, enfin son fort rendement est mis a profit pour l’amplification des graves.

En prenant RA=4.7kΩ, RB=330Ω & C1 =1nF, le signal rectangulaire de l’astable a une période de T=5µs (Fast.~200kHz))! Avec RD= 330Ω & C2=1nF, le monostable aurait un temps métastable de ~0.5µs ! Rebouclée via R1 permet d’asservir le rapport cyclique à 50% (α=0,5) en absence de signal d’entrée. Enfin la modulation audio induit une modulation de α (autour de 0,5) et donc de la valeur moyenne de la tension de sortie. Enfin la capacité de liaison permet d’éliminer la composante continue (VCC/2), et l’inductance série du HP lisse du courant.

VI.4 Manipulations ‘Ampli Numérique classe D’: Utiliser la maquette prévue à cette effet placée sur la table et connecter la sortie casque du PC ou d’un MP3 aux bornes d’entrée. Visualiser le signal de sortie avant et après le condensateur de liaison CL et mesurer la valeur moyenne respectivement de V’S et VS. Quel est la forme d’onde de la tension de sortie VS ? Sachant que le déplacement de la membrane, donc la vibration acoustique, est l’image de la variation en courant, visualiser ce dernier en observant VRL . Enfin, on peut aisément comparer le signal analogique d’entrée Ve et l’image du courant de sortie VRL en visualisant sur l’oscilloscope. En attaquant l’entrée avec un signal sinusoïdal délivré par un GBF à 1kHz, mesurer la valeur efficace du signal d’entrée et celle du signal de sortie et connaissant les valeurs de l’impédance

d’entrée (Ze=R/2~50kΩ) et celle de charge (Zs=RL+ZHP~100Ω) en déduire le gain en puissance de ce montage amplificateur.

Annexe 1 : Dimensionner un monostable : τ =f(RAC)

Annexe 2 : montage pour s’affranchir de la largeur d’impulsion => différenciateur en entrée

Annexe 3 : Augmenter la sortance de l’amplificateur numérique : la commande MLI pilote des Transistors MOST de puissance (commandé en tension) en pont demi-bras (cf : schéma ci-dessous) ou mieux encore double bras (pour doubler l’amplitude de la tension de sortie et donc quadrupler la puissance maximale.

Thierry PERISSE 1

TP CAN CNA

TP2 E1 Systèmes électroniques non linéaires


Responsables TPs :



Techniciens :

Franck Lacourrège

Guillaume Maffre

TP2 : CAN / CNA

Documentation CI : ADC0804

DAC0800

Année 2012-13

Thierry PERISSE 2

TP CAN CNA

Salles de TP

G45/G46

Thierry PERISSE 3

TP CAN CNA

TP2 CAN / CNA

1. Introduction : Vue d’ensemble de la carte CAN CNA :

2. Schémas électriques :

3. Projet FPGA :

4. Programmes VHDL :

A– PREPARATION

Questions théoriques à préparer avant de venir en TP (la préparation peut être demander en début de séance et doit être jointe au compte rendu en fin de séance)

B– MANIPULATION

Une validation de chaque partie expérimentale doit être faite avec un responsable de TP.

Un compte rendu expérimental doit être rendu en fin de séance.

Documents constructeurs :

CAN : Datascheet ADC0804

CNA : Datascheet DAC0800

Thierry PERISSE 4

TP CAN CNA 1. Introduction : Vue d’ensemble de la carte CAN CNA :

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Thierry PERISSE 5

TP CAN CNA

2. Schémas électrique :

2.1 Alimentations de la carte et réalisation du +2.5v réglable et de la tension variable 0/5v. :

2.2 Schéma du Convertisseur Analogique Numérique :

Thierry PERISSE 6

TP CAN CNA

2.3 Schéma électrique du FPGA :

2.4 Schéma électrique du convertisseur Numérique Analogique :

Thierry PERISSE 7

TP CAN CNA

3. Projet FPGA :

3.1 Projet d’ensemble : gestioncancna

3.2 Sous projets : CMP8BITS gestionsinus8 gestioncan gestioncna

Thierry PERISSE 8

TP CAN CNA 4. Programme VHDL :

4.1 gestioncan.vhd

ges

tion

can

.vh

d

Thierry PERISSE 9

TP CAN CNA

4.2 : CMP8BITS.vhd

ges

tion

can

.vh

d

cmp

8b

its.

vhd

Thierry PERISSE 10

TP CAN CNA

4.3 : gestioncna.vhd

ges

tion

cna.

vhd

Thierry PERISSE 11

TP CAN CNA A- Préparation :

Repérer les différentes parties sur la carte à l’aide de sa vue d’ensemble

Une résistance de 330Ω est mise en série avec les leds rouge, à l’aide de la documentation ci-dessous, justifier cette valeur ?

A_1 CAN ADC084 :

Sur quel principe est basé le fonctionnement du circuit intégré ADC0804 ? Expliquer le fonctionnement a partir du schéma fonctionnel du CAN ? A quel timing doit correspondre les signaux de commandes du CAN ?

A_2 CNA DAC0800 :

A l’aide de la documentation constructeur et du schéma électrique du can : Donner l’expression de la tension de sortie SDAC en fonction de Iref, R0(R0=R26=R27), V0 (V0=5v.) et de la valeur numérique N présente sur les entrées du CNA. Justifier la valeur de Rref=R32//R33 pour avoir Iref=2mA (avec Vref=15v.) ? Justifier la présence et les valeurs de R30//R31 sur le VR– du cna ? Justifier les valeurs de R0 et de V0 pour une tension SDAC variant entre –5v et +5v. ? Tracer la caractéristique théorique SDAC=f(N). ? Calculer la valeur de la résolution du CNA.? Donner le temps de conversion ?

LED

La tension de seuil dépend de la couleur et donc de la composition chimique du dopage.

Thierry PERISSE 12

TP CAN CNA

B- Manipulation :

B_1 ALIMENTATIONS :

MERCI DE BIEN VOULOIR RESPECTER LES COULEURS POUR LE CÂBLAGE DES ALIMENTATIONS:

• Noir <——> Masse (0v.)

• Rouge <—> Toutes les tensions positives (+15v. Et +5v.)

• Bleu <—> Tension négative (-15v.)

Tests et réglages des différentes alimentations :

• Vérifier que la LED est allumée

• Régler la sortie tension 2.5v. à cette valeur à l’aide du potentiomètre

• Vérifier que sur l’autre sortie nous ayons une tension variable 0v./5v.

B_2 CONVERTISSEUR ANALOGIQUE NUMERIQUE ADC0804

HORLOGE HCAN et TENSION EADC :

• Régler le générateur de fonction à 2Mhz (0/5v.) à l’aide de l’oscilloscope (ou bien utiliser la sortie TTL du générateur). Mesurer à l’oscilloscope la fréquence et les niveaux de tension avant de l’envoyer sur la maquette.

• Relier la tension variable 0/5v. à l’entrée analogique à convertir EADC et vérifier qu’un mot binaire est présent en sortie. ( Led rouge allumée —> un 1 logique en sortie ).

Relever les chronogrammes suivants : RDBAR WRBAR INTBAR et DATAVALID ?

Comme l’on a un oscilloscope à 2 voie il sera opportun de relever les chronogrammes 2 par 2 en prenant le front descendant de WRBAR comme origine des temps.

WRBAR avec INTRBAR / WRBAR avec RDBAR / WRBAR avec DATAVALID

Donner la fréquence d’échantillonnage ?

Mesurer les différents temps sur les chronogrammes et les comparer a ceux du datascheet du convertisseur ADC0804 ?

En utilisant le programme gestioncan.vhd; Donner l’allure des signaux WR RD DATAVALID ?

Thierry PERISSE 13

TP CAN CNA

Tracer la fonction de transfert du CAN : N=f(EADC) ? (// avec la théorie)

N équivalent décimal du mot numérique en sortie

EADC : Tension d’entrée analogique (0/5v.)

Mesurer le Quantum ? (// avec le quantum théorique)

B_3 CONVERTISSEUR NUMERIQUE ANALOGIQUE DAC0800

HORLOGE HCNA ET POTENTIELS PARTICULIERS :

• Dans un premier temps on reliera les deux horloges : HCNA = HCAN = 2Mhz (TTL 0/5V.)

• Relier la tension Vref du CNA au potentiel +15v.

• Les entrées de sélection seront sur la combinaison 00 (combinaison qui permet de renvoyer sur l’entrée du CNA le mot N correspondant à une tension analogique EADC).

Vérifier que la sortie du CNA SDAC varie de Xv. à +Xv. ? Donner la valeur de X et justifier cette valeur ?

• Prenons maintenant une horloge : HCNA = 100hz (TTL 0/5V.)

Visualiser et donner l’allure des signaux sur SDAC en fonction de la combinaison des inters (entrées de sélection) :

Sel=11 Q<=Q+1 Rampe

Sel=10 Q<=Qmémoire sinus numérique sur 256 échantillons

Donner la relation entre la fréquence du sinus HSIN et la fréquence du CNA HCNA ? Vérifier cette relation pour 1khz et 256khz ?

Sel=01 Q<=Qinters Le mot d’entrée N est fabriquée par 8 inters

Tracer la caractéristique de transfert SDAC=f(N) ? (// avec la théorie)

Donner une mesure expérimentale du quantum ? (// avec le quantum théorique)

SLAS035 − OCTOBER 1983 − REVISED OCTOBER 1988

1POST OFFICE BOX 655303 • DALLAS, TEXAS 75265POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443

8-Bit Resolution

Ratiometric Conversion

100-µs Conversion Time

135-ns Access Time

No Zero Adjust Requirement

On-Chip Clock Generator

Single 5-V Power Supply

Operates With Microprocessor or asStand-Alone

Designed to Be interchangeable WithNational Semiconductor and SigneticsADC0804

description

The ADC0804 is a CMOS 8-bit successive-approximation analog-to-digital converter that uses a modifiedpotentiometric (256R) ladder. The ADC0804 is designed to operate from common microprocessor controlbuses, with the 3-state output latches driving the data bus. The ADC0804 can be made to appear to themicroprocessor as a memory location or an I/O port. Detailed information on interfacing to most popularmicroprocessors is readily available from the factory.

A differential analog voltage input allows increased common-mode rejection and offset of the zero-input analogvoltage value. Although REF/2 is available to allow 8-bit conversion over smaller analog voltage spans or tomake use of an external reference, ratiometric conversion is possible with REF/2 open. Without an externalreference, the conversion takes place over a span from VCC to ANLG GND. The ADC0804 can operate withan external clock signal or, with an additional resistor and capacitor, can operate using an on-chip clockgenerator.

The ADC0804C is characterized for operation from 0°C to 70°C. The ADC0804I is characterized for operationfrom −40°C to 85°C.

Copyright 1996, Texas Instruments Incorporated !" # $%&" !# '%()$!" *!"&+*%$"# $ " #'&$$!"# '& ",& "&# &-!# #"%&"##"!*!* .!!"/+ *%$" '$&##0 *&# " &$&##!)/ $)%*&"&#"0 !)) '!!&"&#+

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CSRDWR

CLK ININTR

IN+IN−

ANLG GNDREF/2

DGTL GND

VCC (OR REF)CLK OUTDB0 (LSB)DB1DB2DB3DB4DB5DB6DB7 (MSB)

N PACKAGE(TOP VIEW)

DATAOUTPUTS


2 POST OFFICE BOX 655303 • DALLAS, TEXAS 75265POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443

functional block diagram (positive logic)

Clk Osc

ClkGen

Comp

D

VCCDAC

LE

8-BitShift

RegisterSARLatch

Ladderand

Decoder

7IN −

6IN +

8ANLG

GND

9REF/2

20VCC

10DGTLGND

4CLK IN

19CLKOUT

WR

RD

CS

INTR5

InterruptFlip-Flop

R

3-StateOutputLatch

ENLE

DB7 (MSB)11

DB612

DB513

DB414

DB315

DB216

DB117

DB0 (LSB)18

R

R

S

1D

C1CLK A

CLK B

CLK BCLKCLK A

StartFlip-Flop

CLK A

3

1

2

CLK

1D

C1R

S

Σ



absolute maximum ratings over operating free-air temperature range (unless otherwise noted)

Supply voltage, VCC (see Note 1) 6.5 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Input voltage range: CS, RD, WR −0.3 V to 18 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Other inputs −0.3 V to VCC+ 0.3 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Output voltage range −0.3 V to VCC + 0.3 V. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Operating free-air temperature range: ADC0804C 0°C to 70°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

ADC0804I −40°C to 85°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Storage temperature range −65°C to 150°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Lead temperature 1,6 mm (1/16 inch) from case for 10 seconds 260°C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

NOTE 1: All voltage values are with respect DGTL GND with DGTL GND and ANLG GND connected together (unless otherwise noted.)

recommended operating conditions

MIN NOM MAX UNIT

Supply voltage, VCC 4.5 5 6.3 V

Voltage at REF/2, VREF/2 (see Note 2), 0.25 2.5 V

High-level input voltage at CS, RD, or WR, VIH 2 15 V

Low-level input voltage at CS, RD, or WR, VIL 0.8 V

Analog ground voltage (see Note 3) −0.05 0 1 V

Analog input voltage (see Note 4) −0.05 VCC + 0.05 V

Clock iput frequency, fclock (see Note 5) 100 640 1460 kHz

Duty cycle for fclock ≥ 640 kHz (see Note 5) 40 60 %

Pulse durartion, clock input (high or low) for fclock < 640 kHz, tW(CLK) (see Note 5) 275 781 ns

Pulse durartion, WR input low, (start conversion), tW(WR) 100 ns

Operating free−air temperature, TAADC0804C 0 70

°COperating free−air temperature, TAADC0804I −40 85

°C

NOTES: 2. The internal reference voltage is equal to the voltage applied to REF/2 or approximately equal to one-half of the VCC when REF/2is left open. The voltage at REF/2 should be one-half the full-scale differential input voltage between the analog inputs. Thus, thedifferential input voltage range when REF/2 is open and VCC = 5 V is 0 V to 5 V. VREF/2 for an input voltage range from 0.5 V to 3.5 V(full-scale differential voltage of 3 V) is 1.5 V.

3. These values are with respect to DGTL GND.4. When the differential input voltage (VI+−VI−) is less than or equal to 0 V, the output code is 0000 0000.5. Total unadjusted error is specified only at an fclock of 640 kHz with a duty cycle of 40% to 60% (pulse duration 625 ns to 937 ns).

For frequencies above this limit or pulse duration below 625 ns, error may increase. The duty cycle limits should be observed foran fclock greater than 640 kHz. Below 640 kHz, this duty cycle limit can be exceeded provided tw(CLK) remains within limits.



electrical characteristics over recommended range of operating free-air temperature, V CC = 5 V,fclock = 640 kHz, VREF/2 = 2.5 V (unless otherwise noted)

PARAMETER TEST CONDITIONS MIN TYP† MAX UNIT

VOH High-level output voltageAll outputs VCC = 4.75 V, IOH = −360 µA 2.4

VVOH High-level output voltageDB and INTR VCC = 4.75 V, IOH = −10 µA 4.5

V

Data outputs VCC = 4.75 V, IOL = 1.6 mA 0.4

VOL Low-level output voltage INTR output VCC = 4.75 V, IOL = 1 mA 0.4 VVOL Low-level output voltage

CLK OUT VCC = 4.75 V, IOL = 360 µA 0.4

VT+ Clock positive-going threshold voltage 2.7 3.1 3.5 V

VT− Clock negative-going threshold voltage 1.5 1.8 2.1 V

VT+−VT− Clock input hysteresis 0.6 1.3 2 V

IIH High-level input current 0.005 1 µA

IIL Low-level input current −0.005 −1 µA

IOZ Off-state output currentVO = 0 −3

AIOZ Off-state output currentVO = 5 V 3

µA

IOHS Short-current output current Output high VO = 0, TA = 25°C −4.5 −6 mA

IOLS Short-circuit output current Output low VO = 5 V, TA = 25°C 9 16 mA

ICC Supply current plus reference current VREF/2 = open, TA = 25°C, CS = 5 V 1.9 2.5 mA

RREF/2 Input resistance to reference ladder See Note 6 1 1.3 kΩ

Ci Input capacitance (control) 5 7.5 pF

Co Output capacitance (DB) 5 7.5 pF

operating characteristics over recommended operating free-air temperature, V CC = 5 V, VREF/2 = 2.5 V, fclock = 640 kHz (unless otherwise noted)

PARAMETER TEST CONDITIONS MIN TYP† MAX UNIT

Supply-voltage-variationerror (see Notes 2 and 7) VCC = 4.5 V to 5.5 V ±1/16 ±1/8 LSB

Total unadjusted error (see Notes 7 and 8) VREF/2 = 2.5 V ±1 LSB

DC common-mode error (see Note 8) ±1/16 ±1/8 LSB

ten Output enable time CL = 100 pF 135 200 ns

tdis Output disable time CL = 10 pF, RL = 10 kΩ 125 200 ns

td(INTR) Delay time to reset INTR 300 450 nx

tconvConversion cycle time (see Note 9) fclock = 100 kHz to 1.46 MHz 651/2 721/2

clockcyclestconv

Conversion time 103 114 µs

CR Free-running conversion rate INTR connected to WR, CS at 0 V 8827 conv/s

† All typical values are at TA = 25°C.NOTES: 2. The internal reference voltage is equal to the voltage applied to REF/2 or approximately equal to one-half of the VCC when REF/2

is left open. The voltage at REF/2 should be one-half the full-scale differential input voltage between the analog inputs. Thus, thedifferential input voltage when REF/2 is open and VCC = 5 V is 0 to 5 V. VREF/2 for an input voltage range from 0.5 V to 3.5 V (full-scaledifferential voltage of 3 V) is 1.5 V.

6. The resistance is calculated from the current drawn from a 5-V supply applied to ANLG GND and REF/2.7. These parameters are specified for the recommended analog input voltage range.8. All errors are measured with reference to an ideal straight line through the end points of the analog-to-digital transfer characteristic9. Although internal conversion is completed in 64 clock periods, a CS or WR low-to-high transition is followed by 1 to 8 clock periods

before conversion starts. After conversion is completed, part of another clock period is required before a high-to-low transition ofINTR completes the cycle.



PARAMETER MEASUREMENT INFORMATION

Data Outputs

50%

High-Impedance State

VOL

VOH

INTR

RD

CS

tdis

50%

10%

90%

50%

50%

50%

ten

d(INTR)t

8 Clock Periods (Min)

Figure 1. Read Operation Timing Diagram

w(WR)t

td(INTR)

CONVt

1 to 8Clock Periods 64 1/2

Clock Periods

50%50%

50%50%

INTR

WR

CS

50%50%

Internal t conv

InternalStatus of the

Converter

1/2 Clock Period

Figure 2. Write Operation Timing Diagram



PRINCIPLES OF OPERATION

The ADC0804 contains a circuit equivalent to a 256-resistor network. Analog switches are sequenced bysuccessive-approximation logic to match an analog differential input voltage (VI+ − VI−) to a corresponding tap onthe 256-resistor network. The most significant bit (MSB) is tested first. After eight comparisons (64 clock periods),an 8-bit binary code (1111 1111 = full scale) is transferred to an output latch and the interrupt (INTR) output goes low.The device can be operated in a free-running mode by connecting the INTR output to the write (WR) input and holdingthe conversion start (CS) input at a low level. To ensure startup under all conditions, a low-level WR input is requiredduring the power-up cycle. Taking CS low anytime after that will interrupt a conversion in process.

When WR goes low, the ADC0804 successive-approximation register (SAR) and 8-bit shift register are reset. As longas both CS and WR remain low, the ADC0804 remains in a reset state. One to eight clock periods after CS or WRmakes a low-to-high transition, conversion starts.

When CS and WR are low, the start flip-flop is set and the interrupt flip-flop and 8-bit register are reset. The next clockpulse transfers a logic high to the output of the start flip-flop. The logic high is ANDed with the next clock pulse, placinga logic high on the reset input of the start flip-flop. If either CS or WR have gone high, the set signal to the start flip-flopis removed, causing it to be reset. A logic high is placed on the D input of the 8-bit shift register and the conversionprocess is started. If CS and WR are still low, the start flip-flop, the 8-bit shift register, and the SAR remain reset. Thisaction allows for wide CS and WR inputs with conversion starting from one to eight clock periods after one of the inputsgoes high.

When the logic high input has been clocked through the 8-bit shift register, completing the SAR search, it is appliedto an AND gate controlling the output latches and to the D input of a flip-flop. On the next clock pulse, the digital wordis transferred to the 3-state output latches and the interrupt flip-flop is set. The output of the interrupt flip-flop is invertedto provide an INTR output that is high during conversion and low when the conversion is completed.

When a low is at both CS and RD, an output is applied to the DB0 through DB7 outputs and the interrupt flip-flopis reset. When either the CS or RD inputs return to a high state, the DB0 through DB7 outputs are disabled (returnedto the high-impedance state). The interrupt flip-flop remains reset.

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Customers are responsible for their products andapplications using TI components. To minimize the risks associated with customer products and applications, customers should provideadequate design and operating safeguards.TI does not warrant or represent that any license, either express or implied, is granted under any TI patent right, copyright, mask work right,or other TI intellectual property right relating to any combination, machine, or process in which TI products or services are used. Informationpublished by TI regarding third-party products or services does not constitute a license from TI to use such products or services or awarranty or endorsement thereof. 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Further, Buyers must fully indemnify TI and its representatives against any damages arising out of the use of TI products insuch safety-critical applications.TI products are neither designed nor intended for use in military/aerospace applications or environments unless the TI products arespecifically designated by TI as military-grade or "enhanced plastic." Only products designated by TI as military-grade meet militaryspecifications. Buyers acknowledge and agree that any such use of TI products which TI has not designated as military-grade is solely atthe Buyer's risk, and that they are solely responsible for compliance with all legal and regulatory requirements in connection with such use.TI products are neither designed nor intended for use in automotive applications or environments unless the specific TI products aredesignated by TI as compliant with ISO/TS 16949 requirements. Buyers acknowledge and agree that, if they use any non-designatedproducts in automotive applications, TI will not be responsible for any failure to meet such requirements.Following are URLs where you can obtain information on other Texas Instruments products and application solutions:Products ApplicationsAmplifiers amplifier.ti.com Audio www.ti.com/audioData Converters dataconverter.ti.com Automotive www.ti.com/automotiveDLP® Products www.dlp.com Broadband www.ti.com/broadbandDSP dsp.ti.com Digital Control www.ti.com/digitalcontrolClocks and Timers www.ti.com/clocks Medical www.ti.com/medicalInterface interface.ti.com Military www.ti.com/militaryLogic logic.ti.com Optical Networking www.ti.com/opticalnetworkPower Mgmt power.ti.com Security www.ti.com/securityMicrocontrollers microcontroller.ti.com Telephony www.ti.com/telephonyRFID www.ti-rfid.com Video & Imaging www.ti.com/videoRF/IF and ZigBee® Solutions www.ti.com/lprf Wireless www.ti.com/wireless

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http://dataconverter.ti.com

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http://dsp.ti.com

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http://www.ti.com/clocks

http://www.ti.com/medical

http://interface.ti.com

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http://microcontroller.ti.com

http://www.ti.com/telephony

http://www.ti-rfid.com

http://www.ti.com/video

http://www.ti.com/lprf

http://www.ti.com/wireless

TL/H/5686

DA

C0800/D

AC

0801/D

AC

0802

8-B

itD

igita

l-to-A

nalo

gC

onverte

rs

January 1995

DAC0800/DAC0801/DAC0802 8-Bit Digital-to-AnalogConverters

General DescriptionThe DAC0800 series are monolithic 8-bit high-speed cur-

rent-output digital-to-analog converters (DAC) featuring typi-

cal settling times of 100 ns. When used as a multiplying

DAC, monotonic performance over a 40 to 1 reference cur-

rent range is possible. The DAC0800 series also features

high compliance complementary current outputs to allow

differential output voltages of 20 Vp-p with simple resistor

loads as shown in Figure 1. The reference-to-full-scale cur-

rent matching of better than g1 LSB eliminates the need for

full-scale trims in most applications while the nonlinearities

of better than g0.1% over temperature minimizes system

error accumulations.

The noise immune inputs of the DAC0800 series will accept

TTL levels with the logic threshold pin, VLC, grounded.

Changing the VLC potential will allow direct interface to oth-

er logic families. The performance and characteristics of the

device are essentially unchanged over the fullg4.5V tog18V power supply range; power dissipation is only 33 mW

with g5V supplies and is independent of the logic input

states.

The DAC0800, DAC0802, DAC0800C, DAC0801C and

DAC0802C are a direct replacement for the DAC-08, DAC-

08A, DAC-08C, DAC-08E and DAC-08H, respectively.

FeaturesY Fast settling output current 100 nsY Full scale error g1 LSBY Nonlinearity over temperature g0.1%Y Full scale current drift g10 ppm/§CY High output compliance b10V to a18VY Complementary current outputsY Interface directly with TTL, CMOS, PMOS and othersY 2 quadrant wide range multiplying capabilityY Wide power supply range g4.5V to g18VY Low power consumption 33 mW at g5VY Low cost

Typical Applications

TL/H/5686–1

FIGURE 1. g20 VP-P Output Digital-to-Analog Converter (Note 4)

Ordering Information

Non-LinearityTemperature Order Numbers

RangeJ Package (J16A)* N Package (N16A)* SO Package (M16A)

g0.1% FS 0§C s TA s a70§C DAC0802LCJ DAC-08HQ DAC0802LCN DAC-08HP DAC0802LCM

g0.19% FS b55§C s TA s a125§C DAC0800LJ DAC-08Q

g0.19% FS 0§C s TA s a70§C DAC0800LCJ DAC-08EQ DAC0800LCN DAC-08EP DAC0800LCM

g0.39% FS 0§C s TA s a70§C DAC0801LCN DAC-08CP DAC0801LCM

*Devices may be ordered by using either order number.

C1995 National Semiconductor Corporation RRD-B30M115/Printed in U. S. A.

Absolute Maximum Ratings (Note 1)

If Military/Aerospace specified devices are required,

please contact the National Semiconductor Sales

Office/Distributors for availability and specifications.

Supply Voltage (Va b Vb) g18V or 36V

Power Dissipation (Note 2) 500 mW

Reference Input Differential Voltage

(V14 to V15) Vb to Va

Reference Input Common-Mode Range

(V14, V15) Vb to Va

Reference Input Current 5 mA

Logic Inputs Vb to Vb plus 36V

Analog Current Outputs (VSb e b15V) 4.25 mA

ESD Susceptibility (Note 3) TBD V

Storage Temperature b65§C to a150§C

Lead Temp. (Soldering, 10 seconds)

Dual-In-Line Package (plastic) 260§CDual-In-Line Package (ceramic) 300§CSurface Mount Package

Vapor Phase (60 seconds) 215§CInfrared (15 seconds) 220§C

Operating Conditions (Note 1)

Min Max Units

Temperature (TA)

DAC0800L b55 a125 §CDAC0800LC 0 a70 §CDAC0801LC 0 a70 §CDAC0802LC 0 a70 §C

Electrical Characteristics The following specifications apply for VS e g15V, IREF e 2 mA and TMIN s TA s

TMAX unless otherwise specified. Output characteristics refer to both IOUT and IOUT.

DAC0802LCDAC0800L/

DAC0801LCSymbol Parameter Conditions DAC0800LC Units

Min Typ Max Min Typ Max Min Typ MaxResolution 8 8 8 8 8 8 8 8 8 BitsMonotonicity 8 8 8 8 8 8 8 8 8 BitsNonlinearity g0.1 g0.19 g0.39 %FS

ts Settling Time To g(/2 LSB, All Bits Switched 100 135 100 150 ns‘‘ON’’ or ‘‘OFF’’, TAe25§CDAC0800L 100 135 nsDAC0800LC 100 150 ns

tPLH, Propagation Delay TAe25§CtPHL Each Bit 35 60 35 60 35 60 ns

All Bits Switched 35 60 35 60 35 60 ns

TCIFS Full Scale Tempco g10 g50 g10 g50 g10 g80 ppm/§CVOC Output Voltage Compliance Full Scale Current Change b10 18 b10 18 b10 18 V

k(/2 LSB, ROUTl20 MX Typ

IFS4 Full Scale Current VREFe10.000V, R14e5.000 kX 1.984 1.992 2.000 1.94 1.99 2.04 1.94 1.99 2.04 mAR15e5.000 kX, TAe25§C

IFSS Full Scale Symmetry IFS4bIFS2 g0.5 g4.0 g1 g8.0 g2 g16 mA

IZS Zero Scale Current 0.1 1.0 0.2 2.0 0.2 4.0 mA

IFSR Output Current Range Vbeb5V 0 2.0 2.1 0 2.0 2.1 0 2.0 2.1 mAVbeb8V to b18V 0 2.0 4.2 0 2.0 4.2 0 2.0 4.2 mA

Logic Input LevelsVIL Logic ‘‘0’’ VLCe0V 0.8 0.8 0.8 VVIH Logic ‘‘1’’ 2.0 2.0 2.0 V

Logic Input Current VLCe0VIIL Logic ‘‘0’’ b10VsVINsa0.8V b2.0 b10 b2.0 b10 b2.0 b10 mAIIH Logic ‘‘1’’ 2VsVINsa18V 0.002 10 0.002 10 0.002 10 mA

VIS Logic Input Swing Vbeb15V b10 18 b10 18 b10 18 V

VTHR Logic Threshold Range VSeg15V b10 13.5 b10 13.5 b10 13.5 V

I15 Reference Bias Current b1.0 b3.0 b1.0 b3.0 b1.0 b3.0 mA

dl/dt Reference Input Slew Rate (Figure 12) 4.0 8.0 4.0 8.0 4.0 8.0 mA/ms

PSSIFSa Power Supply Sensitivity 4.5VsVas18V 0.0001 0.01 0.0001 0.01 0.0001 0.01 %/%

PSSIFSbb4.5VsVbs18V 0.0001 0.01 0.0001 0.01 0.0001 0.01 %/%IREFe1mA

Power Supply Current VSeg5V, IREFe1 mAIa 2.3 3.8 2.3 3.8 2.3 3.8 mAIb b4.3 b5.8 b4.3 b5.8 b4.3 b5.8 mA

VSe5V, b15V, IREFe2 mAIa 2.4 3.8 2.4 3.8 2.4 3.8 mAIb b6.4 b7.8 b6.4 b7.8 b6.4 b7.8 mA

VSeg15V, IREFe2 mAIa 2.5 3.8 2.5 3.8 2.5 3.8 mAIb b6.5 b7.8 b6.5 b7.8 b6.5 b7.8 mA

2

Electrical Characteristics (Continued)

The following specifications apply for VS e g15V, IREF e 2 mA and TMIN s TA s TMAX unless otherwise specified. Output

characteristics refer to both IOUT and IOUT.

DAC0802LCDAC0800L/

DAC0801LCSymbol Parameter Conditions DAC0800LC Units

Min Typ Max Min Typ Max Min Typ Max

PD Power Dissipation g5V, IREFe1 mA 33 48 33 48 33 48 mW5V,b15V, IREFe2 mA 108 136 108 136 108 136 mWg15V, IREFe2 mA 135 174 135 174 135 174 mW

Note 1: Absolute Maximum Ratings indicate limits beyond which damage to the device may occur. DC and AC electrical specifications do not apply when operating

the device beyond its specified operating conditions.

Note 2: The maximum junction temperature of the DAC0800, DAC0801 and DAC0802 is 125§C. For operating at elevated temperatures, devices in the Dual-In-Line

J package must be derated based on a thermal resistance of 100§C/W, junction-to-ambient, 175§C/W for the molded Dual-In-Line N package and 100§C/W for the

Small Outline M package.

Note 3: Human body model, 100 pF discharged through a 1.5 kX resistor.

Note 4: Pin-out numbers for the DAC080X represent the Dual-In-Line package. The Small Outline package pin-out differs from the Dual-In-Line package.

Connection Diagrams

Dual-In-Line Package

TL/H/5686–13

Top View

Small Outline Package

TL/H/5686–14

Top View

See Ordering Information

Block Diagram (Note 4)

TL/H/5686–2

3

Typical Performance Characteristics

Full Scale Current

vs Reference Current LSB Propagation Delay Vs IFS

Reference Input

Frequency Response

Curve 1: CCe15 pF, VINe2 Vp-p

centered at 1V.

Curve 2: CCe15 pF, VINe50 mVp-p

centered at 200 mV.

Curve 3: CCe0 pF, VINe100 mVp-p

at 0V and applied through 50 X con-

nected to pin 14.2V applied to R14.

Reference Amp

Common-Mode Range

Logic Input Current

vs Input Voltage VTH b VLC vs Temperature

Note. Positive common-mode range is

always (Va) b 1.5V

Output Current vs Output

Voltage (Output Voltage

Compliance)

Output Voltage Compliance

vs Temperature

Bit Transfer

Characteristics

TL/H/5686–3

Note. B1–B8 have identical transfer characteris-

tics. Bits are fully switched with less than (/2 LSB

error, at less than g100 mV from actual thresh-

old. These switching points are guaranteed to lie

between 0.8 and 2V over the operating tempera-

ture range (VLC e 0V).

4

Typical Performance Characteristics (Continued)

Power Supply Current

vs aV


vs bV


vs Temperature

TL/H/5686–4

Equivalent Circuit

TL/H/5686–15

FIGURE 2

Typical Applications (Continued)

TL/H/5686–5

IFS &

aVREF

RREF

c

255

256

IO a IO e IFS for all

logic states

For fixed reference, TTL operation,

typical values are:

VREF e 10.000V

RREF e 5.000k

R15 & RREF

CC e 0.01 mF

VLC e 0V (Ground)

FIGURE 3. Basic Positive Reference Operation (Note 4)

TL/H/5686–21

TL/H/5686–16

IFS &

bVREF

RREF

c

255

256

Note. RREF sets IFS; R15 isfor bias current cancellation

FIGURE 4. Recommended Full Scale Adjustment Circuit

(Note 4)

FIGURE 5. Basic Negative Reference Operation (Note 4)

5


TL/H/5686–17

B1 B2 B3 B4 B5 B6 B7 B8 IO mA IO mA EO EO

Full Scale 1 1 1 1 1 1 1 1 1.992 0.000 b9.960 0.000Full ScalebLSB 1 1 1 1 1 1 1 0 1.984 0.008 b9.920 b0.040Half ScaleaLSB 1 0 0 0 0 0 0 1 1.008 0.984 b5.040 b4.920

Half Scale 1 0 0 0 0 0 0 0 1.000 0.992 b5.000 b4.960Half ScalebLSB 0 1 1 1 1 1 1 1 0.992 1.000 b4.960 b5.000Zero ScaleaLSB 0 0 0 0 0 0 0 1 0.008 1.984 b0.040 b9.920Zero Scale 0 0 0 0 0 0 0 0 0.000 1.992 0.000 b9.960

FIGURE 6. Basic Unipolar Negative Operation (Note 4)

TL/H/5686–6

B1 B2 B3 B4 B5 B6 B7 B8 EO EO

Pos. Full Scale 1 1 1 1 1 1 1 1 b9.920 a10.000

Pos. Full ScalebLSB 1 1 1 1 1 1 1 0 b9.840 a9.920

Zero ScaleaLSB 1 0 0 0 0 0 0 1 b0.080 a0.160

Zero Scale 1 0 0 0 0 0 0 0 0.000 a0.080

Zero ScalebLSB 0 1 1 1 1 1 1 1 a0.080 0.000

Neg. Full ScaleaLSB 0 0 0 0 0 0 0 1 a9.920 b9.840

Neg. Full Scale 0 0 0 0 0 0 0 0 a10.000 b9.920

FIGURE 7. Basic Bipolar Output Operation (Note 4)

TL/H/5686–18

If RL e RL within g0.05%, output is symmetrical about ground

B1 B2 B3 B4 B5 B6 B7 B8 EO

Pos. Full Scale 1 1 1 1 1 1 1 1 a9.960

Pos. Full ScalebLSB 1 1 1 1 1 1 1 0 a9.880

(a)Zero Scale 1 0 0 0 0 0 0 0 a0.040

(b)Zero Scale 0 1 1 1 1 1 1 1 b0.040

Neg. Full ScaleaLSB 0 0 0 0 0 0 0 1 b9.880

Neg. Full Scale 0 0 0 0 0 0 0 0 b9.960

FIGURE 8. Symmetrical Offset Binary Operation (Note 4)

6


TL/H/5686–19

For complementary output (operation as negative logic DAC), connect invert-

ing input of op amp to IO (pin 2), connect IO (pin 4) to ground.

FIGURE 9. Positive Low Impedance Output Operation (Note 4)

TL/H/5686–20

For complementary output (operation as a negative logic DAC) connect non-in-

verting input of op am to IO (pin 2); connect IO (pin 4) to ground.

FIGURE 10. Negative Low Impedance Output Operation (Note 4)

VTH e VLC a 1.4V

15V CMOS, HTL, HNIL

VTH e 7.6V

TL/H/5686–9

Note. Do not exceed negative logic input range of DAC.

TL/H/5686–10

Typical values: RINe5k,aVINe10V

FIGURE 11. Interfacing with Various Logic Families FIGURE 12. Pulsed Reference Operation (Note 4)

7


(a) IREF t peak negative swing of IIN

TL/H/5686–11

(b) aVREF must be above peak positive swing of VIN

TL/H/5686–12

FIGURE 13. Accommodating Bipolar References (Note 4)

TL/H/5686–7

FIGURE 14. Settling Time Measurement (Note 4)

8


Note. For 1 ms conversion time with 8-bit resolution and 7-bit accuracy, an

LM361 comparator replaces the LM319 and the reference current is doubled

by reducing R1, R2 and R3 to 2.5 kX and R4 to 2 MX.

TL/H/5686–8

FIGURE 15. A Complete 2 ms Conversion Time, 8-Bit A/D Converter (Note 4)

Physical Dimensions inches (millimeters)

Molded Dual-In-Line Package

Order Numbers DAC0800 or DAC0802

NS Package Number J16A

9

DA

C0800/D

AC

0801/D

AC

0802

8-B

itD

igital-to

-Analo

gC

onvert

ers

Physical Dimensions inches (millimeters) (Continued)

Molded Small Outline Package (SO)

Order Numbers DAC0800LCM,

DAC0801LCM or DAC0802LCM

NS Package Number M16A

Molded Dual-In-Line Package

Order Numbers DAC0800, DAC0801, DAC0802

NS Package Number N16ALIFE SUPPORT POLICY

NATIONAL’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT

DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF NATIONAL

SEMICONDUCTOR CORPORATION. As used herein:

1. Life support devices or systems are devices or 2. A critical component is any component of a life

systems which, (a) are intended for surgical implant support device or system whose failure to perform can

into the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the life

failure to perform, when properly used in accordance support device or system, or to affect its safety or

with instructions for use provided in the labeling, can effectiveness.

be reasonably expected to result in a significant injury

to the user.

National Semiconductor National Semiconductor National Semiconductor National SemiconductorCorporation Europe Hong Kong Ltd. Japan Ltd.1111 West Bardin Road Fax: (a49) 0-180-530 85 86 13th Floor, Straight Block, Tel: 81-043-299-2309Arlington, TX 76017 Email: cnjwge@ tevm2.nsc.com Ocean Centre, 5 Canton Rd. Fax: 81-043-299-2408Tel: 1(800) 272-9959 Deutsch Tel: (a49) 0-180-530 85 85 Tsimshatsui, KowloonFax: 1(800) 737-7018 English Tel: (a49) 0-180-532 78 32 Hong Kong

Fran3ais Tel: (a49) 0-180-532 93 58 Tel: (852) 2737-1600Italiano Tel: (a49) 0-180-534 16 80 Fax: (852) 2736-9960

National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.

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Datasheets for electronics components.

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Thierry PERISSE 1

TP ACQUISITION RESTITUTION

TP E1 Systèmes électroniques non linéaires


Responsables TPs :



Techniciens :

Franck Lacourrège

Guillaume Maffre

TP3 : Acquisition / Restitution

Année 2012-13

Thierry PERISSE 2

TP ACQUISITION / RESTITUTION

A– PREPARATION

Les questions théoriques sont à préparer avant de venir en TP

(la préparation peut être demandée en début de séance et doit être jointe au compte rendu en fin de séance)

B– MANIPULATION

Une validation de chaque partie expérimentale doit être faite avec un responsable de TP.

Un compte rendu expérimental doit être rendu en fin de séance.

Sal

les

de

TP

G4

5/

G4

6

Thierry PERISSE 3

TP ACQ. / REST.

Pro

jet

A

CQ

UIS

ITIO

N

Pro

jet

R

ESTI

TUTI

ON

Pro

jet

C

AN

CN

A

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A

CQ

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RES

TITU

TIO

N

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t-p

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Mic

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hon

e

Thierry PERISSE 4

TP ACQ. / REST.

A– PROJET ACQUISITION :

A-1 Essai carte CAN / CNA :

A-1-1 Alimenter la carte (voir tp can cna).

ATTENTION LE CI ADC0804 ADMET SUR SON ENTREE EADC UNE TENSION COMPRISE ENTRE 0 ET 5 VOLTS.

A-1-2 Régler le générateur sur un sinus de 1Khz avec une tension crête à crête de 4volts et un offset de 2volts à l’aide de l’oscillo.

A-1-3 Envoyer ce signal sur l’entrée EADC de la maquette CAN / CNA et visualiser la sortie SDAC.

A-2 Réalisation de l’étage interface microphone et Amplificateur d’entrée :

A-2-1 Interface microphone :

Réaliser le câblage et visualiser le résultat à l’oscillo ?

A-2-2 Amplificateur d’entrée :

Réaliser le câblage et mettre l’ampli après l’interface micro et régler le gain de telle sorte que l’on retrouve l’image du son sur l’oscillo ?

Thierry PERISSE 5

TP ACQ. / REST.

A-3 Réalisation du filtre anti repliement FAR :

A-3-1 Cahier des charges :

Normes Téléphoniques :

Fréquence d’échantillonnage —> 8Khz.

Gabarit —> Voir le gabarit de réponse en fréquence d’une voie téléphonique.

Largeur du canal de transmission :

Localement, la ligne téléphonique assure la liaison vocale dans un gabarit normalisé et limité à la bande passante 300/3400Hz.

Cela permet de transmettre, de façon économique, les fréquences fondamentales de la voix et un nombre d’harmoniques suffisant pour la compréhension du message.

Ce gabarit tient compte de la bande passante des filtres répéteurs et autres appareils intercalés dans le réseau téléphonique.

Gabarit de réponse en fréquence d’une voie téléphonique.

Thierry PERISSE 6

TP ACQ. / REST. Pour des raisons de réalisations le cahier des charges retenu du Filtre anti repliement FAR:

Avec fp=3.4Khz fa=8Khz

et Amax=3db Amin=25db

Rappel sur un gabarit atténuation d’un filtre passe bas normalisé :

A-3-2 Préparation :

Donner le gabarit en gain et en atténuation ? Mentionner sur ce gabarit les fré quences et les atténuations du cahier des charges ?

A l’aide du cahier des charges et de l’abaque trouver l’ordre du filtre n ?

A l’aide du tableau donner la fonction de transfert normalisée Hn(p) ? A quoi cor respond les différentes colonnes sur le tableau ?

RAPPEL : Dans cette fonction de transfert normalisé la variable p est une varia-ble normalisée pn qui est égale à p/wc.

Donner la fonction de transfert dénormalisée H(p) ? Mettre cette fonction de transfert sous la forme canonique d’un filtre passe-bas ?

Thierry PERISSE 7

TP ACQ. / REST.

A-3-3 Etude de la structure de SALLEN KEY :

Donner la fonction de transfert de la structure de SALLEN KEY ?

Montrer que l’on peux mettre cette fonction de transfert sous une forme canoni que d’un filtre passe bas ?

Pour chacune des cellules; Identifier W0 pulse naturelle et ξ coefficient d’amortis sement ?

A-3-4 Réalisation du FAR :

Si l’on prend toutes les résistances égales à 10KΩ, calculer les autres composants du filtres ?

A-3-5 Expérimentations :

Tracer le Bode (module) du filtre FAR ? (Exel, Matlab ou autre)

Dessiner le gabarit sur le tracé de Bode ?

Conclusion ?

U1A

TL084

+ 3

- 2

V+ 4

V- 11

OUT 1

R12 R11

C11

C12

0

E S

Thierry PERISSE 8

TP ACQ. / REST.

A 4 Etage adaptateur :

A la sortie du filtre anti repliement nous sommes en présence de tension pouvant varier entre +15 et –15 volts et en entrée du CI ADC0804 il nous faut une tension comprise entre 0 et 5volts.

Donner la fonction de transfert du circuit ci-dessous ?

Câbler et tester à l’oscillo ?

Si le signal est convenable l’envoyer sur l’entrée EADC et voir si on récupère bien ce signal à la sortie SDAC (si les inters sont bien positionnés) ?

Thierry PERISSE 9

TP ACQ. / REST.

Réc

apit

ula

tif

Pro

jet

AC

QU

ISIT

ION

ENTR

EE C

AN

AD

C0

80

4

Thierry PERISSE 10

TP ACQ. / REST.

B– PROJET RESTITUTION :

B-1 Filtre de lissage :

B-1-1 Cahier des charges du filtre de lissage :.

Avec fp=3Khz fa=8Khz

et Amax=3db Amin=15db

B-1-2 Préparation :.

- Utilité d’un filtre de lissage ?

- Donner l’ordre du filtre ?

- Donner les fonctions de transfert normalisée et dénormalisée ?

(les résistances seront toutes égales à 10KΩ )

- Donner le schéma de câblage ( en utilisant une structure de SALLEN- KEY ) avec toutes les valeurs de composants ?

B-1-3 Expérimentation :.

Tracer le Bode (module) du filtre FAR ? (Exel, Matlab ou autre)

Dessiner le gabarit sur le tracé de Bode ?

Conclusion ?

B-1-4 Test du filtre de lissage dans la restitution du signal :

Régler le générateur sur un sinus de 1Khz avec une tension crête à crête de 4volts et un offset de 2volts à l’aide de l’oscillo. Envoyer ce signal sur l’entrée EADC de la maquette CAN / CNA et visualiser la sortie SDAC.

Mettre le filtre de lissage à la sortie du CNA et visualiser l’effet du lissage ?

Thierry PERISSE 11

TP ACQ. / REST.

B-2 Etage adaptateur :

A la sortie du filtre de lissage nous sommes en présence de tension pouvant varier entre +5 et –5 volts et en sortie il nous faut une tension comprise entre 0 et 5volts.

Donner la fonction de transfert du circuit ci-dessous ?

Donner les valeurs des différents composants ?

Câbler et tester à l’oscillo ?

B-3 Etage Générateur / CAN-CNA / Projet Restitution :

Relier la sortie du filtre de lissage au casque et faire varier la fréquence du générateur et tester l’acquisition du son ?

Si besoin d’insérer un ampli audio entre le filtre de lissage et le casque :

Faire l’étude de l’ampli audio et réaliser le câblage des 3 étages en casca des (Filtre de lissage + étage adaptateur de tensions + ampli audio)

B-4 Projet COMPLET :

Câbler les 2 projets Acquisition et Restitution.

Visualiser le résultat aux différents points du montage ?

Conclusion ?

Thierry PERISSE 12

TP ACQ. / REST.

Pro

jet

RES

TITU

TIO

N

Sortie CNA DAC0800

Thierry PERISSE 13

Annexe 1 TP ACQ./ REST. Microphone et Haut parleur :

Thierry PERISSE 14

TP ACQ. / REST. Annexe 2 Courbes de l’atténuation en fonction de la fréquence des filtres de Butterworth

Thierry PERISSE 15

TP ACQ. / REST. Annexe 3 Filtres passe-bas et passe-haut de Butterworth.

Schéma d’un filtre passe-bas de Butterworth dont les valeurs des éléments fi-gurent dans le tableau ci-dessus.

Courbe de réponse d’un élément de filtre passe-bas

Thierry PERISSE 16

TP ACQ. / REST. Annexe 4

Schéma d’un filtre passe-bas de Butterworth dont les valeurs des éléments fi-gurent dans le tableau ci-dessus.

Courbe de réponse d’un élément de filtre passe-bas

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TP4 BOUCLE A VERROUILLAGE DE PHASE (4046) Le but de ce TP est de caractériser la boucle à verrouillage de phase en statique et en dynamique, puis d’en définir les plages de capture et de maintien. En tant que système asservi, on n’omettra pas de vérifier les conditions de stabilité du système.

1 Brefs rappels théoriques

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2 Présentation du circuit intégré 4046

L’étude expérimentale de la PLL sera réalisée grâce au composant HCF4046 qui est un circuit intégré de la famille CMOS 4000. Il se compose d’un oscillateur linéaire commandé en tension (OCT ou VCO) et de deux comparateurs de phase au choix. C’est un circuit intégré « classique » pour réaliser une boucle à verrouillage de phase numérique. Les applications les plus courantes de la PLL (Phase Locked Loop) sont la démodulation de fréquence, la synthèse de fréquence, la reconstitution de porteuse dans certains cas de démodulation AM, décodeur stéréophonique … Schéma équivalent et brochage en boitier DIL :

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3 Travaux pratiques

I ETUDE STATIQUE DE LA PLL Ia) Etude du VCO

Le circuit sera alimenté par une tension Vcc = 15 V. Il est nécessaire de découpler l'alimentation par un condensateur de 4,7 µF.

On prend C1 = 470 pF, R1 = R2 = 100 kΩ. (ces valeurs sont à obtenir précisément) En utilisant la documentation technique du 4046 (annexe 1), déterminer Fmin, Fmax, FL et f0. On donne Fmin = F0 - FL et Fmax = F0 + FL. Tracer la fréquence du signal de sotie V4 (nommée fs) en fonction de V9 pour V9 variant de 0 V à 16 V. En déduire la pente K0 du VCO (K0 = ∆ω/∆u rd V-1 s-1) et la fréquence F0. Comparer Fmin et Fmax aux valeurs effectivement obtenues. Ib)- Etude du comparateur de phase 1 (CP1) Le tracé de la caractéristique du comparateur de phase s’effectue ici lorsque le système est bouclé. Mesurer précisément la résistance R3 et C2 du filtre passe bas. Câbler le montage et visualiser à l’oscilloscope V14,V4 et V9. Conclure. Tracer la tension V9 (mode DC du voltmètre) en fonction du déphasage Φe-Φs lorsque la PLL est verrouillée (Fe=Fs). En déduire la pente Kd de la caractéristique (V/rad). Comparer la à la valeur théorique.

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II ETUDE DYNAMIQUE DE LA PLL II a) Stabilité de la PLL A l’aide de l‘annexe 2, déterminer si le système est stable ou non pour une résistance R3 égale à 10 Kohms et des capacités C2 égales à 1 nF ou 10 nF. A quoi sert le filtre passe bas ? Expliquer le compromis stabilité /filtrage et trouver une solution. Par un souci de simplicité de câblage, le filtre passe bas sera par la suite constitué de R2 et C3 seulement (R4 = 0). II b) Mesure des fréquences d'accrochage (capture range) et de verrouillage (lock in range) En augmentant progressivement la fréquence Fe du signal d'entrée, noter la fréquence Fc1 où la PLL se verrouille (Visualiser V14 et V4). En continuant d'augmenter Fe, noter la fréquence FL2 où la PLL décroche. Faire la même étude pour les valeurs décroissantes de Fe, noter les fréquences Fc2 et FL1. En déduire les plages de capture FC2- FC1= 2 ∆ FC et de verrouillage FL2- FL1 = 2∆ FL. Refaire les mesures pour une capacité C2 = 10 nF. Expliquer les phénomènes de déverrouillage et de capture puis comparer vos résultats aux valeurs théoriques trouvées dans la notice technique. II c) Verrouillage sur les harmoniques Pour C = 1 nF, la boucle étant verrouillée, visualiser les tensions V4 et V14. Faire varier la fréquence du signal d'entrée de 0 à 100kHz. Que se passe t'-il ? Conclure quant-à l'utilisation de ce dispositif pour une restitution de porteuse AM en vue d'une détection synchrone. II d) Modélisation du système bouclé d’ordre 2 Le but de cette manipulation est d’observer la réponse de la PLL à un échelon indiciel appliqué à l’entrée de la PLL. Il s’agit d’un échelon de fréquence Fe. Ce dernier sera obtenu à l’aide d'un générateur Agilent en réalisant une modulation de fréquence. Il s'agit d'une modulation FSK réalisée à partir d'un échelon de tension interne noté Umodulant. La fréquence Fe doit être comprise dans la plage de capture. La tension interne Umodulant est un signal carré de fréquence égale à 100Hz ou à 1 Hz selon les mesures à effectuer. L’échelon de fréquence Fs en sortie de la PLL est observable sur la patte 9 (entrée du VCO de la PLL). Pourquoi ?

FL1 FC2

FL2 FC1

Fe valeurs croissantes

Fe valeurs décroissantes

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On choisira C2 égale à 10 nF. Régler le générateur Agilent pour réaliser la modulation FSK . Vérifier que la PLL est bien verrouillée. Observez à l’oscilloscope la tension V9 . Conclure. On modélise la PLL par un système du second ordre de fonction de transfert T(p)= Fs(p)/Fe(p) avec

T(p) =

12

1

00

2

++ pmpωω

En observant V9, mesurer le dépassement d et la pseudopulsation ωp . Comparer ces valeurs aux valeurs théoriques.

On donne : Dépassement d = )1

exp(2m

m−

−π

Pseudo Pulsation ωp = ω0 . 21 m− avec

ω0 = τ

KoKd et m = 21 .

τ..1KdKo

III MEME ETUDE AVEC LE COMPARATEUR DE PHASE 2

Principe du comparateur de phase 2 : - Si V3 est en avance de phase par rapport à V14, V13 est mis à zéro pendant un temps proportionnel à ce déphasage. C se décharge alors à travers R et V9 diminue, donc la fréquence F3 également. V3 se trouve donc "retardé". - Si V3 est en retard de phase par rapport à V14, V13 est mis à VCC pendant un temps proportionnel à ce déphasage. C se charge alors à travers R et V9 augmente, donc la fréquence F3 également. V3 se trouve donc "avancé".

/13

- Si V3 et V14 sont en phase, V13 est à l'état haute impédance. C reste alors chargé, donc V9 = cte et F3 = cte. III a) Stabilité de la PLL A l’aide de l‘annexe 2, déterminer si le système est stable ou non pour une résistance R3 égale à 6.8 Kohms, R4 à 1 Kohm et une capacité C2 égale à 159 nF. III b) Mesure des fréquences d'accrochage (capture range) et de verrouillage (lock in range) Mesurer les fréquences de verrouillage et de capture. Comparer les avec les valeurs théoriques données dans la documentation technique. III c) Verrouillage sur les harmoniques Visualiser V4 et V14 lorsque la boucle est verrouillée. Faire varier Fe de 0 à 100 Khz. Existe t-il un verrouillage sur les harmoniques sur la fréquence d'entrée. Conclure quant-à l'utilisation de ce dispositif pour une restitution de porteuse en modulation d'amplitude (AM) en vue d'une détection synchrone pour une émission de France Inter par exemple ( 162 KHz). Bibliographie : « Boucles à verrouillage de phase » Michel Girard Edisciences

ftp://ftp.discip.crdp.ac-caen.fr/discip/physapp/bts/electronique/107.pdf http://iut-tice.ujf-grenoble.fr/tice-

espaces/GTR/tn/monsite/modtn/tp/TextesTP/cycle2A-1/PLL/TpPll.pdf

http://iut-tice.ujf-grenoble.fr/tice-espaces/GTR/tn/monsite/modtn/tp/TextesTP/cycle2A-1/PLL/TpPll.pdf

http://iut-tice.ujf-grenoble.fr/tice-espaces/GTR/tn/monsite/modtn/tp/TextesTP/cycle2A-1/PLL/TpPll.pdf

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Annexe 1 : DOCUMENTATION TECHNIQUE DU 4046 (EXTRAIT)

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ANNEXE 2 : ETUDE DE LA STABILITE

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DOCUMENT REPONSE : Travaux pratiques I caractéristiques statiques Ia) caractéristique statique du VCO V9(mode DC voltmètre)

Fs (Hz)

Pente Ko expérimentale(rad/s/V) = Pente Ko théorique(rad/s/V) = Fo = Fmin = Fmax = Ib) caractéristique statique du comparateur de phase R3mesurée = C2mesurée = Conclusion des chronogrammes V14, V4 et V9 : V9(mode DC voltmètre)

Φe-Φs (°)

Pente Kd expérimentale (V/rad) = Pente Kd théorique (V/rad) = II caractéristiques dynamiques : Comparateur de phase 1 et filtre passe bas1 IIa) stabilité IIb) Mesure des plages de verrouillage et de capture Valeurs de C2

Plage de verrouillage expérimentale 2 ∆ FL

Plage de verrouillage théorique 2 ∆ FL

Plage de capture expérimentale 2 ∆ FC


C=1nF

C = 10 nF

Explications des phénomènes de capture et de déverrouillage

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II c) Modélisation du système d’ordre 2 Valeurs de C2

dépassement expérimental d

dépassement théorique d

Pseudo Oscillation Expérimentale ωp

Pseudo Oscillation théorique ωp

C=10 nF m théorique = ωo theorique = II d) Verrouillage sur harmoniques III caractéristiques dynamiques : Comparateur de phase 2 et filtre passe bas 2 IIIa) stabilité IIIb) Mesure des plages de verrouillage et de capture Valeurs de C2

Plage de verrouillage expérimentale 2 ∆ FL


Plage de capture expérimentale 2 ∆ FC


C=159 nF

Etude des phases de V14,V4 et V9 : III c) verrouillage sur harmoniques

TP E1 -...

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