TD 1: Architecture des ordinateurs - Inria Bordeaux Sud...

Departement Reseau et Telecom - 1ere Annee- TD 1 Architecture des ordinateurs

TD 1: Architecture des ordinateursDamien Martin-Guillerez

IUT de Saint-Malo

5 Decembre 2007

1 Architecture generale

I Question 1 Completez le schema de la machine de von Neuman suivant :

I Question 2 Completez le schema du PC suivant :

I Question 3 Identifiez les composants sur la carte mere suivante :

1


2 Bus

I Question 4 Bus memoire. Calculez les taux de transferts suivants :EDO SDRAM SDRAM PC100 SDRAM PC2100 (DDR)

Largeur du bus (bits) 32 64 64 64Frequence du bus (Mhz) 66 66 100 133Taux de transfert (Mo/s)

I Question 5 Bus peripherique. Calculez les taux de transferts suivants :ISA EISA PCI AGP AGP 4x

Largeur du bus (bits) 16 32 32 32 32Frequence du bus (Mhz) 8.33 8.33 33.33 66.66 66.66Taux de transfert (Mo/s)

3 Processeur

I Question 6 Sachant que le bus d’adresse du processeur est de 16 bits avec un alignement a l’octet,2


quelle est la taille de l’espace memoire maximum que celui-ci peut adresser ? Quels solutions existentpour adresser une plus grande zone memoire ?

I Question 7 Ou sont effectues les calculs ?

I Question 8 A quoi servent les registres suivants du processeur :i. PC/IP (ou CO/PI)ii. IR (ou RI)iii. SP (ou PP)iv. Accumulateur

I Question 9 Quel tache realise le sequenceur dans un processeur ? L’ordonnaceur ?

4 Memoires

I Question 10 Quelles sont les principales differences entre la DRAM et la SRAM? Ou utilise-t-onde la DRAM? De la SRAM?

I Question 11 Quelles sont les principales differences entre la RAM et la ROM? Ou utilise-t-on dela ROM?

I Question 12 Qu’est-ce que le shadowing ?

I Question 13 Classez les memoires suivantes par taille, par rapidite : RAM, registres, disques durs,cache L1, cache L2, cd-rom.

I Question 14 Quels sont les proprietes des disques RAIDs ? Comment les obtient-on ?

5 Memoire cache

I Question 15 Pourquoi utilise-t-on des memoires caches ?

Soit une memoire cache de niveau L1 ayant les caracteristiques suivantes :- 32 mots par lignes (mots de 2 octets)- Taille de 32ko- L1 et L2 sont inclusifs- 4-associatifs. Remplacement LRU.- Association par poids faible- Taille de bus d’adresse : 32bits

I Question 16 Combien y a-t-il de lignes dans cette memoire cache ?

I Question 17 Combien y-a-t-il de blocs associatifs dans cette memoire cache ?

I Question 18 Si la memoire cache de niveau L2 a une taille de 2 Mo, combien y a-t-il de blocs dela memoire cache L2 par bloc de la memoire cache L1 ?

3


I Question 19 Si la memoire fait 1Go, combien d’adresses correspondront a un bloc du cache L1 ?

I Question 20 Dans quelles blocs du cache peut-on trouver les blocs suivants :Adresse decimale Adresse hexadecimale Numero de bloc decimal Numero de bloc hexadecimal

0 00000000h64 00000040h640 00000280h4096 00001000h16364 00004000h16448 00004040h64000 0000FA00h

I Question 21 Si un bloc n’est pas present en cache L1, combien de lignes de L1 aura-t-on parcouru ?

I Question 22 Quelle est la probabilite de trouver un bloc quelconque present dans L2 dans la cacheL1 ?- Si L1 et L2 sont des caches inclusives.- Si L1 et L2 sont des caches exclusives.

I Question 23 Dans cet exercice, on considere qu’il n’y a que 64 blocs de cache L1.Les quatres premiers blocs de la cache L1 sont remplis comme suit :

Bloc 0 Bloc 1Numero de ligne Adresse Compteur

0 08011000h 11 08011800h 02 08010800h 23 08010000h 3

Numero de ligne Adresse Compteur0 08011040h 11 08011840h 02 08010840h 23 08010040h 3


0 08011880h 01 08022080h 12 08021080h 23 08020080h 3

Numero de ligne Adresse Compteur0 080520C0h 41 080220C0h 52 080110C0h 13 080118C0h 0

Les lignes d’adresses suivantes sont lues dans l’ordre : 08012000h, 08012040h, 08020080h, 080220C0h,08012080h, 080120C0h, 080220C0h, 080520C0h, 08022080h, 08021080h, 08012800h, 08012840h, 08012880h,080128C0h. Donnez l’etat du cache apres ces lectures.

4



0123

Numero de ligne Adresse Compteur0123


0123

Numero de ligne Adresse Compteur0123

5

TD1: Architecture des ordinateurs– Correction

TD1: Architecture des ordinateurs– CorrectionDamien Martin-Guillerez

IUT de Saint-Malo

5 Decembre 2007

1 Un corrige

I Question 1

I Question 2

I Question 31. Slots RAM (DIMM)2. Socket CPU (Socket 939 pour AMD64)3. Connecteur de lecteur de disquette4. Connecteurs IDE5. Chipset (NVIDIA nForce3 - Chipset non decompose en NorthBridge et SouthBridge)6. Slots PCI7. Slot AGP8. Connecteurs d’extensions (Son/LAN/USB/Parallele/Serie/Souris/Clavier)

1


I Question 4EDO SDRAM SDRAM PC100 SDRAM PC2100 (DDR)

Largeur du bus (bits) 32 64 64 64Frequence du bus (Mhz) 66 66 100 133Taux de transfert (Mo/s) 266 533 800 2133

I Question 5ISA EISA PCI AGP AGP 4x

Largeur du bus (bits) 16 32 32 32 32Frequence du bus (Mhz) 8.33 8.33 33.33 66.66 66.66Taux de transfert (Mo/s) 16.66 33.33 133.33 266.66 1066.66

I Question 6216 = 65536 = 64ko

Les solutions : utiliser un offset de pagination ou augmenter la taille du bus memoire

I Question 7 Dans l’ALU

I Question 8i. Le Program Counter/Instruction Pointer (Comteur Ordinal/Pointeur d’instruction) pointe vers

l’instruction a executerii. Le registre d’instruction (Instruction Register) contient l’instruction en cours d’executioniii. Le pointeur de pile (Stack Pointer) pointe le sommet de la pile (expliquer ce qu’est une pile).iv. L’accumulateur stocke le resultat de l’ALU.

I Question 9 Le sequenceur execute l’instruction en commandant les differente partie du processeur.L’ordonnanceur reordonnance les instructions pour optimiser l’usage du processeur.

I Question 10 La DRAM (Dynamic RAM) est basee sur des condensateurs qu’il faut rafraichiralors que la SRAM est base des interrupteurs qu’il suffit d’alimenter. Ce temps de rafraichissementfont que la DRAM est plus lente que la SRAM mais est moins couteuse car utilise moins de transistors.Ce sont toutes les deux des memoires volatiles.La SRAM plus cher mais plus rapide est utilise dans les memoires caches alors que la DRAM estutilise dans la memoire centrale.

I Question 11 RAM est en lecture/ecriture mais volatile alors la ROM est en lecture seule et non-volatile. On utilise en generale de la ROM pour les donnees du BIOS pour le demarrage de la machine.

I Question 12 Il s’agit du fait de copier le contenu de la ROM en RAM pour accelerer l’acces a laROM qui est tres lent. Il s’agit d’une technique de cache.

I Question 13 Par taille : Registres < L1 < L2 < RAM < CD < DD.Par vitesse : Registres > L1 > L2 > RAM > DD > CD.

I Question 14 Tolerance aux pannes et rapidite obtenu par la cumulation de plusieurs disques(parrallelisation de la lecture et de l’ecriture + redondance de l’information).

2


I Question 15 Pour accelerer l’acces aux donnees en rapprochant les donnees du processeur et surdes memoires plus rapide mais plus couteuse.

I Question 16TailleCache

Taille Mot×Nombre mots ligne=

32ko

2× 32= 512

I Question 17Nombre lignes

Nombre lignes par bloc=

5124

= 128

I Question 18Taille L2Taille L1

=204832

= 64

I Question 19

Taille Mem

Nombre blocs× Taille mot× Taille ligne=

1Go

128× 2o× 32= 131072

I Question 20Adresse decimale Adresse hexadecimale Numero de bloc decimal Numero de bloc hexadecimal

0 00000000h 0 00000000h64 00000040h 1 00000001h640 00000280h 10 0000000Ah4096 00001000h 0 00000000h16364 00004000h 0 00000000h16448 00004040h 1 00000001h64000 0000FA00h 104 00000068h

Il s’agit d’une division par 64 (decalage de 6 bits pour les 64 octets d’une ligne) et d’un modulo 128(and 80h).

I Question 21 4

I Question 22- L1 ⊂ L2, P = 1

64 = 1.56%- L1 ∩ L2 = ∅, P = 0

I Question 23

3



0 08011000h 31 08011800h 22 08012800h 03 08012000h 1

Numero de ligne Adresse Compteur0 08011040h 31 08011840h 22 08012840h 03 08012040h 1


0 08021080h 11 08022080h 22 08012080h 33 08012880h 0

Numero de ligne Adresse Compteur0 080120C0h 31 080220C0h 22 080520C0h 13 080128C0h 0

4

TD 1: Architecture des ordinateurs - Inria Bordeaux Sud...

Documents

Transcript of TD 1: Architecture des ordinateurs - Inria Bordeaux Sud...