Systèmes Industriels Partie 2 : acquisition de données Pierre Courtellemont

Pierre Courtellemont – Master IMAPierre Courtellemont – Master IMA

Systèmes Industriels : Acquisition de donnéesSystèmes Industriels : Acquisition de données

Systèmes IndustrielsPartie 2 : acquisition de données

Pierre Courtellemont

Chapitre 4. Numérisation :Echantillonnage et quantification



4.1. Le multiplexeur4.2. L’échantillonneur bloqueur4.3. La Conversion Analogique - Numérique4.4. Les différents CAN4.5. Mise en œuvre : acquisition avec le MSP430



4.1. Le multiplexeur analogique

Principe :

décodageadresse

Les voies peuvent être différentielles.



Les interrupteurs sont des transistors à effet de champ.

Entre la tension d’entrée et la valeur de tension transmise il existe une atténuation qu’il est possible d’écrire :

e = Rs / (Rs + Re) où Rs est la résistance de la source amont (qui doit être

la plus faible possible) et Re la résistance d’entrée du dispositif en aval (qui doit être la plus élevée possible).

Un multiplexeur est caractérisé par son erreur de diaphonie : la tension produite sur la voie fermée par les N-1 voies ouvertes. Cette erreur augmente avec la fréquence et avcec le nombre de voies.



Un multiplexeur est caractérisé par :

- Son temps de transition (changement de voie)- Son temps de réponse à près : le temps que

s’établisse en sortie, un signal à moins de près du signal d’entrée.

Ordre de grandeur : ttransition < 500 ns

tréponse = 2.3 log(2/) car le comportement est celui d’un circuit du 1er ordre. Avec =0.6ms par ex, tréponse = 5.3à 0.01% soit 3.2 s.

Ces temps ne doivent pas s’ajouter à ceux de la conversion si le multiplexeur est en amont de la chaîne (on prépare la voie suivante pendant la conversion).



4.2. L’échantillonneur – bloqueurLe rôle d’un échantillonneur bloqueur (S/H) est de

maintenir constante l’amplitude de l’échantillon prélevé tous les Te durant le temps Tc nécessaire à sa conversion.

S&H

Sous certaines conditions, l’emploi d’un S/H peut ne pas être nécessaire. Pour le montrer, considérons un signal d’entrée sinusoïdal :

e = E sin ( 2f t )

S/H



Les variations les plus grandes du signal pendant un temps dt est :

de/dt )max = E. 2f

Un convertisseur dont la pleine échelle correspond à une amplitude de 2E et a une résolution de n bits présente un pas de quantification q = 2E / 2n

Si les variations de l’entrée sont inférieures à la résolution du CAN, il n’est pas nécessaire de bloquer l’entrée. Cela s’écrit :

de/dt )max * Tc < q

C’est à dire :f Tc < 1/2n

ou : f < 1 / 2nTc

Exemple n=8 bits, Tc=1s alors f=1,2 kHz. (120 Hz pour 10 s).



Constitution d’un S&H :

Suivant les modèles, le condensateur est intégré ou externe.

Les caractéristiques principales d’un S/H sont le temps d’acquisition et la précision. En effet, la charge du condensateur prend un certain temps dépendant de la capacité, et le maintien à une valeur constante (pendant le blocage) dépend également de la capacité (résistances de fuite), de manières antagonistes.

-

+

-

+

C



Temps d’acquisition :

Exemple de caractéristiques :

Le temps d’ouverture est le temps de « réaction » de l’interrupteur.

t

entrée

Temps d’acquisition

Capacity(pF)

Acq. Time(s)

Droop Rate (V/ms)

Aperture time(ns)

100010000

420

303

2525

LF398



Budget Temps :tsample > tacq() – ta

tacq() est le temps d’acquisition à près (par ex 0.01%)

tacq() varie de 0.1 à 10 s.

Le temps d’ouverture est négligeable.thold > te() + tC

te() est un temps d’établissement (à 0.01%) : durée pour que les oscillations s’amortissent autour de la valeur finale. Environ 0.1 s.

tC est le temps de conversion du CAN

Au total, la période d’échantillonnage-blocage sera : tsample + thold > tacq() + te() + tC



Budget Incertitudes :Les sources d’erreurs sont :- Le décalage introduit par les 2 AOP. Il peut être

supprimé par réglage, mais pas ses dérives dues à la t°. Rapporté à la pleine échelle, cette erreur s’écrit :

PE

dd V

T

dT

dv max.

- On peut ajouter une erreur de gain due à la dérive thermique :

max)( . TdT

d GTG

- Une erreur de linéarité



- Mais surtout une erreur de décroissance pendant le blocage :

PE

holdcd V

t

dt

dv.

- D’autres erreurs dynamiques peuvent être prises en compte, erreur d’acquisition, d’établissement ou d’incertitude à l’ouverture.

Il faut ajouter (en valeur absolue) ces différentes sources d’erreur fournies par la constructeur pour déterminer la précision due à l’échantillonnage.



4.3. La Conversion Analogique Numérique

L’opération de quantification

0 1 2 3 4 5 6 7 8 9 10Entrée analogique

Sortienumérique

0111

0110

0101

0100

0111

0010

0001

0000

centre

Pas de quantification (Step Width) : 1 LSB

Droite idéale



Erreur de quantification

Entrée analogique

+q/2(+1/2 LSB)

-q/2(- 1/2 LSB)

La quantification ramène à une valeur unique Nq l’ensemble des valeurs analogiques comprises entre (N - 1/2).q et (N + 1/2).q

La valeur moyenne du bruit de quantification Vq a pour expression :

q

q

q

qqq VdVpVV

2/

2/

22)(



P(Vq) est la probabilité d’observer une valeur Vq déterminée. Il y a équiprobabilité dans l’intervalle +- q/2

On obtient : 12

22 q

V q

792.1log 661.12

2

q

PE

V

Vn

Comme q=VPE/2n, on peut écrire :

Ce qui se peut se réécrire en faisant apparaître le rapport signal sur bruit, exprimé en dB.



Le bruit de quantification est un bruit blanc s’étendant de 0 à Fe/2.

Sa densité spectrale de puissance s’écrit :

eBq F

qD

6

2

f

fe/2

DBq

Filtre analogique anti-repliement

Rapport S/B



La quantification est entachée d’erreurs possibles :- Erreur de gain :


Sortienumérique

0111

0110

0101

0100

0111

0010

0001

0000

Droite idéaleDroite réelle

Ex : ½ LSB full scale



Sortienumérique


0111

0110

0101

0100

0111

0010

0001

0000

Droite idéaleDroite réelle

- Erreur d’offset :

Erreur d’offset



Erreurs de linéarité :

- Erreur de linéarité différentielle : - Erreur de linéarité intégrale :

Largeur idéale (1 LSB)

Largeur réelle

DNLINL



Erreur de monotonicité :

problématique en régulation…


Sortienumérique

0111

0110

0101

0100

0111

0010

0001

0000



4.4. Différents types de CAN

- CAN simple rampe- CAN double ou quadruple rampe- CAN à approximations successives- CAN flash ou semi flash- CAN



Principe du convertisseur simple rampe :

Avantages : simple et peu coûteux.Inconvénients :- dépend de C donc de la tolérance sur C,- lent, - incertitude de 1 période en début et fin soit une

erreurmoyenne de 1,5 quantum.

C

Vin comparateur

&

CK

compteur

sortie

start

RAZ

t

Pente I/C

comparateur

compteur



Variantes :- La rampe peut être numérique (sortie d’un CNA)- Double rampe :

Charge sous Vin,

Tension inconnuePente = Vin/RC

Décharge sous-Vréf

Les ordonnées sont égales : Vin/RC * T0 = Vréf/RC * T

et Vin = Vréf * T/T0

Encore plus lents, mais très précis (18 bits). Utilisés en instrumentation de valeurs quasi constantes



Convertisseur à approximations successives :Issu d’un convertisseur à comptage, où la sortie d’un

CNA, dont l’entrée est un compteur, est comparée à la tension inconnue. Ici, on part de la mi-échelle, et on restreint l’encadrement, par « approximations successives » :

SAR

CK

CNA

VinSortienumérique



Pour un CAN N bits, on obtient la conversion en N coups :

Pour un CAN 16 bits, il lui faut en moyenne un temps de

conversion de 10μs. Il est très adapté à des signaux audio.

Très utilisé, il est cependant moins rapide que les convertisseurs Flash.

0 1 2 3 4 5

…

1100

1011

1010

1001

1000

0111

0110

0101

…

Vin



Convertisseur flash :

C'est un réseau de comparateur mis en parallèle. Un codage sur n bits nécessite 2n-1 comparateurs et résistances.

La conversion est faite en un coup d’horloge, c'est un système qui est donc très rapide (1->300Mhz) mais qui est très coûteux. Utilisé en vidéo (30Mhz), il est limité à 12 bits.



On peut réduire le coût par le nombre de comparateurs en utilisant un convertisseur série parallèle ou semi-flash :

FLASH5 bits

Poids forts 5 bits

CNA

FLASH8 bits

Poids faible 8 bits

Vin



Convertisseur sigma-delta :Réalise un codage 1 bit, à fréquence

d’échantillonnage beaucoup plus élevée

Très favorable en matière de rapport Signal/Bruit



Un convertisseur comporte 2 étages : un modulateur et un filtre numérique.

Le modulateur est un intégrateur qui somme le courant i=V/R avec un courant de contre réaction +Iréf ou – Iréf qui tend à annuler le courant d’entrée. La sortie est numérisée par un CAN 1bit. La sortie est échantillonnée avec une fréquence d’échantillonnage très élevée, K fois plus élevée que la fréquence de Shannon.

Le filtre numérique a pour but de réduire le bruit hors de la bande passante du signal.

Le suréchantillonnage d’un facteur K divise par K½ le bruit dans la bande passante du signal :



f

fe/2

DBq

Filtre analogique anti-repliement

Filtre numérique



Bilan des incertitudes

L’erreur relative de quantification est q = q/2VPE

Mais là aussi, il faut ajouter :- Une erreur de décalage,- Une erreur de gain- Les erreurs de linéarité…



4.5. Mise en œuvreLe MSP430 et l’acquisition de données analogiques.

Caractéristiques :- 8 entrées analogiques- Sources de tension programmable- Echantillonneur-bloqueur intégré- 16 registres de conversion- 18 sources d’interruptions- résolution 12 bits- Monotonicité assurée sur toute l’échelle



8 entrées analogiques

Capteur t°intégré

Convertisseur à approximations successives

Générateur Source de

tension référence



Les opérations de conversion dépendent d’une horloge (CAN à approximations successives). L’horloge peut être l’une des horloges système : MCLK, ACLK, SMCLK ou un oscillateur interne ADC12CLK à 5MHz.

Le départ de conversion peut être obtenu de différentes manières :le bit ADC12SC (Start Conversion)la sortie du Timer Ala sortie du Timer (unité 0)la sortie du Timer (unité 1)

Plusieurs modes de conversion sont possibles : 1 seule voie, plusieurs voies séquentiellement…



Résultat dans 1 mémoire

Résultats dans autant de mémoires que de voies

Résultats successifs dans 1 même mémoireRésultats successifs dans plusieurs mémoires



18 sources d’interruption :- ADC12IFG0-ADC12IFG15- ADC12OV, ADC12MEMx overflow- ADC12TOV, ADC12 conversion time overflowLes 16 premiers bits sont mis à 1 quand la mémoire

correspondante (de 0 à 15) est chargée par un résultat de conversion. Il y a demande d’interruptio que si le bit correspondant ADC12IEx (et le bit GIE ) sont à 1.

Le ADC12OV est positionné si le résultat d’une conversion intervient et mis dans une mémoire ADC12MEMx avant que le résultat précédent soit lu.

Le ADC12TOV est positionné si un ordre d’échantillonnage est donné alors que la conversion courante n’est pas terminée.



37 registres au total !mais :

16 mémoires

Et leur registrede contrôleassocié



Il y a 5 registres à étudier pour programmer le ADC12 :

Exemple : quelques bits de ADC12CTL0Définissent le temps

d’échantillonnage

Réf = 2.5 ou 1.5V

Startof

Conversion



Le registre IFG contient les 16 drapeaux d’interruptions (contrôlés par autant de bits du registre Int. Enable Reg.)

qui passent à 1 quand la mémoire correspondante est remplie d’un résultat.

Ces bits peuvent être remis à zéro par logiciel, mais sont remis à zéro automatiquement quand la mémoire concernée est lue.



setup bis.b #01h,&P6SEL ; entrée P6.0 sélectionnée du ADC12

mov #REFON+REF2_5V+ADC12ON+SHT0_2,&ADC12CTL0 ; Turn on 2.5V ref, set samp time mov #SHP,&ADC12CTL1 ; Use sampling timer mov.b #SREF_1,&ADC12MCTL0 ; Vr+=Vref+

bis.w #ENC,&ADC12CTL0 ; autorise conversionsstartc bis.w #ADC12SC,&ADC12CTL0 ; démarre sampling/conversiontest bit #BIT0,&ADC12IFG ; Conversion finie ? jz testIFG ; Non, on teste encore mov &ADC12MEM0, R5 ; résultat (registre MEM0)



Annexes1. Fonctionnement d’un CNA

CNA à résistances pondérées :



CNA à réseau R-2R :



2. Rappel : Eléments sur la théorie de l’échantillonnage

On se rappellera que la fréquence d’échantillonnage doit être au moins du double de la plus haute fréquence du signal d’entrée (théorème d’échantillonnage)

Illustrations :

- Approche temporelle : applet 1- Approche fréquentielle : applet 2

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