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MAX 10エンベデッド・マルチプライヤ・ユーザーガイド

署名フィードバック

UG-M10DSP2014.09.22

101 Innovation DriveSan Jose, CA 95134www.altera.com

目次

エンベデッド・マルチプライヤ・ブロックの概要....................................... 1-1

エンベデッド・マルチプライヤの機能とアーキテクチャ........................... 2-1エンベデッド・マルチプライヤのアーキテクチャ........................................................................2-1

入力レジスタ.................................................................................................................................. 2-1マルチプライヤ・ステージ........................................................................................................2-2出力レジスタ.................................................................................................................................. 2-3

エンベデッド・マルチプライヤの動作モード.................................................................................2-318ビット・マルチプライヤ.......................................................................................................2-39ビット・マルチプライヤ.........................................................................................................2-4

エンベデッド・マルチプライヤの実装ガイド............................................... 3-1エンベデッド・マルチプライヤの実装ガイド.................................................................................3-1

IPカタログとパラメータ・エディタ 　　............................................................................3-1IPコア・パラメータとオプションの指定　　.................................................................... 3-2IPコアによって生成されるファイル　................................................................................. 3-3

LPM_MULT（Multiplier）IPコア・リファレンス　　................................4-1LPM_MULTパラメータ設定................................................................................................................. 4-1LPM_MULTポート................................................................................................................................... 4-3

ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス....... 5-1ALTMULT_ACCUMパラメータ設定.................................................................................................. 5-1ALTMULT_ACCUMポート....................................................................................................................5-8

ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス...................... 6-1ALTMULT_ADDパラメータ設定.........................................................................................................6-1ALTMULT_ADDポート.......................................................................................................................... 6-8

ALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス......7-1ALTMULT_COMPLEXパラメータ設定..............................................................................................7-1ALTMULT_COMPLEXポート............................................................................................................... 7-2

MAX 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報.... A-1MAX 10エンベデッド・マルチプライヤ・ユーザーガイド改訂履歴 .................................... A-1

目次-2

Altera Corporation

エンベデッド・マルチプライヤ・ブロックの概要 1

2014.09.22

UG-M10DSP 署名 フィードバック

エンベデッド・マルチプライヤは、1つの 18 x 18マルチプライヤまたは 2つの 9 x 9マルチプライヤのいずれかとしてコンフィギュレーションされます。18 x 18を超える乗算では、 Quartus® IIソフトウェアは複数のエンベデッド・マルチプライヤ・ブロックを一緒にカスケードします。マルチプライヤのデータ幅に制限はありませんが、データ幅が大きくなると乗算処理が遅くなります。　

図 1-1: 隣接する LABとカラムに配置されたエンベデッド・マルチプライヤ　

EmbeddedMultiplier

EmbeddedMultiplier

Column

1 LABRow

表 1-1: MAX 10デバイスのエンベデッド・マルチプライヤの数　

デバイス エンベデッド・マルチプライヤ

9 x 9マルチプライヤ (1)　 18 x 18マルチプライヤ(1)　

10M02 16 32 1610M04 20 40 2010M08 24 48 24

(1) これらのカラムは、各デバイスの 9 x 9マルチプライヤまたは 18 x 18マルチプライヤの数を示しています。各デバイスのマルチプライヤの総数はすべてのマルチプライヤの合計ではありません。

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

ISO9001:2008 ���

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デバイス エンベデッド・マルチプライヤ

9 x 9マルチプライヤ (1)　 18 x 18マルチプライヤ(1)　

10M16 45 90 4510M25 55 110 5510M40 125 250 12510M50 144 288 144

M9Kメモリ・ブロックをルックアップ・テーブル（LUT）として使用して、ソフト・マルチプライヤを実装することができます。LUTは、低コストで高容量の DSPアプリケーション向けにさまざまな深さと幅の高性能ソフト・マルチプライヤを実装する係数を有する入力データの乗算からの部分的な結果を含みます。ソフト・マルチプライヤを使用することにより、デバイスで使用可能なマルチプライヤの数が増加します。　　

表 1-2: MAX 10デバイスのマルチプライヤの数　

デバイス エンベデッド・マルチプライヤ

ソフト・マルチプライヤ（16 x 16） (2)

マルチプライヤの総数(3)　

10M02 16 12 2810M04 20 21 4110M08 24 42 6610M16 45 61 10610M25 55 75 13010M40 125 140 26510M50 144 182 326

(1) これらのカラムは、各デバイスの 9 x 9マルチプライヤまたは 18 x 18マルチプライヤの数を示しています。各デバイスのマルチプライヤの総数はすべてのマルチプライヤの合計ではありません。

(2) ソフト・マルチプライヤは乗算モードの和で実装されています。M9Kメモリ・ブロックは18ビット・データ幅でコンフィギュレーションされ、16ビットの係数をサポートします。オーバーフローを考慮して、係数の和には分解能の 18ビットが必要です。

(3) マルチプライヤの総数は、使用するマルチプライヤ・モードに応じて異なる可能性があります。

1-2 エンベデッド・マルチプライヤ・ブロックの概要UG-M10DSP

2014.09.22

Altera Corporation エンベデッド・マルチプライヤ・ブロックの概要

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エンベデッド・マルチプライヤの機能とアーキテクチャ 2

2014.09.22

UG-M10DSP 署名 フィードバック

各エンベデッド・マルチプライヤは 3つの要素で構成されます。エンベデッド・マルチプライヤ・ブロックは、アプリケーションのニーズに応じて 2つの動作モードのいずれかで使用することができます。

エンベデッド・マルチプライヤのアーキテクチャ各エンベデッド・マルチプライヤは以下の要素で構成されています。• マルチプライヤ・ステージ• 入力および出力レジスタ• 入力および出力インタフェース

図 2-1: マルチプライヤ・ブロックのアーキテクチャ

CLRN

D QENA

Data A

Data B

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out

Embedded Multiplier Block

OutputRegisterInput

Register

入力レジスタマルチプライヤの動作モードに応じて、各マルチプライヤ入力信号を次のいずれかに送信することができます。

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ISO9001:2008 ���

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• 入力レジスタ• 9ビットまたは 18ビット・セクションのマルチプライヤ　　　各マルチプライヤ入力信号は、レジスタを介して他の入力信号から独立して送信することができます。たとえば、レジスタを介してマルチプライヤ Data A信号を送信することができ、Data B

信号を直接マルチプライヤに送信することができます。　　　エンベデッド・マルチプライヤの各入力レジスタには、以下のコントロール信号が使用可能です。• クロック• クロック・イネーブル• 非同期クリア　単一のエンベデッド・マルチプライヤ内のすべての入力レジスタと出力レジスタは、同一クロック、クロック・イネーブル、および非同期クリア信号によって供給されます。　　

マルチプライヤ・ステージエンベデッド・マルチプライヤ・ブロックのマルチプライヤ・ステージは、9 × 9または 18 × 18マルチプライヤと、これらのコンフィギュレーション間のその他のマルチプライヤをサポートします。マルチプライヤのデータ幅や動作モードに応じて、単一のエンベデッド・マルチプライヤは 1つまたは 2つの乗算を平行して実行することができます。　マルチプライヤの各オペランドは、符号ありまたは符号なしの数値になります。2つの信号signaと signbは、マルチプライヤの入力を制御し、符号ありの値か符号なしの値かを判断します。signa信号が Highの場合、Data Aオペランドは符号ありです。また、signa信号が Lowの場合、Data Aオペランドは符号なしです。　次の表は、各オペランド符号表現の乗算結果の符号をリストしています。オペランドのいずれかが符号ありの値の場合、乗算結果には符号が付けられます。　　

Data A Data B結果

signa値 ロジック・レベル signb値 ロジック・レベル

符号なし Low 符号なし Low 符号なし符号なし Low 符号あり High 符号あり符号あり High 符号なし Low 符号あり符号あり High 符号あり High 符号あり

実行時に入力オペランドの符号表現を変更するために、signa信号と signb信号をダイナミックに変更することができます。signaおよび signb信号は、専用の入力レジスタを介して送信することができます。マルチプライヤは符号表現に関係なく、完全精度を提供します。signa信号と signb信号が使用されない場合、 Quartus IIソフトウェアは、デフォルトで符号なし乗算を実行するようマルチプライヤを設定します。

2-2 マルチプライヤ・ステージUG-M10DSP

2014.09.22

Altera Corporation エンベデッド・マルチプライヤの機能とアーキテクチャ

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出力レジスタ18ビットまたは 36ビット・セクションのいずれかで出力レジスタを使用することにより、エンベデッド・マルチプライヤの出力を保持することができます。出力レジスタを使用する位置はマルチプライヤの動作モードによって異なります。エンベデッド・マルチプライヤの各出力レジスタには、以下のコントロール信号が使用可能です。• クロック• クロック・イネーブル• 非同期クリア　単一のエンベデッド・マルチプライヤ内のすべての入力レジスタと出力レジスタは、同一クロック、クロック・イネーブル、および非同期クリア信号によって供給されます。

エンベデッド・マルチプライヤの動作モードエンベデッド・マルチプライヤ・ブロックは、アプリケーションのニーズに応じて 2つの動作モードのいずれかで使用することができます。• 1つの 18ビット x 18ビット・マルチプライヤ• 最大 2個の 9ビット x 9ビット独立マルチプライヤ　　　　また、 MAX® 10デバイスのエンベデッド・マルチプライヤを使用して、乗算器・加算器および乗算アキュムレータ機能を実装することができます。機能の乗算器部分は、エンベデッド・マルチプライヤを使用して実装されます。加算器またはアキュムレータ機能はロジック・エレメント（LE）に実装されます。　　　

18ビット・マルチプライヤ各エンベデッド・マルチプライヤをコンフィギュレーションして、10～18ビットの入力幅の18 x 18マルチプライヤをサポートすることができます。　次の図は、18ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マルチプライヤを示しています。

UG-M10DSP2014.09.22 出力レジスタ 2-3

エンベデッド・マルチプライヤの機能とアーキテクチャ Altera Corporation

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図 2-2: 18ビット・マルチプライヤ・モード

CLRN

D QENA

Data A [17..0]

Data B [17..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out [35..0]

18 x 18 Multiplier

Embedded Multiplier

18ビット・マルチプライヤの入力と結果はすべてレジスタを介して個別に送信されます。マルチプライヤの入力は、符号付きの整数、符号なしの整数、またはこの 2つの組み合わせを受け入れることができます。また、signaおよび signb信号をダイナミックに変更し、専用の入力レジスタを介して送信することができます。

9ビット・マルチプライヤ各エンベデッド・マルチプライヤをコンフィギュレーションして、最大 9ビットの入力幅の 2つの 9 × 9独立マルチプライヤをサポートすることができます。次の図は、2つの 9ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マルチプライヤを示しています。

2-4 9ビット・マルチプライヤUG-M10DSP

2014.09.22

Altera Corporation エンベデッド・マルチプライヤの機能とアーキテクチャ

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図 2-3: 9ビット・マルチプライヤ・モード

CLRN

D QENA

Data A 0 [8..0]

Data B 0 [8..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out 0 [17..0]

9 x 9 Multiplier

Embedded Multiplier

CLRN

D QENA

Data A 1 [8..0]

Data B 1 [8..0]

CLRN

D QENA

CLRN

D QENA Data Out 1 [17..0]

9 x 9 Multiplier

9ビット・マルチプライヤの入力と結果はすべてレジスタを介して個別に送信されます。マルチプライヤの入力は、符号付きの整数、符号なしの整数、またはこの 2つの組み合わせを受け入れることができます。各エンベデッド・マルチプライヤ・ブロックは、ブロックへの入力データの符号表現を制御するにあたって 1つの signa信号と 1つの signb信号のみを有します。エンベデッド・マルチプライヤ・ブロックが 2つの 9 × 9マルチプライヤを有する場合、以下が適用されます。• 両方のマルチプライヤの Data A入力は同じ signa信号を共有します。• 両方のマルチプライヤの Data B入力は同じ signb信号を共有します。　　　

UG-M10DSP2014.09.22 9ビット・マルチプライヤ 2-5

エンベデッド・マルチプライヤの機能とアーキテクチャ Altera Corporation

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エンベデッド・マルチプライヤの実装ガイド 32014.09.22

UG-M10DSP 署名 フィードバック

Quartus IIソフトウェアには、デザインを作成してコンパイルするためのツールやデバイスをコンフィギュレーションするためのツールが含まれています。Quartus IIソフトウェアを使用して、デバイスのマイグレーション、ピン・アサインメントの設定、配置制約の定義、タイミング制約のセットアップ、および IPコアのカスタマイズの準備をすることができます。

エンベデッド・マルチプライヤの実装ガイド

Quartus IIソフトウェアには、デザインを作成してコンパイルするためのツールやデバイスをコンフィギュレーションするためのツールが含まれています。　　Quartus IIソフトウェアを使用して、デバイスのマイグレーション、ピン・アサインメントの設定、配置制約の定義、タイミング制約のセットアップ、および IPコアのカスタマイズの準備をすることができます。　

IPカタログとパラメータ・エディタ 　　Quartus IIの IPカタログ（Tools > IP Catalog）とパラメータ・エディタは、IPコアのカスタマイズや IPコアのプロジェクトへの統合を容易にします。IPカタログとパラメータ・エディタを使用して、カスタム IPのバリエーションを表すファイルを選択、カスタマイズ、および生成することができます。IPカタログには、ターゲット・デバイスで使用可能な IPコアが自動的に表示されます。パラメータ・エディタを起動して IPバリエーションを表すファイルを生成するには、任意の IPコア名をダブルクリックします。パラメータ・エディタは IPバリエーション名、オプションのポート、アーキテクチャ機能、および出力ファイル生成オプションを指定するよう要求します。パラメータ・エディタは、プロジェクトの IPコアを表すトップレベルの.qsysファイルまたは.qipファイルを生成します。また、Quartus IIプロジェクトを開かずに IPバリエーションを定義することができます。いずれのプロジェクトも開いていない場合、IPカタログで直接 Device Familyを選択し、デバイスで IPコアをフィルタします。　　注: IPカタログは、Qsys（View > IP Catalog）でも使用可能です。Qsysの IPカタログには、排他的なシステム・インタコネクト、ビデオおよび画像処理、およびその他 Quartus IIの IPカタログで使用できないシステム・レベルの IPが含まれます。

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以下の機能を使用して迅速に IPコアを検索し、選択することができます。• IPカタログを Show IP for active device familyまたは Show IP for all device familiesにフィルタします。

• IPカタログで IPコア名または部分的な IPコア名を検索します。Search for Partner IPをクリックし、アルテラ・ウェブサイトのパートナー IP情報にアクセスします。

• IPカタログで IPコア名を右クリックし、サポートされるデバイス、インストールの位置、およびドキュメントへのリンクについての詳細を表示します。

　　図 3-1: Quartus IIの IPカタログ

Search and filter IP for your target device

Double-click to customize, right-click for information

注: IPカタログとパラメータ・エディタは Quartus IIソフトウェアのMegaWizard™ Plug-InManagerの代替です。Quartus IIソフトウェアは、MegaWizard Plug-In Managerを参照するようにとのメッセージを表示することがあります。こうしたメッセージが表示される場合は、「MegaWizard Plug-In Manager」を「IP Catalog and Parameter Editor」に置き換えてください。　

IPコア・パラメータとオプションの指定　　IPコア・パラメータおよびオプションを指定するには、次の手順を実行します。　　1. IPカタログ（Tools > IP Catalog）で、カスタマイズする IPコアの名前を検索し、ダブルクリックします。パラメータ・エディタが表示されます。　

2. カスタム IPのバリエーションのトップレベル名を指定します。この名前は、プロジェクト内の IPコア・バリエーション・ファイルを識別します。プロンプトが表示される場合は、ター

3-2 IPコア・パラメータとオプションの指定　　UG-M10DSP

2014.09.22

Altera Corporation エンベデッド・マルチプライヤの実装ガイド

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ゲットのアルテラ・デバイス・ファミリと出力ファイルの HDLを指定します。OKをクリックします。　　　　

3. IPバリエーションのパラメータとオプションを指定します。　　• 必要に応じてプリセット・パラメータ値を選択します。プリセットは、提供されている特定のアプリケーションのすべての初期パラメータ値を指定します。　　

• IPコア機能、ポート・コンフィギュレーション、およびデバイス固有の機能を定義するパラメータを指定します。

• タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン例の生成のオプションを指定します（該当する場合）。　　

• 他の EDAツールで IPコア・ファイルを処理するためのオプションを指定します。　4. Finishまたは Generateをクリックして、IPバリエーションの仕様に合った合成およびその他のオプション・ファイルを生成します。パラメータ・エディタは、合成とシミュレーションのためのトップレベルの.qip IPバリエーション・ファイルまたは.qsys IPバリエーション・ファイルと HDLファイルを生成します。また、一部の IPコアは、ハードウェアをテストするにあたってテストベンチやデザイン例を同時に生成します。　　

5. シミュレーション・テストベンチを生成するには、Generate > Generate Testbench Systemをクリックします。なお、Generate Testbench Systemは、シミュレーション・テストベンチを提供していない一部の IPコアでは使用できません。　　

6. ハードウェア検証のためのトップレベルの HDL例を生成するには、Generate > HDL Exampleをクリックします。なお、Generate > HDL Exampleは一部の IPコアでは使用できません。　　　

トップレベルの IPバリエーションは、現在の Quartus IIプロジェクトに追加されます。.qipまたは.qsysファイルを手動でプロジェクトに追加するには、Project > Add/Remove Files in Projectをクリックします。ポートを接続するために適切なピン割り当てを行ってください。　　

IPコアによって生成されるファイル　以下の整数演算 IPコアは、 MAX 10デバイスのエンベデッド・マルチプライヤ・ブロックを使用します。• LPM_MULT• ALTMULT_ACCUM（MAC）• ALTMULT_ADD• ALTMULT_COMPLEX

　　

Verilog HDLプロトタイプの位置IPコアの Verilog HDLプロトタイプは、以下の Verilogデザイン・ファイル（.v）で確認することができます。

表 3-1: Verilog HDLプロトタイプの位置

整数演算メガファンクション

ディレクトリ Verilogデザイン・ファイル(.v)

LPM_MULT < Quartus II installation directory>\eda\synthesis

lpm.v

UG-M10DSP2014.09.22 IPコアによって生成されるファイル　 3-3

エンベデッド・マルチプライヤの実装ガイド Altera Corporation

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整数演算メガファンクション

ディレクトリ Verilogデザイン・ファイル(.v)

• ALTMULT_ACCUM

• ALTMULT_ADD• ALTMULT_

COMPLEX

< Quartus II installation directory>\eda\synthesis

altera_mf.v

　

VHDLコンポーネント宣言の位置IPコアの VHDLコンポーネント宣言は、以下の VHDLデザイン・ファイル（.vhd）で確認することができます。　

整数演算メガファンクション

ディレクトリ VHDLデザイン・ファイル(.vhd)

LPM_MULT < Quartus II installation directory>\libraries\vhdl\lpm

LPM_PACK.vhd

• ALTMULT_ACCUM

• ALTMULT_ADD• ALTMULT_

COMPLEX

< Quartus II installation directory>\libraries\vhdl\altera_mf

altera_mf_components.vhd

3-4 VHDLコンポーネント宣言の位置UG-M10DSP

2014.09.22

Altera Corporation エンベデッド・マルチプライヤの実装ガイド

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LPM_MULT（Multiplier）IPコア・リファレンス　　 4

2014.09.22

UG-M10DSP 署名 フィードバック

LPM_MULTパラメータ設定オプションには次の 3つのグループがあります。General、General2、および Pipeling　　

表 4-1: LPM_MULTパラメータ - General　

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Multiplierconfiguration

— — • Multiply ‘dataa’input by ‘datab’input

• Multiply ‘dataa’input by itself（二乗演算）　　

マルチプライヤのコンフィギュレーションを指定します。　　　

How wideshould the‘dataa’ input be?

LPM_WIDTHA

— 1～256 dataa[]ポートの幅を指定します。　

How wideshould the‘datab’ input be?

LPM_WIDTHB

— 1～256 datab[] ポートの幅を指定します。

How should thewidth of the‘result’ outputbe determined?

LPM_WIDTHP

— • Automaticallycalculate thewidth

• Restrict thewidth to [] bits

結果幅を決定する方法を指定します。　　

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GUIパラメータ パラメータ 条件 値 説明

How should thewidth of the‘result’ outputbe determined?>

Restrict thewidth to [] bits

LPM_WIDTHP

How should thewidth of the‘result’ output bedetermined? >

Restrict the width to[] bits = On

1～256 結果幅を設定することができます。　　

表 4-2: LPM_MULTパラメータ - General2

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Does the ‘datab’input bus have aconstant value?

— — • No• Yes, the value is

[]

‘datab’入力バスがある場合は、その定数値を指定することができます。　　

Which type ofmultiplication doyou want?

LPM_REPRESENTATION

— • Unsigned• Signed

実行する乗算のタイプを指定します。　　

Which multiplierimplementationshould be used?

DEDICATED_MULTIPLIER_CIRCUITRY

— • Use defaultimplementation

• Use thededicatedmultipliercircuitry（一部のファミリでは使用できません）

• Use logicelements

マルチプライヤの実装方法を指定します。

表 4-3: LPM_MULTパラメータ - Pipeling

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Do you want topipeline thefunction?

LPM_PIPELINE — • No• Yes, I want

output latencyof [] clockcycles

追加のレイテンシがある場合は、それを出力に追加することができます。

Create an‘aclr’asynchronousclear port

— Do you want topipeline thefunction? = Yes, Iwant outputlatency of [] clockcycles

Onまたは Off 複素数マルチプライヤの非同期クリアを指定します。aclrポートがHighにアサートされる場合、機能を非同期にクリアします。　

4-2 LPM_MULTパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation LPM_MULT（Multiplier）IPコア・リファレンス　　

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GUIパラメータ パラメータ 条件 値 説明

Create a‘clken’ clockenable clock

— Do you want topipeline thefunction? = Yes, Iwant outputlatency of [] clockcycles

Onまたは Off 複素数マルチプライヤのクロック・ポートのアクティブ Highクロック・イネーブルを指定します。　　

What type ofoptimizationdo you want?

MAXIMIZE_SPEED

— • Default• Speed• Area

最適化のタイプがQuartus IIによって決められている場合、速度またはエリアを指定することができます。

LPM_MULTポート表 4-4: LPM_MULT IPコアの入力ポート

ポート名 必要性 説明

dataa[] あり データ入力。入力ポートの容量は LPM_WIDTHAパラメータの値によって決まります。

datab[] あり データ入力。入力ポートの容量は LPM_WIDTHBパラメータの値によって決まります。

clock なし パイプライン化された使用方法のクロック入力。0（デフォルト）以外の LPM_PIPELINEの値では、クロック・ポートをイネーブルする必要があります。

clken なし パイプライン化された使用方法のクロック・イネーブル。clkenポートが Highにアサートされると、加算または減算の演算が行われます。信号が Lowのとき、実行される動作はありません。これを省略する場合、デフォルト値は 1です。　

aclr なし パイプラインをクロック信号に非同期で、すべて 0にリセットするときに使用される非同期クリア・ポート。パイプラインは未定義（X）のロジック・レベルに初期化されます。出力はすべて一貫性のある値になりますが、ゼロにはなりません。

表 4-5: LPM_MULT IPコアの出力ポート

ポート名 必要性 説明

result[] あり データ出力。出力ポートの容量は LPM_WIDTHPパラメータの値によって決まります。LPM_WIDTHP < 最大値（LPM_WIDTHA +LPM_WIDTHB, LPM_WIDTHS）または（LPM_WIDTHA + LPM_WIDTHS）の場合、LPM_WIDTHP MSBのみが存在します。 　　

UG-M10DSP2014.09.22 LPM_MULTポート 4-3

LPM_MULT（Multiplier）IPコア・リファレンス　　 Altera Corporation

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ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス 5

2014.09.22

UG-M10DSP 署名 フィードバック

ALTMULT_ACCUMパラメータ設定オプションには次の 4つのグループがあります。General、Extra Modes、Multipliers、およびAccumulator　　

表 5-1: ALTMULT_ACCUMパラメータ - General

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

What is thenumber ofmultipliers?

NUMBER_OF_MULTIPLIERS

— 1 デフォルトでは、1つのマルチプライヤのみがサポートされます。　

All multipliershave similarconfigurations

— — On デフォルトでは、すべてのマルチプライヤは同様のコンフィギュレーションを有します。

How wideshould the Ainput buses be?

WIDTH_A — 1～256 A入力バスの幅を指定します。

How wideshould the Binput buses be?

WIDTH_B — 1～256 B入力バスの幅を指定します。

How wideshould the‘result’ outputbus be?

WIDTH_RESULT — 1～256 ‘result’出力バスの幅を指定します。

Create a 4th

asynchronousclear inputoption

— — Onまたは Off 4th非同期クリア入力オプションを作成する場合は、このオプションをオンにします。　

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

ISO9001:2008 ���

www.altera.com101 Innovation Drive, San Jose, CA 95134

GUIパラメータ パラメータ 条件 値 説明

Create anassociatedclock enable foreach clock

— — Onまたは Off 各クロックに関連するクロック・イネーブルを作成する場合は、このオプションをオンにします。　　　

What is therepresentationformat for Ainputs?

REPRESENTATION_A

— • Signed• Unsigned• Variable

A入力の表現形式を指定します。

‘signa’ inputcontrols thesign (1 signed/0unsigned)

PORT_SIGNA InputRepresentation >What is therepresentationformat for Ainputs? = Variable

More Options Highの‘signa’入力は符号付きを示し、Lowの‘signa’入力は符号なしを示します。　

Register ‘signa’input

— InputRepresentation >More Options

Onまたは Off ‘signa’入力のレジスタをイネーブルする場合は、このオプションをオンにします。　　

Add an extrapipelineregister

— InputRepresentation >More Options

Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

SIGN_REG_A InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

SIGN_ACLR_A InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

SIGN_PIPELINE_REG_A

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

SIGN_PIPELINE_ACLR_A

InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

5-2 ALTMULT_ACCUMパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス

フィードバック

GUIパラメータ パラメータ 条件 値 説明

What is therepresentationformat for Binputs?

REPRESENTATIONS_B

— • Signed• Unsigned• Variable

B入力の表現形式を指定します。

signb’ inputcontrols thesign (1 signed/0unsigned)

PORT_SIGNB InputRepresentation >What is therepresentationformat for Binputs? = Variable

More Options Highの‘signb’入力は符号付きを示し、Lowの‘signb’入力は符号なしを示します。

Register ‘signb’input

— InputRepresentation >More Options

Onまたは Off ‘signb’入力のレジスタをイネーブルする場合は、このオプションをオンにします。

Add an extrapipelineregister

— InputRepresentation >More Options

Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

SIGN_REG_B InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

SIGN_ACLR_B InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

SIGN_PIPELINE_REG_B

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

SIGN_PIPELINE_ACLR_B

InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

表 5-2: ALTMULT_ACCUMパラメータ - Extra Modes　

GUIパラメータ パラメータ 条件 値 説明

Create ashiftout outputfrom A input ofthe lastmultiplier

— — Onまたは Off 最後のマルチプライヤの A入力から shiftout出力を作成するには、このオプションをオンにします。

UG-M10DSP2014.09.22 ALTMULT_ACCUMパラメータ設定 5-3

ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス Altera Corporation

フィードバック

GUIパラメータ パラメータ 条件 値 説明

Create ashiftout outputfrom B input ofthe lastmultiplier

— — Onまたは Off 最後のマルチプライヤの B入力から shiftout出力を作成するには、このオプションをオンにします。

Add extraregister(s) atthe output

— — On デフォルトでは、出力レジスタはアキュムレータ向けにイネーブルする必要があります。　　

What is thesource for clockinput?

OUTPUT_REG OutputsConfiguration >More Options

Clock0–Clock3 出力のレジスタのクロック信号を指定します。　

What is thesource forasynchronousclear input?

OUTPUT_ACLR OutputsConfiguration >More Options

• Aclr0–Aclr2• None

出力のレジスタの非同期クリア信号を指定します。　　

Add [] extralatency to theoutput

— OutputsConfiguration >More Options

0、1、2、3、4、5、6、7、8、または 12

出力に追加する余分のレイテンシを指定します。　

Whichmultiplier-adderimplementation should beused?

DEDICATED_MULTIPLIER_CIRCUITRY

— • Use the defaultimplementation

• Use dedicatedmultipliercircuitry（一部のファミリでは使用できません）

• Use logicelements

乗算器・加算器の実装方法を指定します。

表 5-3: ALTMULT_ACCUMパラメータ - Multipliers

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Register inputA of themultiplier

— — Onまたは Off マルチプライヤのレジスタ入力 Aをイネーブルするには、オンにします。

5-4 ALTMULT_ACCUMパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス

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GUIパラメータ パラメータ 条件 値 説明

What is thesource for clockinput?

INPUT_REG_A • InputConfiguration> Register inputA of themultiplier = On

• InputConfiguration> MoreOptions

Clock0–Clock3 dataa[]ポートのクロック・ポートを指定します。

What is thesource forasynchronousclear input?

INPUT_ACLR_A • InputConfiguration> Register inputA of themultiplier = On

• InputConfiguration> MoreOptions

• Aclr0–Aclr2• None

dataa[]ポートの非同期クリア・ポートを指定します。

Register inputB of themultiplier

— — Onまたは Off マルチプライヤのレジスタ入力 Bをイネーブルするには、オンにします。

What is thesource for clockinput?

INPUT_REG_B • InputConfiguration> Register inputB of themultiplier = On

• InputConfiguration> MoreOptions

Clock0–Clock3 datab[]ポートのクロック・ポートを指定します。

What is thesource forasynchronousclear input?

INPUT_ACLR_B • InputConfiguration> Register inputB of themultiplier = On

• InputConfiguration> MoreOptions

• Aclr0–Aclr2• None

datab[]ポートの非同期クリア・ポートを指定します。

What is theinput A of themultiplierconnected to?

— — Multiplier input デフォルトでは、マルチプライヤの入力 Aは常にマルチプライヤの入力に接続されています。　　

UG-M10DSP2014.09.22 ALTMULT_ACCUMパラメータ設定 5-5

ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス Altera Corporation

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GUIパラメータ パラメータ 条件 値 説明

What is theinput B of themultiplierconnected to?

— — Multiplier input デフォルトでは、マルチプライヤの入力 Bは常にマルチプライヤの入力に接続されています。

Register outputof themultiplier

— — Onまたは Off マルチプライヤのレジスタ出力をイネーブルするには、オンにします。

What is thesource for clockinput?

MULTIPLIER_REG

• OutputConfiguration> Registeroutput of themultiplier = On

• OutputConfiguration> MoreOptions

Clock0–Clock3 マルチプライヤの直後に続くレジスタのクロック信号を指定します。　

What is thesource forasynchronousclear input?

MULTIPLIER_ACLR

• OutputConfiguration> Registeroutput of themultiplier = On

• OutputConfiguration> MoreOptions

• Aclr0–Aclr2• None

対応するマルチプライヤに続くレジスタの非同期クリア信号を指定します。　　

表 5-4: ALTMULT_ACCUMパラメータ - Accumulator

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Create an‘accum_sload’input port

— — Onまたは Off アキュムレータの値が定数であるかを動的に指定します。accum_

sloadポートが Highの場合、マルチプライヤの出力はアキュムレータにロードされます。　　　

Register‘accum_sload’input

— • Accumulator >Create an‘accum_sload’input port = On

• Accumulator >More Options

Onまたは Off レジスタ‘accum_sload’入力をイネーブルするには、このオプションをオンにします。　　

5-6 ALTMULT_ACCUMパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス

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GUIパラメータ パラメータ 条件 値 説明

Add an extrapipelineregister

— • Accumulator >Create an‘accum_sload’input port = On

• Accumulator >More Options

Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

ACCUM_SLOAD_REG

• Accumulator >Create an‘accum_sload’input port = On

• Accumulator >More Options

Clock0–Clock3 accum_sloadポートのクロック信号を指定します。

Input Register> What is thesource forasynchronousclear input?

ACCUM_SLOAD_ACLR

• Accumulator >Create an‘accum_sload’input port = On

• Accumulator >More Options

• Aclr0–Aclr2• None

accum_sload入力の最初のレジスタの非同期クリア・ソースを指定します。　

PipelineRegister >What is thesource for clockinput?

ACCUM_SLOAD_PIPELINE_REG

• Accumulator >Create an‘accum_sload’input port = On

• Accumulator >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

ACCUM_SLOAD_PIPELINE_ACLR

• Accumulator >Create an‘accum_soad’input port = On

• Accumulator >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

Create an‘overflow’output port

— — Onまたは Off アキュムレータのOverflowポートです。

Add [] extralatency to themultiplieroutput

EXTRA_MULTIPLIER_LATENCY

— 0、1、2、3、4、5、6、7、8、または 12

DSPブロックのマルチプライヤ部分におけるレイテンシのクロック・サイクル数を指定します。MULTIPLIER_REGパラメータが指定されている場合、指定されたクロック・ポートはレイテンシを追加するために使用されます。　　

UG-M10DSP2014.09.22 ALTMULT_ACCUMパラメータ設定 5-7

ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス Altera Corporation

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ALTMULT_ACCUMポート表 5-5: ALTMULT_ACCUM IPコアの入力ポート

ポート名 必要性 説明

accum_sload なし 0と連結するとき、アキュムレータ・フィードバック・パス上の値はゼロ（0）または accum_sload_upper_data

になります。アキュムレータが加算を実行中で、accum_

sloadポートが Highの場合、マルチプライヤの出力はアキュムレータにロードされます。アキュムレータが減算を実行中の場合、マルチプライヤの出力の逆（負の値）がアキュムレータにロードされます。　

aclr0 なし 最初の非同期クリア入力。aclr0ポートはアクティブHighです。

aclr1 なし 2番目の非同期クリア入力。aclr1ポートはアクティブHighです。

aclr2 なし 3番目の非同期クリア入力。aclr2ポートはアクティブHighです。

aclr3 なし 4番目の非同期クリア入力。aclr3ポートはアクティブHighです。

addnsub なし 加算器の機能を制御します。addnsubポートが Highの場合、加算器は加算機能を実行します。また、addnsub

ポートが Lowの場合、加算器は減算機能を実行します。　

clock0 なし IPコア内の任意のレジスタで使用可能な最初のクロック入力を指定します。　　　

clock1 なし IPコア内の任意のレジスタで使用可能な 2番目のクロック入力を指定します。

clock2 なし IPコア内の任意のレジスタで使用可能な 3番目のクロック入力を指定します。

clock3 なし IPコア内の任意のレジスタで使用可能な 4番目のクロック入力を指定します。

dataa[] あり マルチプライヤへのデータ入力。入力ポートの容量はWIDTH_Aパラメータの値によって決まります。

datab[] あり マルチプライヤへのデータ入力。入力ポートの容量はWIDTH_Bパラメータの値によって決まります。

ena0 なし clock0ポートのクロック・イネーブル。ena1 なし clock1ポートのクロック・イネーブル。ena2 なし clock2ポートのクロック・イネーブル。ena3 なし clock3ポートのクロック・イネーブル。

5-8 ALTMULT_ACCUMポートUG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス

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ポート名 必要性 説明

signa なし dataa[]ポートの数値表現を指定します。signaポートが Highの場合、マルチプライヤは dataa[]ポートを符号付きの 2の補数として扱います。signaポートが Lowの場合、マルチプライヤは dataa[]ポートを符号なしの数として扱います。　

signb なし datab[]ポートの数値表現を指定します。signbポートが Highの場合、マルチプライヤは datab[]ポートを符号付きの 2の補数として扱います。signbポートが Lowの場合、マルチプライヤは datab[]ポートを符号なしの数として扱います。

表 5-6: ALTMULT_ACCUM IPコアの出力ポート

ポート名 必要性 説明

overflow なし アキュムレータの Overflowポートです。result[] あり アキュムレータの出力ポート。出力ポートの容量は

WIDTH_RESULTパラメータの値によって決まります。　　scanouta[] なし 最初のシフト・レジスタの出力。出力ポートの容量は

WIDTH_Aパラメータの値によって決まります。MegaWizard Plug-In Managerで ALTMULT_ACCUM IPコアをインスタンス化する際、MegaWizard Plug-InManagerは scanouta[]ポートの名前を shiftoutaポートに変更します。　　

scanoutb[] なし 2番目のシフト・レジスタの出力。入力ポートの容量はWIDTH_Bパラメータの値によって決まります。MegaWizard Plug-In Managerで ALTMULT_ACCUM IPコアをインスタンス化する際、MegaWizard Plug-InManagerは scanoutb[]ポートの名前を shiftoutbポートに変更します。

UG-M10DSP2014.09.22 ALTMULT_ACCUMポート 5-9

ALTMULT_ACCUM（Multiply-Accumulate）IPコア・リファレンス Altera Corporation

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ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス 6

2014.09.22

UG-M10DSP 署名 フィードバック

ALTMULT_ADDパラメータ設定オプションには次の 3つのグループがあります。General、Extra Modes、およびMultipliers

表 6-1: ALTMULT_ADDパラメータ - General

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

What is thenumber ofmultipliers?

NUMBER_OF_MULTIPLIERS

— 1、2、3、または4

マルチプライヤの数を指定します。最大 4つのマルチプライヤを指定することができます。　　　

All multipliershave similarconfigurations

— — Onまたは Off すべてのマルチプライヤに同様のコンフィギュレーションを持たせる場合は、このオプションをオンにします。　　

How wideshould the Ainput buses be?

WIDTH_A — 1～256 A入力バスの幅を指定します。

How wideshould the Binput buses be?

WIDTH_B — 1～256 B入力バスの幅を指定します。

How wideshould the‘result’ outputbus be?

WIDTH_RESULT — 1～256 ‘result’出力バスの幅を指定します。

Create a 4th

asynchronousclear inputoption

— — Onまたは Off 4th非同期クリア入力オプションを作成する場合は、このオプションをオンにします。

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

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www.altera.com101 Innovation Drive, San Jose, CA 95134

GUIパラメータ パラメータ 条件 値 説明

Create anassociatedclock enable foreach clock

— — Onまたは Off 各クロックに関連するクロック・イネーブルを作成する場合は、このオプションをオンにします。

What is therepresentationformat for Ainputs?

REPRESENTATION_A

— • Signed• Unsigned• Variable

A入力の表現形式を指定します。

‘signa’ inputcontrols thesign (1 signed/0unsigned)

PORT_SIGNA InputRepresentation >What is therepresentationformat for Ainputs? = Variable

More Options Highの‘signa’入力は符号付きを示し、Lowの‘signa’入力は符号なしを示します。

Register ‘signa’input

— InputRepresentation >More Options

Onまたは Off ‘signa’入力のレジスタをイネーブルする場合は、このオプションをオンにします。

Add an extrapipelineregister

— InputRepresentation >More Options

Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

SIGNED_REGISTER_A

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

SIGNED_ACLR_A

InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

SIGNED_PIPELINE_REGISTER_A

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

SIGNED_PIPELINE_ACLR_A

InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

6-2 ALTMULT_ADDパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス

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GUIパラメータ パラメータ 条件 値 説明

What is therepresentationformat for Binputs?

REPRESENTATIONS_B

— • Signed• Unsigned• Variable

B入力の表現形式を指定します。

signb’ inputcontrols thesign (1 signed/0unsigned)

PORT_SIGNB InputRepresentation >What is therepresentationformat for Binputs? = Variable

More Options Highの‘signb’入力は符号付きを示し、Lowの‘signb’入力は符号なしを示します。

Register ‘signb’input

— InputRepresentation >More Options

Onまたは Off ‘signb’入力のレジスタをイネーブルする場合は、このオプションをオンにします。

Add an extrapipelineregister

— InputRepresentation >More Options

Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

SIGNED_REGISTER_B

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

SIGNED_ACLR_B InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

SIGNED_PIPELINE_REGISTER_B

InputRepresentation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

SIGNED_PIPELINE_ACLR_B

InputRepresentation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

UG-M10DSP2014.09.22 ALTMULT_ADDパラメータ設定 6-3

ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス Altera Corporation

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表 6-2: ALTMULT_ADDパラメータ - Extra Modes

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Create ashiftout outputfrom A input ofthe lastmultiplier

— — Onまたは Off A入力からの信号を作成するには、オンにします。　　

Create ashiftout outputfrom B input ofthe lastmultiplier

— — Onまたは Off B入力からの信号を作成するには、オンにします。

Register outputof the adderunit

— — Onまたは Off 加算ユニットのレジスタ出力を作成するには、オンにします。　　　

What is thesource for clockinput?

OUTPUT_REGISTER

• OutputsConfiguration> Registeroutput of theadder unit =On

• OutputsConfiguration> MoreOptions

Clock0–Clock3 出力レジスタのクロック信号を指定します。　　

What is thesource forasynchronousclear input?

OUTPUT_ACLR • OutputsConfiguration> Registeroutput of theadder unit =On

• OutputsConfiguration> MoreOptions

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

What operationshould beperformed onoutputs of thefirst pair ofmultipliers?

MUTIPLIER1_DIRECTION

General > What isthe number ofmultipliers? = 2, 3,or 4

• Add• Subtract• Variable

2番目のマルチプライヤが値を和に加算するか、または和から減算するかを指定します。値は Addおよび Subtractです。Variableが選択されている場合、addnsub1ポートが使用されます。　　

6-4 ALTMULT_ADDパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス

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GUIパラメータ パラメータ 条件 値 説明

‘addnsub1’input controlsthe operation(1 add/0 sub)

— Adder Operation >What operationshould beperformed onoutputs of the firstpair of multipliers?= Variable

More Options Highの‘addnsub1’入力は加算を示し、Lowの‘addnsub1’入力は減算を示します。

Register‘addnsub1'input

— — Onまたは Off ‘addnsub1’入力のレジスタをイネーブルする場合は、このオプションをオンにします。

Add an extrapipelineregister

— — Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

ADDNSUB_MULTIPLIER_REGISTER[1]

Adder Operation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

ADDSUB_MULTIPLIER_ACLR[1]

Adder Operation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

ADDNSUB_MULTIPLIER_PIPELINE_REGISTER[1]

Adder Operation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

ADDNSUB_MULTIPLIER_PIPELINE_ACLR[1]

Adder Operation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

What operationshould beperformed onoutputs of thesecond pair ofmultipliers?

MUTIPLIER3_DIRECTION

General > What isthe number ofmultipliers? = 4

— 4番目およびそれ以降のすべての奇数番号のマルチプライヤが結果の値を合計に加算するか、または合計から減算するかを指定します。値は加算および減算されます。変数が選択されている場合、addnsub3ポートが使用されます。　

UG-M10DSP2014.09.22 ALTMULT_ADDパラメータ設定 6-5

ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス Altera Corporation

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GUIパラメータ パラメータ 条件 値 説明

‘addnsub3’input controlsthe sign (1 add/0 sub) - MoreOptions

— — — Highの‘addnsub3’入力は加算を示し、Lowの‘addnsub3’入力は減算を示します。

Register‘addnsub3’input

— — Onまたは Off ‘addnsub3’入力のレジスタをイネーブルする場合は、このオプションをオンにします。

Add an extrapipelineregister

— — Onまたは Off 余分のパイプライン・レジスタをイネーブルする場合は、このオプションをオンにします。

Input Register> What is thesource for clockinput?

ADDNSUB_MULTIPLIER_REGISTER[3]

Adder Operation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

Input Register> What is thesource forasynchronousclear input?

ADDSUB_MULTIPLIER_ACLR[3]

Adder Operation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

PipelineRegister >What is thesource for clockinput?

ADDNSUB_MULTIPLIER_PIPELINE_REGISTER[3]

Adder Operation >More Options

Clock0–Clock3 クロック入力のソースを指定します。

PipelineRegister >What is thesource forasynchronousclear input?

ADDNSUB_MULTIPLIER_PIPELINE_ACLR[3]

Adder Operation >More Options

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

Whichmultiplier-adderimplementation should beused?

DEDICATED_MULTIPLIER_CIRCUITRY

— • Use the defaultimplementation

• Use dedicatedmultipliercircuitry（一部のファミリでは使用できません）

• Use logicelements

乗算器・加算器の実装方法を指定します。

6-6 ALTMULT_ADDパラメータ設定UG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス

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表 6-3: ALTMULT_ADDパラメータ - Multipliers

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Register inputA of themultiplier

— — Onまたは Off マルチプライヤのレジスタ入力 Aをイネーブルするには、オンにします。

What is thesource for clockinput?

INPUT_REGISTER_A[0..3]

• InputConfiguration> Register inputA of themultiplier = On

• InputConfiguration> MoreOptions

Clock0–Clock3 クロック入力のソースを指定します。

What is thesource forasynchronousclear input?

INPUT_ACLR_A[0..3]

• InputConfiguration> Register inputA of themultiplier = On

• InputConfiguration> MoreOptions

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

Register inputB of themultiplier

— — Onまたは Off マルチプライヤのレジスタ入力 Bをイネーブルするには、オンにします。

What is thesource for clockinput?

INPUT_REGISTER_B[0..3]

• InputConfiguration> Register inputB of themultiplier = On

• InputConfiguration> MoreOptions

Clock0–Clock3 クロック入力のソースを指定します。

UG-M10DSP2014.09.22 ALTMULT_ADDパラメータ設定 6-7

ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス Altera Corporation

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GUIパラメータ パラメータ 条件 値 説明

What is thesource forasynchronousclear input?

INPUT_ACLR_B[0..3]

• InputConfiguration> Register inputB of themultiplier = On

• InputConfiguration> MoreOptions

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

What is theinput A of themultiplierconnected to?

INPUT_SOURCE_A[0..3]

— • Multiplierinput

• Shiftin input

マルチプライヤの入力Aをマルチプライヤ入力に接続するか、shiftin入力に接続するかを指定します。　　

What is theinput B of themultiplierconnected to?

INPUT_SOURCE_B[0..3]

— • Multiplierinput

• Shiftin input

マルチプライヤの入力Bをマルチプライヤ入力に接続するか、shiftin入力に接続するかを指定します。

Register outputof themultiplier

— — Onまたは Off マルチプライヤの出力レジスタをイネーブルするには、オンにします。

What is thesource for clockinput?

MULTIPLIER_REGISTER[]

• OutputConfiguration> Registeroutput of themultiplier = On

• OutputConfiguration> MoreOptions

Clock0–Clock3 クロック入力のソースを指定します。

What is thesource forasynchronousclear input?

MULTIPLIER_ACLR[]

• OutputConfiguration> Registeroutput of themultiplier = On

• OutputConfiguration> MoreOptions

• Aclr0–Aclr2• None

非同期クリア入力のソースを指定します。

ALTMULT_ADDポート

6-8 ALTMULT_ADDポートUG-M10DSP

2014.09.22

Altera Corporation ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス

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表 6-4: ALTMULT_ADD IPコアの入力ポート

ポート名 必要性 説明

dataa[] あり マルチプライヤへのデータ入力。入力ポート[NUMBER_OF_

MULTIPLIERS * WIDTH_A - 1..0]幅です。datab[] あり マルチプライヤへのデータ入力。入力ポート[NUMBER_OF_

MULTIPLIERS * WIDTH_B - 1..0]幅です。clock[] なし 対応するレジスタへのクロック入力ポート[0..3]。このポート

は、IPコア内のどのレジスタでも使用することができます。　aclr[] なし 入力ポート[0..3]。対応するレジスタへの非同期クリア入力で

す。　　ena[] なし 入力ポート[0..3]。対応する clock[]ポートのクロック・イネーブ

ルです。　　　signa なし dataa[]ポートの数値表現を指定します。signaポートが Highの

場合、マルチプライヤは dataa[]ポートを符号付きの 2の補数として扱います。signaポートが Lowの場合、マルチプライヤはdataa[]ポートを符号なしの数として扱います。

signb なし datab[] ポートの数値表現を指定します。signbポートが Highの場合、マルチプライヤは datab[]ポートを符号付きの 2の補数として扱います。signbポートが Lowの場合、マルチプライヤはdatab[]ポートを符号なしの数として扱います。

表 6-5: ALTMULT_ADD IPコアの出力ポート

ポート名 必要性 説明

result[] あり マルチプライヤの出力ポート。出力ポート[WIDTH_RESULT -

1..0]幅です。　overflow なし オーバーフロー・フラグ。output_saturationが有効の場合、

オーバーフロー・フラグが設定されます。　　　scanouta[] なし スキャン・チェイン Aの出力。出力ポート[WIDTH_A - 1..0]幅

です。　　　scanoutb[] なし スキャン・チェイン Bの出力。出力ポート[WIDTH_B - 1..0]幅

です。

UG-M10DSP2014.09.22 ALTMULT_ADDポート 6-9

ALTMULT_ADD（Multiply-Adder）IPコア・リファレンス Altera Corporation

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ALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス 7

2014.09.22

UG-M10DSP 署名 フィードバック

ALTMULT_COMPLEXパラメータ設定オプションには次の 2つのグループがあります。Generalおよび Implementation Style/Pipelining　

表 7-1: ALTMULT_COMPLEXパラメータ - General

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

How wideshould the Ainput buses be?

WIDTH_A — 1～256 A入力バスの幅を指定します。

How wideshould the Binput buses be?

WIDTH_B — 1～256 B入力バスの幅を指定します。

How wideshould the‘result’ outputbus be?

WIDTH_RESULT — 1～256 ‘result’出力バスの幅を指定します。

What is therepresentationformat for Ainputs?

REPRESENTATION_A

— • Signed• Unsigned

A入力の表現形式を指定します。

What is therepresentationformat for Binputs?

REPRESENTATIONS_B

— • Signed• Unsigned

B入力の表現形式を指定します。

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

ISO9001:2008 ���

www.altera.com101 Innovation Drive, San Jose, CA 95134

表 7-2: ALTMULT_COMPLEXパラメータ - Implementation Style/Pipelining　

この表は、 MAX 10デバイスに適用可能な IPコアのパラメータをリストしています。　　　GUIパラメータ パラメータ 条件 値 説明

Whichimplementation style shouldbe used?

IMPLEMENTATION_STYLE

— Automaticallyselect a style forbest trade-off forthe currentsettings

デフォルトでは、 MAX10デバイスのための自動選択が選択されています。Quartus IIソフトウェアは、選択されたデバイス・ファミリと入力幅に基づいて最適な実装方法を決定します。　

Output latency[] clock cycles

PIPELINE — 0～14 出力レイテンシのクロック・サイクル数を指定します。　　

Create anasynchronousClear input

— — Onまたは Off 複素数マルチプライヤの非同期クリアを指定します。aclrポートが Highにアサートされる場合、機能を非同期にクリアします。

Create clockenable input

— — Onまたは Off 複素数マルチプライヤのクロック・ポートのアクティブ Highクロック・イネーブルを指定します。

ALTMULT_COMPLEXポート表 7-3: ALTMULT_COMPLEX IPコアの入力ポート

ポート名 必要性 説明

aclr なし 複素数マルチプライヤの非同期クリア。aclrポートが Highにアサートされると、関数は非同期的にクリアされます。

clock あり ALTMULT_COMPLEXファンクションへのクロック入力。　　dataa_imag[] あり 複素数マルチプライヤのデータ Aポートの虚数入力値。入力ポー

トの容量は WIDTH_Aパラメータの値によって決まります。　　　dataa_real[] あり 複素数マルチプライヤのデータ Aポートの実数入力値。入力ポー

トの容量は WIDTH_Aパラメータの値によって決まります。datab_imag[] あり 複素数マルチプライヤのデータ Bポートの虚数入力値。入力ポー

トの容量は WIDTH_Bパラメータの値によって決まります。datab_real[] あり 複素数マルチプライヤのデータ Bポートの実数入力値。入力ポー

トの容量は WIDTH_Bパラメータの値によって決まります。

7-2 ALTMULT_COMPLEXポートUG-M10DSP

2014.09.22

Altera Corporation ALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス

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ポート名 必要性 説明

ena なし 複素数マルチプライヤのクロック・ポートのアクティブ Highクロック・イネーブル。

表 7-4: ALTMULT_COMPLEX IPコアの出力ポート

ポート名 必要性 説明

result_imag あり マルチプライヤの虚数出力値。出力ポートの容量は WIDTH_

RESULTパラメータの値によって決まります。result_real あり マルチプライヤの実数出力値。出力ポートの容量は WIDTH_

RESULTパラメータの値によって決まります。

UG-M10DSP2014.09.22 ALTMULT_COMPLEXポート 7-3

ALTMULT_COMPLEX（Complex Multiplier）IPコア・リファレンス Altera Corporation

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MAX 10エンベデッド・マルチプライヤ・ユーザーガイドの追加情報 A

2014.09.22

UG-M10DSP 署名 フィードバック

MAX 10エンベデッド・マルチプライヤ・ユーザーガイド改訂履歴日付 版 変更内容

2014年 9月 2014.09.22 初版。

© 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.

ISO9001:2008 ���

www.altera.com101 Innovation Drive, San Jose, CA 95134