Machines Parallèles · Liaisons propriétaires + VME < 2004 ... -Dimensionnement actuel de...
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www.thalesgroup.com Machines Parallèles pour le traitement embarqué de données senseurs Radar F. GIERSCH 22 Janvier 2014
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Machines Parallèles pour le traitement embarqué
de données senseurs Radar
F. GIERSCH 22 Janvier 2014
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Présentation
Rapide historique.
La structure d’un traitement Radar.
Les paramètres dimensionnant.
L’histoire des architectures.
L’histoire des outils logiciels.
Visions et perspectives du futur.
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Rapide Historique
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Rapide historique
Evolution personnelle :
5 ans : Projet de réalisation d’un Supercalculateur.
25 ans : Machines Parallèles de Traitement Radar.
Evolution des technologies :
Puissance de calcul.
Débits de communication.
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Puissance de Calcul
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64cores
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Thales Air Systems Projet - Sujet - Date - Référence
Personal Supercomputing
GTX295 : 2010 @ 490€ = ~1000 x CrayXMP : 1982
(750GFlops on NCTR) (0,420GFlops)
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Evolution puissance de calcul
1980
166 Mflops 64cores 8Mo 9,000,000$
166 Mflops 1-4 cores 4Go 500$
1,000 Mflops 1 cores 4Go 500$
100,000 Mflops 32 cores 32Go 10,000$
12,000,000,000 Mflops 10000 cores plusieurs To ?
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Débits de communication
Liaisons propriétaires + VME
< 2004
1 Gbit Ethernet + cPCI
< 2013
10 Gbit Ethernet + VPX
En dix ans :
x 1000 sur les performances, x 10 sur les débits.
www.thalesgroup.com
Structure du Radar
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Structure du Radar
- Synthèse d’une architecture Radar:
- Paramètre clé d’une application Radar:
Nombre de Flops par variable = de 400 à 3000
Fro
nt-
End
censeurs
Back-End
recording
Puissance de traitement
Débit
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Q
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Structure du Radar (descriptif)
- Description du système radar:
- Le système s’articule globalement en deux modules principaux:
- Un module Front-End en amont, Censeurs + Tous premier étages du
traitement du signal:
- Pour casser le débit et devinir compatible d’une liaison Ethernet.
- Fait l’objet de développements Hardware propriétaire
DSP multi-core + FPGA pour gerer le Temps-Réel
- > Débit de sortie de ce module:
- Dimensionnement actuel entre 160/320 MB/s
- Projections de besoins à 640/800 MB/s
- Un module de traitement Back-End:
- A base de technologie PC
- Dimensionnement actuel de l’ordre de 1 à 4 PC bi-Xeon, 40 cores avec
deux liaisons 10Gb Ethernet.
- Il existe par ailleurs un besoin de recording des données.
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Structure du Radar (descriptif)
- Description du système radar:
- L’application a pour caractéristique principale:
- un module Back-End, qui peut suivant le cas intégrer le
traitement du signal et qu’on peut caractériser, au travers
de nos applications de traitement par le nombre
d’opérations flottantes par donnée qui rentre dans ce
module:
- Le dimensionnement est de l’ordre de 400 à 3000 suivant le
type de traitement.
- REM: ce nombre est plutôt faible par rapport à la plupart des
besoins de calcul type météo, calcul d’élément fini, …
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Air Operation Division
Digital Architecture
DP
SP
Rx
Interface
Unit
Specific Interfaces
Back-End
Standard Interfaces
(Gbit Ethernet)
Standard Interfaces
(Gbit Ethernet)
Back-End : “World of COTS” PC Linux
Front-End
Front-End : “World of Specific” Embedded FPGA and DSP (eg Rx Tile)
Specific boards :
including “proprietary COTS”
Basic Command & Control feature.
Use of available processing power to Reduce I/O Bandwidth
Interface & Encapsulation data to GbEth
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Air Operation Division
CORA (Common Open Radar Architecture)
SupLink
Ethernet link to all BBs
BB Power Switch On/Off
Link to Centralized BIT
Configuration (Hard & Soft)
Code Downloading
Recorder
Debug
Documentation
TimLink (Dig. Sync.)
Optical link to All BBs
10 Mhz Ref Clock (Used to Generate Analog ADC Clock & LO2
Digital Information
Range Cell Synchro
Burst
Date
DatLink(s) (Dig. Async.)
High Speed : Optical Serial Link
Medium Speed : Gigabit Ethernet
DataFlow Approach
Label : Processing Parameters
Data
Label Structure is Unique (Inside One Radar)
Burst Id is Part of the Label
Analog
Digital
Synchronous
Digital
Asynchronous
Supervision
Hyper If1 If2
SupLink
Rad
iati
ng
Face
Generic BB
TimLink DatLink(s) LO1 RF
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Air Operation Division
FE-BB v1
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Air Operation Division
BE-BB v1/v2
6U 19’’ rack
…
SBC
Ethernet switch board
SM
Ethernet Datlink Board front panel
BACK END SBC SBC SBC SBC
Ethernet switch board
Ethernet Datlink Board front panel
Ethernet Suplink Board front panel
Internal
supervision bus CPU BOARD CP6012/16:
Shelf Manager
Intel ZT7102
ISW: Kontron
CP6923-C
Power supply
www.thalesgroup.com
Les paramètres dimensionnant
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GPU in Back-End impact
Synthetic model of the processing system Today situation
Analyze PC I/O evolution
Algorithms evolutions
New Algorithms (like NCTR) not involved by I/O problems
Waste processing power -> Matlab ?
Reconsider global architecture
not in line with current I/O available
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Algorithms model
Balance = 1 if Architecture / Algorithm wheel balanced.
Balance < 1 not enough processing power.
Balance < 0 we can even not enter data into the system.
Balance > 1 more processing power than needed
( Fréq x NbCores x NbOpper_clk x Eff% ) x ( 1 - QI/O x Cost%cpu )
Balance =
QI/O / Quantum x NbFlopsper_data
Architecture related values
Application related values
System model of algorithms on an architecture
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PC I/O study
Traditional Radar processing 100 – 400 Flop / Data
FM Passive radar 6000 Flop / Data
NCTR > 10000 Flop / Data
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Historic of SP in the Back-End
2005: ATM architecture
= PC + (Switch+Mac+Octane UDP) in FE / FPGA
Année Type Performance I/O (Perf) / (I/O)
Fréq. Ghz OP/clock Efficiency Q Mb/s # Cost/MB
2004 PC 2.0 2 25% 100 1 3% -0,2
2005 PC industriel 3.0 2 25% 1000 1 0.3% 1.3
2008 BE V1 1.6 4 25% 1000 1 0.3% 2.0
2010 BE V2 2.5 5 25% 1000 2 0.3% 1.9
Q = 40 MB/s per input stream / PC
Number of operations/data = 100
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Why PC+GPGPU have their characteristics ?
Type Perfo. I/O (Perf) / (I/O)
Fréq. Ghz OP/clock # Cores Efficiency Type Q MB/s Cost/MB % Perf I/O
PC+GPU 1.3 3 480 20% 1Gb 320 0.3% 96% 1,25
PC+GPU 1.3 3 480 20% 10Gb 320 0.03% 1% 28.2
With a number of operations/data ~ 100/200
the balanced architecture
is at QI/O = 2,5 GB/s
Major market of the Supercomputing domain has a
number of operations/data > 5000
In that case the balance is at QI/O = 1 MB/s
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PC I/O study: what will append in coming years ?
From a balanced architecture in 2004 we are now in an un-balanced situation:
We can believe that I/O will increase in coming years.
But at the same time the performance will continue to grow, but we must be careful with the efficiency variation that could start to decrease.
So without going to a SP application balance.
If we don’t change algorithms we will have much more processing power than needed.
We have the opportunity to waste processing power.
Even MATLAB accelerated on GPU is under development.
Find algorithms that fit to this new architectures.
www.thalesgroup.com
L’histoire des architectures
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Histoire des architecture
Avant 2004 on utilise des DSP sur toute la partie Signal-Processing.
Leur technologie assure un débit d’entrée-sortie garantie sans perturbation du traitement, mémoire à vitesse double du processing avec ½ fréquence pour les I/O DMA et l’autre ½ pour le CPU.
Solutions mise en œuvre intègrent jusqu’à 2000 DSP.
Développement de solutions de communication propriétaires.
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Histoire des architecture
En 2004 il devient possible d’assurer des entrée/sortie sur des calculateurs type PC.
On se met à utiliser cette technologie
Le numérique remonte dans l’antenne:
Ce qui implique des puissances de traitement pour assurer la formation de faisceau par le calcul.
A échéance 2 ans les premiers système “monoPC” mais many-core seront disponibles:
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Un nouveau composant entre dans l’architecture
PC + GP-GPU
$ PC + 10% ~= 4 PC
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www.thalesgroup.com
L’histoire des outils logiciels
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Modèle de programmation
On passe d’un modèle “centré” sur la description de la distribution des données
Macro Pipeline ( fusion + distribution d’étages )
Send() – Receive()
Process and forget.
A un modèle majoritairement “mémoire commune”
Code séquenciel + OpenMP, OpenACC, OpenCL
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Description des flux
Thales Air Systems Projet - Sujet - Date - Référence
add body
M A
wire
property
Camaro
Nom:
Camaro
Nom:
CAMARO
Nom:
B2
A1
B1
CAMARO
TEMPO
------------ HIERARCHIE
add body
M A
wire
property
pgm
Nom: Pe:
pgm
Nom:
Pe:
pgm
Nom:
Pe:
pgm
Nom:
Pe:
pgm
Nom: Pe:
pgm
Nom: Pe:
T
A1
X_1
B1/A
X_2
B1/B
Y_1
B2/A
Y_2 B2/B
Z A2/A
pgm buf
bufdif bufsaf --------- Hierarchy
--------- new body
pgmi0o1 pgmi1o1
pgmi2o1
Schéma description MACHINE
Schéma description APPLICATION
OCTANE
Application Development
Project manager
Configuration de travail
Machine/Application
graphic editor
CONCEPT
Editeur de texte
ACCESS pour
programmation des
. pgm »
Compilation du code en
mode simulation sur
station de travail
Exécution du code
pour simulation
sur station de travail
Programmation des
multiplexeurs
du Cross Bar
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Octane 2013
Nadine Karadjian – I3 SI 05/07/2013
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Encapsulation ("data flow" model)
processing tasks
network communication
Advantage
better safety
time control (asynchronous multi-mode)
automatic communication
(code generation)
Automatic BIT (integrated tests) in init phase &
header data
Communication encapsulation
Processing encapsulation
TestLabel
BURST
DATA
OCTANE - Processing Model
" Encapsulation "
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OCTANE - Processing
4 Macro-Pipeline stages
Data
Proc.
100 Mips
6 PEs
1 PE / 4 Beams
65 Mips
4 PEs
1 PE / 6 Beams
355 Mips
18 PEs
1 PE / Channel
80 Mips
4 PEs
1 PE / 16 Filters
Hilbert
Transform
35 Mips
Doppler
FFT
15 Mips
Range
Correlator
205 Mips
Doppler
100 Mips
Beam
Forming
55 Mips
Module
10 Mips
Threshold
55 Mips
Plots
Creation
45 Mips
Cross
Correlation
Matrix
10 Mips
Coefficients
Computing
70 Mips
18 Channels
www.thalesgroup.com
Visions et perspectives du futur
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Visions et perspectives du futur
De la puissance de calcul “gratuite” devient disponible:
Quel usage ?
Virtualisation pour assurer la cohabitation
Produit stable sur 20ans / évolutions technologiques
Redondance face au “ageing of technology”
Réduire les efforts de programmation
Cryptage pour la sécurité informatique
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Visions et perspectives du futur
Find algorithms that fit new architectures
Multi Domain Study and Cooperation.
We ask for // language convergence
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![mtaallah.free.frmtaallah.free.fr/Tech/cours/3/[11] Cotation fonctionnelle.pdf · Cotation fonctionnelle cores Sciences Techniques Tracer une chaîne de cotes, c'est trouver efficacement](https://static.fdocuments.fr/doc/165x107/5b8a720e7f8b9a78618e0c6c/11-cotation-fonctionnellepdf-cotation-fonctionnelle-cores-sciences-techniques.jpg)
