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N° d’ORDRE : _ _ _ _ _ _ _ _ _ _ _ THESE présentée devant l'Université d'Aix-Marseille et Sud Toulon-Var pour obtenir le grade de DOCTEUR DE L'UNIVERSITE préparée au sein de STMicroelectronics Crolles et de l’Institut Matériaux Microélectronique Nanosciences de Provence Ecole doctorale : Sciences pour l’Ingénieur Mécanique, Physique Spécialité : Micro et Nano Electronique par Marine SALIVA Ingénieur INPG - Phelma Circuits dédiés à l’étude des mécanismes de vieillissement dans les technologies CMOS avancées : Conception et mesures Soutenue le 2 Octobre 2015 devant la commission d'examen : Président : Michael NICOLAIDIS TIMA-Grenoble Rapporteur : François MARC IMS - Bordeaux Rapporteur : Bruno GRANDIDIER ISEN - IEMN Co-Directeur de Thèse : Lorena ANGHEL TIMA-Grenoble Co-Directeur de Thèse : Alain BRAVAIX ISEN - IM2NP Co-encadrant: Florian CACHO STMicroelectronics Invité : Vincent HUARD STMicroelectronics

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N° d’ORDRE : _ _ _ _ _ _ _ _ _ _ _

THESE

présentée devant

l'Université d'Aix-Marseille et Sud Toulon-Var

pour obtenir le grade de

DOCTEUR DE L'UNIVERSITE préparée au sein de STMicroelectronics Crolles et

de l’Institut Matériaux Microélectronique Nanosciences de Provence

Ecole doctorale : Sciences pour l’Ingénieur Mécanique, Physique

Spécialité : Micro et Nano Electronique

par

Marine SALIVA

Ingénieur INPG - Phelma

Circuits dédiés à l’étude des mécanismes de vieillissement

dans les technologies CMOS avancées :

Conception et mesures

Soutenue le 2 Octobre 2015 devant la commission d'examen :

Président : Michael NICOLAIDIS TIMA-Grenoble

Rapporteur : François MARC IMS - Bordeaux

Rapporteur : Bruno GRANDIDIER ISEN - IEMN

Co-Directeur de Thèse : Lorena ANGHEL TIMA-Grenoble

Co-Directeur de Thèse : Alain BRAVAIX ISEN - IM2NP

Co-encadrant: Florian CACHO STMicroelectronics

Invité : Vincent HUARD STMicroelectronics

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Remerciements __________________________________________________________________________

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Remerciements

Ce travail de thèse est le fruit d'une collaboration entre STMicroelectronics Crolles,

l'Institut Matériaux Microélectronique Nanosciences de Provence (IM2NP) et le

Laboratoire des Techniques de l'Informatique et de la Microélectronique pour

l'Architecture des systèmes intégrés (TIMA).

Je tiens tout d'abord à remercier l'ensemble des membres du jury qui ont accepté

d'évaluer ces travaux. Merci donc à Michael Nicolaidis du TIMA-Grenoble pour avoir

présidé mon jury ainsi qu'aux deux rapporteurs François Marc de l'IMS-Bordeaux et

Bruno Grandidier de l'IEMN-Lille.

Je remercie tout d'abord mon directeur de thèse Alain Bravaix. Un grand merci à toi

Alain pour ta disponibilité et ton aide précieuse, même à distance, tant pour des

corrections que des conseils et surtout merci pour ta bonne humeur.

Je remercie également ma co-directrice de thèse Lorena Anghel. Merci notamment

pour ton aide, tes conseils et ta sincérité, mais aussi pour m'avoir poussée à me poser de

bonnes questions et aller plus loin que ce que je pensais.

Je remercie ensuite mon encadrant ST, Florian Cacho, pour son accompagnement au

cours de ces trois ans et demi. Merci à toi Florian pour ta confiance et tes conseils mais

aussi pour l'autonomie que tu m'as laissée.

Je remercie également mon manager ST, Vincent Huard. Merci pour ta confiance

mais aussi pour m'avoir incluse dans différents projets qui m'ont permis de me

diversifier et d'enrichir ma thèse.

Je souhaite également remercier Xavier. Merci pour ton implication, tes conseils, tant

sur la thèse que sur l'après thèse, et le temps que tu as pu prendre pour m'aider quand

j'avais besoin.

Merci à toutes les personnes de ST avec lesquelles j'ai eu l'occasion d'interagir, de

travailler ou simplement de discuter. Ainsi je remercie Emmanuel Vincent pour son

accueil dans l'équipe de fiabilité. Merci aux membres de l'équipe Emmanuel, Jean Pascal

et Nathalie. Merci également à Pascal M. (pour sa bonne humeur et son humour),

Gérard M., François D., François P. (pour son aide pour tester mes barrettes), Laurent

C., Yann C., Maxime D., Rudy, Karine B., Antoine C., Gaëlle B., David N., Julien R.,

Stéphane R., Myriam V., Sophie R., Sylviane B., David R.,...

Merci à tous les thésards, anciens thésards avec qui j'ai partagé des repas très

animés! Merci à Cheikh D., Franck, Cheikh N., Anas, Wafa, Mouss, Rémy, Damien N.,

Jean Baptiste, Gauthier, Giulo, Lama, Salim, Ahmed, Ajith, Elodie, ...

Pour finir un grand merci à ma famille et mes amis proches. Merci à mes parents qui

m'ont toujours soutenu et beaucoup plus encore mais également à mes sœurs qui m'ont

aidée à relâcher la pression. Enfin, merci à Damien pour ton soutien quotidien sans

failles et ta patience.

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Liste des acronymes __________________________________________________________________________

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Liste des acronymes

ABB Adaptive Body Bias

AC Alternative Current

API Application Programmer Interface

AVS Adaptive Voltage Scaling

BCH Bose, Ray-Chaudhuri et Hocquenghem

BTI Bias Temperature Instability

CDF Cumulative Distribution Function

CHE Channel Hot Electron

CMOS Complementary Metal-Oxide-Semiconductor

CPF Cumulative Probability Failure

CPR Critical Path Replica

CVS Constant Voltage Stress

DAHE Drain Avalanche Hot Electron

DC Direct Current

DIBL Drain Induced Barrier Lowering

DVFS Dynamic Voltage Frequency Scaling

DW Detection Window

EFR Early Failure Rate

EOT Effective Oxide Thickness

FBB Forward Back Bias

FDSOI Fully Depleted Silicon on Insulator

FO FanOut

HCI Hot Carrier Injection

HK High-K

HVT High Vth

IC Integrated Circuit

IL Interfacial Layer

IO Input/Output

IP Intellectual Property

ITRS International Technology Roadmap for Semiconductors

LP Low Power

LVT Low Vth

MEMS Microsystèmes ElectroMécaniqueS

MOSFET Metal-Oxide-Semiconductor Field Effect transistor

MTTF Middle Time To Failure

MVE Excitation par Multi-Vibrations

N/PBTI Negative/Positive Bias Temperature Instability

OTF On The Fly

PLS Post Layout Simulation

RBB Reverse Back Bias

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Liste des acronymes __________________________________________________________________________

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RO Ring Oscillator

RVT Regular Vth

SCE Short Channel Effect

Si Silicon

SPICE Simulation Program with Integrated Circuit Emphasis

SRAM Static Random Acces Memory

SS Substhreshold Slope

STI Shallow Trench Isolation

TA Timing Analysis

TDDB Time Dependent Dielectric Breakdown

TTB Time To Breakdown

TTF Time To Failure

UTB Ultra-Thin Bulk

UTBB Ultra-Thin Body and Box

VRS Voltage Ramp Stress

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Table des matières __________________________________________________________________________

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Table des matières

Liste des acronymes……………………………………..…………………………………… 5

IntroductionIntroductionIntroductionIntroduction…………………………………………………………………………………... 11 I. ContexteI. ContexteI. ContexteI. Contexte……………………..………………………………………………………..…… 11 II. La II. La II. La II. La fiabilité en microélectroniquefiabilité en microélectroniquefiabilité en microélectroniquefiabilité en microélectronique…………………………………..…………….……... 12 III. La conception pour l’étude de la fiabilitéIII. La conception pour l’étude de la fiabilitéIII. La conception pour l’étude de la fiabilitéIII. La conception pour l’étude de la fiabilité…………………………………...………... 15 IV. But de la thèseIV. But de la thèseIV. But de la thèseIV. But de la thèse……………………………………………..……………………………... 16 V.V.V.V. Plan de la Plan de la Plan de la Plan de la thèsethèsethèsethèse………………………………….………………..……………………….. 18 Bibliographie……………………………………………………..……………………………. 20 ChapChapChapChapitreitreitreitre 1111: Le transistor MOS e: Le transistor MOS e: Le transistor MOS e: Le transistor MOS et ses mécanismes de dégradation t ses mécanismes de dégradation t ses mécanismes de dégradation t ses mécanismes de dégradation monotonemonotonemonotonemonotone 23 I. IntroductionI. IntroductionI. IntroductionI. Introduction…………………………………………………………………………….…… 23 IIIIIIII. . . . Evolution dEvolution dEvolution dEvolution du transistor MOS 40nm au 28nm FDSOIu transistor MOS 40nm au 28nm FDSOIu transistor MOS 40nm au 28nm FDSOIu transistor MOS 40nm au 28nm FDSOI………………………….....… 23 1. Evolution de l’architecture du transistor MOS 40LP au 28LP….................. 23 2. Evolution de l’architecture du transistor MOS 28LP au 28 FDSOI………... 28 3. Régimes de fonctionnement du transistor MOS……………........................... 30 4. Paramètres caractéristiques du transistor MOS………………….…………... 37 5. Spécificités de la technologie FDSOI……………………………………………. 41 IIIIIIIII. Mécanismes de dégradation monotone du transistor MOSI. Mécanismes de dégradation monotone du transistor MOSI. Mécanismes de dégradation monotone du transistor MOSI. Mécanismes de dégradation monotone du transistor MOS……………..……....... 44 1. Mécanisme de dégradation BTI………………………..………….……………... 44 2. Mécanisme de dégradation par porteurs chauds………………………………. 50 IV. ConclusionsIV. ConclusionsIV. ConclusionsIV. Conclusions………………………………………………………………………………... 53 Bibliographie…………………………………………………………………………………... 55 Chapitre 2Chapitre 2Chapitre 2Chapitre 2 : : : : Le claquage de l’oxyde de grille au niveau transistorLe claquage de l’oxyde de grille au niveau transistorLe claquage de l’oxyde de grille au niveau transistorLe claquage de l’oxyde de grille au niveau transistor…………… 61

I. IntroductionI. IntroductionI. IntroductionI. Introduction…………………………………………………………………………………. 61 II. Mécanisme du claquage de l’oxyde de grille d’un transistor MOSII. Mécanisme du claquage de l’oxyde de grille d’un transistor MOSII. Mécanisme du claquage de l’oxyde de grille d’un transistor MOSII. Mécanisme du claquage de l’oxyde de grille d’un transistor MOS…………...……. 62 1. Mise en évidence expérimentale et méthodologies de mesure……….……… 62 2. Analyse statistique du claquage : la loi de Weibull………..…………..……… 64 3. Modèle de percolation……………………………………………………….……... 66 4. Modèle d’extrapolation…………………….……………………………….……… 68 III. III. III. III. CCCCaractéristiques postaractéristiques postaractéristiques postaractéristiques post----claquageclaquageclaquageclaquage du transistor……..du transistor……..du transistor……..du transistor……..…………………………..…….. 69 1. Evolution des paramètres du transistor jusqu’au claquage…………..……... 69 2. Localisation du claquage……………………………..……………………..…….. 71 3. Impact du claquage sur les caractéristiques du transistor MOS…….……... 74 IV. Méthode d’extractionIV. Méthode d’extractionIV. Méthode d’extractionIV. Méthode d’extraction………………………………………………………………......... 77 V. Modèles de transistor MOS claqué dans la littératureV. Modèles de transistor MOS claqué dans la littératureV. Modèles de transistor MOS claqué dans la littératureV. Modèles de transistor MOS claqué dans la littérature…………………………....... 79 1. Introduction…………………………………………………………………………. 79 2. Modèles au niveau transistor………………………………………………......... 80 3. Modèles au niveau cellule standard…………………………………..…………. 83 VVVVIIII. Modèle compact de transistor MOS claqué proposé. Modèle compact de transistor MOS claqué proposé. Modèle compact de transistor MOS claqué proposé. Modèle compact de transistor MOS claqué proposé……………………………....... 83 1. Principe et méthode de simulation………………………………………………. 84 2. Modèle compact et sévérité………………………….……………………………. 85 VIVIVIVIIIII. Conclusions. Conclusions. Conclusions. Conclusions……………………………..………………………………………………... 86 Bibliographie……………………………………………….………………………………….. 88

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Table des matières __________________________________________________________________________

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Chapitre 3Chapitre 3Chapitre 3Chapitre 3: Mécanismes de dégradation : Mécanismes de dégradation : Mécanismes de dégradation : Mécanismes de dégradation monotone BTI et HCImonotone BTI et HCImonotone BTI et HCImonotone BTI et HCI niveau circuitniveau circuitniveau circuitniveau circuit 91 I. IntroductionI. IntroductionI. IntroductionI. Introduction………………………………………………………….…………………....... 91 II. Structures de test dédiéesII. Structures de test dédiéesII. Structures de test dédiéesII. Structures de test dédiées…………………………….…………………………………. 92 1. Oscillateur en Anneau……………………………………………………………... 92 2. Oscillateur en anneau asymétrique en 28nm FDSOI………………………… 93 3. Structure de test dédiée aux effets AC et DC en 28nm FDSOI……………... 94 4. Structure de test dédiée aux effets AC et activité en 28nm LP……………... 95 5. Dégradations BTI et HCI au niveau circuit élémentaire………………......... 97 III. Effets AC et DC sur la dégradation des portes logiquesIII. Effets AC et DC sur la dégradation des portes logiquesIII. Effets AC et DC sur la dégradation des portes logiquesIII. Effets AC et DC sur la dégradation des portes logiques……………….…………... 98 1. Introduction…………………………………………………………………………. 98 2. Effets AC et DC sur les portes logiques à 125°C………………………………. 99 3. Effets AC sur les portes logiques à 25°C………………………………………... 105 4. Bilan sur les dégradations induites à 25°C et 125°C…..……………………... 107 IV. Effets de l’activité sur la dégradation des portes logiquesIV. Effets de l’activité sur la dégradation des portes logiquesIV. Effets de l’activité sur la dégradation des portes logiquesIV. Effets de l’activité sur la dégradation des portes logiques…………………………. 109 1. Introduction…………………………………………………………………………. 109 2. Effets de l’activité à 125°C……………………………..…………………………. 109 3. Effets de l’activité à 25°C………………………………….………………………. 112 4. Contribution NMOS vs PMOS dans la dégradation HCI…………………….. 114 5. Conclusions………………………………………………………………………….. 115 V. ConclusionsV. ConclusionsV. ConclusionsV. Conclusions…………………………………………………………………………………. 116 Bibliographie……………………………………………………………………………..……. 118 Chapitre 4Chapitre 4Chapitre 4Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit: Le claquage de l’oxyde de grille au niveau circuit: Le claquage de l’oxyde de grille au niveau circuit: Le claquage de l’oxyde de grille au niveau circuit…………………. 121 I. I. I. I. IIIIntroductionntroductionntroductionntroduction…………………………………………………………………………………. 121 II. Structures de test dédiéesII. Structures de test dédiéesII. Structures de test dédiéesII. Structures de test dédiées………………………………………………………….......... 122 1. Matrice d’oscillateurs en anneau…………………………………………........... 122 2. Le Flipper……………………………………………………………………………. 124 III. Distributions de temps au claquage au niveau circuitIII. Distributions de temps au claquage au niveau circuitIII. Distributions de temps au claquage au niveau circuitIII. Distributions de temps au claquage au niveau circuit……………………………... 126 1. Introduction……………………………………………………………….………... 126 2. Distributions de temps au claquage : du transistor au circuit………………. 126 3. Distributions de temps au claquage d’évènements successifs………………. 127 4. Conclusions………………………………………………………………………….. 130 IV. Impact du claquage d’oxyde au niveau circuitIV. Impact du claquage d’oxyde au niveau circuitIV. Impact du claquage d’oxyde au niveau circuitIV. Impact du claquage d’oxyde au niveau circuit……………………………………….. 130 1. Mise en évidence expérimentale du claquage dans les circuits……………... 130 2. Impact du claquage d’oxyde sur le délai des portes logiques………………… 133 3. Le claquage soft dans les circuits………………………………………..………. 137 4. Corrélation entre l’évolution du courant statique et le délai induit par le claquage d’oxyde……………………………………………………………

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5. Effets AC et DC sur le délai induit par le claquage d’oxyde…………………. 141 6. Conclusions……………….…………………………………………………………. 142 V. Impact dû au claquage si la V. Impact dû au claquage si la V. Impact dû au claquage si la V. Impact dû au claquage si la contrainte est en rampe (VRS)contrainte est en rampe (VRS)contrainte est en rampe (VRS)contrainte est en rampe (VRS)..……………………… 143 1. Contrainte en rampe (VRS)……………………………………………………… 143 2. Circuit testé…………………………………………………………………………. 143 3. Mesures………………………………………………………………………………. 144 VI. Simulations avec le VI. Simulations avec le VI. Simulations avec le VI. Simulations avec le modèle compactmodèle compactmodèle compactmodèle compact………………………………………………….. 146 1. Introduction…………………………………………………………………………. 146 2. Application à un cas d’école……………………………………….………………. 146 3. Application au RO d’inverseurs de la matrice de 64 ROs……………………. 149 4. Bilan………………………………………………………………………………….. 152 VII. ConclusionsVII. ConclusionsVII. ConclusionsVII. Conclusions………………………………………………………………………………. 152 Bibliographie…………………………………………………………………………….…….. 154

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Table des matières __________________________________________________________________________

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Chapitre 5Chapitre 5Chapitre 5Chapitre 5 : Moniteurs in: Moniteurs in: Moniteurs in: Moniteurs in----situ appliqués à la fiabilitésitu appliqués à la fiabilitésitu appliqués à la fiabilitésitu appliqués à la fiabilité………………….……….. 157

I. IntroductionI. IntroductionI. IntroductionI. Introduction………………………….………………………………………….…………... 157 II. Structure de test dédiée à la caractérisation des moniteurs inII. Structure de test dédiée à la caractérisation des moniteurs inII. Structure de test dédiée à la caractérisation des moniteurs inII. Structure de test dédiée à la caractérisation des moniteurs in----situsitusitusitu…….………… 160 1. Schéma de la structure…………………………………………………………….. 160 2. Modes de fonctionnement de la structure…………………………….…........... 161 III. Moniteurs inIII. Moniteurs inIII. Moniteurs inIII. Moniteurs in----situsitusitusitu…………………………………………………………………………. 163 1. Moniteurs in-situ de pré-erreur………………………………………………….. 163 2. Moniteurs in-situ proposés basés sur un élément de délai…………………... 165 3. Fenêtre de détection des moniteurs in-situ proposés………….………........... 166 4. Variabilité des moniteurs in-situ et des chemins de délai……………........... 167 5. Vieillissement des moniteurs in-situ……………………………………………. 169 6. Comparaison des moniteurs in-situ de pré-erreur…………………………….. 170 IV. Application des moniteurs inIV. Application des moniteurs inIV. Application des moniteurs inIV. Application des moniteurs in----situ à la fiabilitésitu à la fiabilitésitu à la fiabilitésitu à la fiabilité……………………….……………... 173 1. Vieillissement du chemin de délai……………………………………………….. 173 2. Application à la fiabilité……………………………………………………........... 174 3. Compensation avec le Body Bias………………………………………..……….. 176 V. Conclusions et perspectivesV. Conclusions et perspectivesV. Conclusions et perspectivesV. Conclusions et perspectives…………………….………………………………………... 179 Bibliographie………………………………………………………………………………… 181 Conclusions et Conclusions et Conclusions et Conclusions et perspectivesperspectivesperspectivesperspectives……………………………………………………………… 185 Bibliographie de l’auteur…………………………………………………………………… 189 Résumé……………………………………………………………………………………….….

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Introduction __________________________________________________________________________

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Introduction

I. Contexte

Le développement d’applications électroniques mobiles grand public est un des leviers

actuels de croissance de l’industrie des semi-conducteurs, avec une croissance du marché

attendue autour de 25% en 2017 et des ventes qui pourraient rapporter plus de 42

milliards de dollars (Silicon.fr 2015): il s’agit non seulement d’ordinateurs portables,

mais aussi de téléphones cellulaires et smart phones, de tablettes internet et e-book, de

disques SSD, et de jeux vidéo portables.

Pour ces applications mobiles, la tendance la plus critique est l’introduction d’une

nouvelle génération de microprocesseurs mobiles à hautes performances qui forment le

cœur des nouveaux smart phones et tablettes internet. Ces deux produits possédant de

nombreuses similarités en termes d’architecture autorisent les constructeurs à

centraliser la conception autour du microprocesseur qui exécutera le système

d’exploitation (Android, MacOS, Windows,…) de son choix. Se faisant, le même

microprocesseur pourra se retrouver dans des produits à l’utilisation très différente dont

la garantie en termes de fiabilité devra néanmoins être maintenue.

Cette course à la performance doit aussi gérer la contrainte relative à l’allongement

de la durée d'utilisation et de vie des batteries, ce qui nécessite l'utilisation d'une tension

d’alimentation de plus en plus faible. Cette tendance à baisser la tension d’alimentation

est à la base de la microélectronique dite à "basse puissance" (Chandrakasan et al. 1992).

De plus, les applications portables grand public ont besoin de grandes quantités de

mémoire vive, pour y stocker dynamiquement des logiciels de plus en plus sophistiqués

et leurs plages de données, en particulier celles qui sont dédiées à gérer des interfaces de

plus en plus complexes (écrans tactiles haute résolution, modem, audio, wi-fi). Ces

énormes quantités de mémoire doivent pourtant occuper le moins de place possible à

l’intérieur des puces qui, tout en incluant aussi les processeurs, les circuits de traitement

numérique et les circuits d’interface avec le reste du monde, doivent avoir la plus petite

surface possible, pour être le plus économiquement rentables, en phase de production.

D’où la nécessité pour les mémoires vives d’utiliser des dispositifs parmi les plus

miniaturisés du marché.

Dans la microélectronique à basse puissance, les mémoires vives sont basées souvent

sur les mémoires statiques à accès direct (Static Random Acces Memory, SRAM), qui

sont parmi les circuits les plus sensibles à la fois à la miniaturisation, et à la réduction

de tension (Kapre et al. 2007).

Malheureusement, la miniaturisation extrêmement poussée de tous ces transistors

s’accompagne de plus en plus de phénomènes indissociables à leur fabrication comme

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Introduction __________________________________________________________________________

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l’augmentation du poids relatif de la variabilité ultime, celle qui est liée à des barrières

économiquement infranchissables dans l’amélioration des procédés industriels de

fabrication (Doering & Nishi 2001), aux fluctuations stochastiques des dopants dans le

canal des transistors (Burnett et al. 1994; Bhavnagarwala et al. 2001), ou encore aux

mécanismes intrinsèques de vieillissement des transistors (Huard et al. 2012). En ce qui

concerne la fiabilité, l’approche traditionnelle de réduction des risques repose

principalement sur l’optimisation des procédés de fabrication de manière à obtenir un

dispositif qui vieillit le moins possible. Dans les technologies avancées, il apparait

désormais nécessaire d’optimiser la fiabilité des produits tout au long de la chaine de

valeur dans une approche ascendante du défaut au produit.

II. La fiabilité en microélectronique

La fiabilité peut être définie comme « la probabilité qu’a un dispositif d’exécuter une

certaine fonction pour des conditions d’utilisation et une période déterminés ». L’étude de

la fiabilité intègre donc trois notions fondamentales :

le temps

les conditions d’utilisation (polarisation, température, humidité, radiation, …)

le critère de défaillance

L'intérêt d'une analyse de fiabilité est donc de prédire, d'un point de vue statistique et

ce dès l'étape de création du dispositif, si celui-ci sera ou non en mesure de satisfaire les

spécifications qui lui sont attribuées. Cette évaluation est basée sur l'extraction de la

durée de vie du dispositif ou temps à la défaillance (TTF : Time To Failure). Cette durée

représente le temps nécessaire au dispositif pour atteindre un critère de défaillance

donné. Au niveau produit, la fiabilité peut être interprétée schématiquement en traçant

le taux de défaillance en fonction du temps. Cette courbe en baignoire est représentée à

la FFFFIGURE IGURE IGURE IGURE 0000---- 1111 et fait apparaître trois zones, chacune étant associée à des mécanismes de

défaillance différents.

Zone A : Elle est souvent désignée comme la mortalité infantile. Elle correspond à

une perte de fonctionnalité du produit dès les premiers instants de fonctionnement.

Dans cette zone la défaillance est due à des défauts extrinsèques qui sont

directement liés aux étapes de fabrication (défauts d’oxyde, de masques ou

contaminations).

Zone B : Le taux de défaillance se stabilise à un niveau globalement constant. Le

produit fonctionne normalement dans cette zone, mais la défaillance peut apparaître

précocement à cause de la présence de défauts extrinsèques qui entrainent un

vieillissement anormal du composant.

Zone C : Elle correspond aux défaillances induites par un vieillissement normal des

transistors. Le taux de défaillance augmente progressivement avec le temps, les

performances du produit sont peu à peu dégradées par son vieillissement naturel et

la défaillance est ainsi liée à des mécanismes de dégradation Front End (dégradation

par porteurs chauds, BTI et claquage d’oxyde) ou Back End (électromigration, stress

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voiding). Nous parlons alors de vieillissement (

représenté sur ce graphique,

avec l’évolution des nœuds technologiques. C’est dans cette zone C que portent les

travaux de cette thèse.

FFFFIGURE IGURE IGURE IGURE 0000---- 1111 :::: Evolution temporelle du taux de défaillance d'un produit en fonction du temps. Cette courbe en baignoire fait apparamécanismes de défaillance.

Afin de garantir et de prédire le bon vieillissement d’un transistor, il est nécessaire de

connaître les mécanismes physiques de dégradation d’un transistor, ain

cette dégradation sur sa perte de fonctionnalité. L’approche choisie consiste en

l’élaboration de modèles prédictifs de fiabilité aux différents niveaux d’abstraction

décrits sur la FFFFIGURE IGURE IGURE IGURE 0000----

vieillissement n’intervient qu’après des années de fonctionnement. C’est pourquoi nous

utilisons des conditions de contraintes accélérées,

défaillance dans un temps raisonnable (typiquement inférieur à 10 000s). Des

extrapolations aux conditions nominales d’utilisation sont effectuées pour prédire la

durée de vie d’un produit comptant des millions de transistor

fiabilité d’un nombre réduit de transistors au niveaux transistors, circuits et systèmes,

pour des conditions de contraintes accélérées

Par y parvenir, les différents mécanismes de dégradation sont quantifiés

vue de la fiabilité Front End, nous en dénombrons trois principaux

Le mécanisme de dégradation

Le mécanisme de dégradation par porte

Le claquage de l’oxyde de grille (

Les mécanismes de dégradation BTI et

progresives et se distinguent du claquage de l’oxyde qui lui est soudain. De plus, les

mécanismes de dégradation BTI

que quelques débats subsistent encore, et sont modélisables. Cela permet de prédire des

durées de vie au niveau circuit. Toutefois certains aspects liés au fonctionnement des

produits ou systèmes sont encore mal investigués. Le claquage d’oxyde quan

que largement investigué, n’a pas encore abouti à une modélisation admise par toute la

communauté scientifique et utilisable au niveau circuit pour réaliser des simulations

précises et des prédictions de durée de vie réalistes.

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13

). Nous parlons alors de vieillissement (wear-out) du produit. Aussi comme

représenté sur ce graphique, cette zone a tendance à apparaître de plus en plus tôt

ec l’évolution des nœuds technologiques. C’est dans cette zone C que portent les

Evolution temporelle du taux de défaillance d'un produit en fonction du temps. Cette fait apparaître trois régions principales chacune associée à divers

Afin de garantir et de prédire le bon vieillissement d’un transistor, il est nécessaire de

connaître les mécanismes physiques de dégradation d’un transistor, ain

cette dégradation sur sa perte de fonctionnalité. L’approche choisie consiste en

l’élaboration de modèles prédictifs de fiabilité aux différents niveaux d’abstraction

2222. Aux conditions nominales d’utilisation, ce type de

vieillissement n’intervient qu’après des années de fonctionnement. C’est pourquoi nous

utilisons des conditions de contraintes accélérées, permettant de faire survenir la

défaillance dans un temps raisonnable (typiquement inférieur à 10 000s). Des

extrapolations aux conditions nominales d’utilisation sont effectuées pour prédire la

durée de vie d’un produit comptant des millions de transistors, à partir de l’étude de la

fiabilité d’un nombre réduit de transistors au niveaux transistors, circuits et systèmes,

pour des conditions de contraintes accélérées : on parle d’approche Bottom

Par y parvenir, les différents mécanismes de dégradation sont quantifiés

Front End, nous en dénombrons trois principaux :

Le mécanisme de dégradation BTI (Bias Temperature InstabilityLe mécanisme de dégradation par porteurs chauds (HCI) Le claquage de l’oxyde de grille (TDDB)

Les mécanismes de dégradation BTI et par injection de porteurs chauds sont dites

s et se distinguent du claquage de l’oxyde qui lui est soudain. De plus, les

mécanismes de dégradation BTI et porteurs chauds sont relativement bien

que quelques débats subsistent encore, et sont modélisables. Cela permet de prédire des

durées de vie au niveau circuit. Toutefois certains aspects liés au fonctionnement des

produits ou systèmes sont encore mal investigués. Le claquage d’oxyde quan

que largement investigué, n’a pas encore abouti à une modélisation admise par toute la

communauté scientifique et utilisable au niveau circuit pour réaliser des simulations

et des prédictions de durée de vie réalistes.

Introduction __________________________________________________________________________

) du produit. Aussi comme

tre de plus en plus tôt

ec l’évolution des nœuds technologiques. C’est dans cette zone C que portent les

Evolution temporelle du taux de défaillance d'un produit en fonction du temps. Cette

tre trois régions principales chacune associée à divers

Afin de garantir et de prédire le bon vieillissement d’un transistor, il est nécessaire de

connaître les mécanismes physiques de dégradation d’un transistor, ainsi que l’impact de

cette dégradation sur sa perte de fonctionnalité. L’approche choisie consiste en

l’élaboration de modèles prédictifs de fiabilité aux différents niveaux d’abstraction

ux conditions nominales d’utilisation, ce type de

vieillissement n’intervient qu’après des années de fonctionnement. C’est pourquoi nous

permettant de faire survenir la

défaillance dans un temps raisonnable (typiquement inférieur à 10 000s). Des

extrapolations aux conditions nominales d’utilisation sont effectuées pour prédire la

s, à partir de l’étude de la

fiabilité d’un nombre réduit de transistors au niveaux transistors, circuits et systèmes,

Bottom-up.

Par y parvenir, les différents mécanismes de dégradation sont quantifiés ; du point de

Bias Temperature Instability)

porteurs chauds sont dites

s et se distinguent du claquage de l’oxyde qui lui est soudain. De plus, les

et porteurs chauds sont relativement bien étudiés, bien

que quelques débats subsistent encore, et sont modélisables. Cela permet de prédire des

durées de vie au niveau circuit. Toutefois certains aspects liés au fonctionnement des

produits ou systèmes sont encore mal investigués. Le claquage d’oxyde quant à lui, bien

que largement investigué, n’a pas encore abouti à une modélisation admise par toute la

communauté scientifique et utilisable au niveau circuit pour réaliser des simulations

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FFFFIGURE IGURE IGURE IGURE 0000---- 2222:::: Les différents niveaux de fiabilité Front End sont représentés schématiquement. L’approche Bottom-up en fiabilité consiste à prédire la fiabilité des niveaux macroscopiques (de type système ou produit) en partant des niveaux passant par le circuit.

Dans l’approche Bottom-upde valeur nécessite non seulement une bonne connaissance de l’impact de la fiabilité aux

différents niveaux hiérarchiques (défaut, transistor, circuit, système et produit) mais

surtout de développer des passerelles conceptuelles, méthodologiques et pragmatiques

entres ces niveaux (Paul et al. 2005; Lorenz et al. 2009)

circuit est majoritairement analysé

(Wang & Zwolinski 2008; Fang & Sapatnekar 2012)

Dans cette chaine de valeur, il apparait indispensable de suivre expérimentalement le

comportement en fiabilité du transistor dans son environnement réel

complexe (circuit, système et produit). Pour ce faire il faut développer des solutions de

conception dédiées, communément appelé

vieillissement constituent un sujet très étudié pour les technologies avancé

industriels et universitaires.

dégradation induite par le HCI pour les applications analogique

capteurs embarqués dans les produits capable

NBTI qui utilise une DLL, sous

des capteurs à base de SRAM pour suivre le NBTI et PBTI

récemment le NBTI/HCI en technologie C040

al. 2010) ou même le claquage d’oxyde et NBTI

d’optimiser la performance tout en garantiss

l’alimentation ou la charge d’un système peut être parfois asservie sur les

fournis par les capteurs.

__________________________________________________________________________

14

Les différents niveaux de fiabilité Front End sont représentés schématiquement. up en fiabilité consiste à prédire la fiabilité des niveaux macroscopiques (de

type système ou produit) en partant des niveaux les plus élémentaires : défauts et transistor en

up, la prise en compte verticale de la fiabilité dans la chaine

de valeur nécessite non seulement une bonne connaissance de l’impact de la fiabilité aux

différents niveaux hiérarchiques (défaut, transistor, circuit, système et produit) mais

des passerelles conceptuelles, méthodologiques et pragmatiques

(Paul et al. 2005; Lorenz et al. 2009). Seul le lien entre transistor et

analysé aujourd’hui par les nombreuses équipes de recherche

(Wang & Zwolinski 2008; Fang & Sapatnekar 2012).

Dans cette chaine de valeur, il apparait indispensable de suivre expérimentalement le

comportement en fiabilité du transistor dans son environnement réel

et produit). Pour ce faire il faut développer des solutions de

communément appelés capteurs (ou sensors). Les

un sujet très étudié pour les technologies avancé

s. Nous dénombrons notamment : des capteurs

dégradation induite par le HCI pour les applications analogique (Dubois et al. 2009)

embarqués dans les produits capables de suivre la dégradation induite par le

NBTI qui utilise une DLL, sous une contrainte en mode AC ou DC (Keane

à base de SRAM pour suivre le NBTI et PBTI (Qi et al. 2010)

récemment le NBTI/HCI en technologie C040 (Singh, Karl, Sylvester, et al. 2011; Kim et

même le claquage d’oxyde et NBTI (Singh, Karl, Blaauw, et al. 2011)

d’optimiser la performance tout en garantissant un niveau de fiabilité élevé

l’alimentation ou la charge d’un système peut être parfois asservie sur les

Introduction __________________________________________________________________________

Les différents niveaux de fiabilité Front End sont représentés schématiquement. up en fiabilité consiste à prédire la fiabilité des niveaux macroscopiques (de

: défauts et transistor en

prise en compte verticale de la fiabilité dans la chaine

de valeur nécessite non seulement une bonne connaissance de l’impact de la fiabilité aux

différents niveaux hiérarchiques (défaut, transistor, circuit, système et produit) mais

des passerelles conceptuelles, méthodologiques et pragmatiques

eul le lien entre transistor et

aujourd’hui par les nombreuses équipes de recherche

Dans cette chaine de valeur, il apparait indispensable de suivre expérimentalement le

comportement en fiabilité du transistor dans son environnement réel qui est plus

et produit). Pour ce faire il faut développer des solutions de

. Les capteurs de

un sujet très étudié pour les technologies avancées par les

capteurs pour suivre la

(Dubois et al. 2009), des

de suivre la dégradation induite par le

(Keane et al. 2010),

(Qi et al. 2010), et plus

h, Karl, Sylvester, et al. 2011; Kim et

(Singh, Karl, Blaauw, et al. 2011). Afin

ant un niveau de fiabilité élevé,

l’alimentation ou la charge d’un système peut être parfois asservie sur les résultats

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Introduction __________________________________________________________________________

15

III. La conception pour l’étude de la fiabilité

Dans la chaine de développement des circuits, une attention particulière est portée

sur le comportement en fiabilité du dispositif MOS comme brique de base ainsi que sur le

prototype d’un circuit (CMOS) de référence lors du développement d’une technologie. Au

niveau du dispositif, les comportements des différents mécanismes de dégradation sont

caractérisés (accélération en temps, tension et température). A l’opposé dans le prototype

final, le produit est caractérisé dans des conditions accélérées de dégradation, mais seuls

des paramètres macroscopiques (fréquence, consommation) peuvent être extraits (Oboril

& Tahoori 2012; Hatami et al. 2012).

Il apparait donc primordial de faire le lien entre le comportement en fiabilité d’un

circuit ou système et ses briques élémentaires. En effet, il est actuellement impossible

d’accéder à des informations locales sur la fiabilité d’un transistor MOS si cela n’a pas

été pensé au préalable lors de sa conception. Pour ce faire, il est possible de développer

des capteurs dédiés capables de mesurer précisément le paramètre que l’on cherche à

suivre dans son environnement réel d’utilisation. Un autre intérêt de ces capteurs est de

pouvoir donner une information sur la statistique de la dégradation en fiabilité (Kim et

al. 2010; Ceratti et al. 2012). La statistique de la dégradation contrôle le rendement

électrique du produit, c’est un élément très important pour pouvoir prévoir le taux de

défaillance d’un produit lors de son utilisation. Les capteurs doivent être différents selon

le mécanisme de dégradation que l’on cherche à suivre (Singh et al. 2012).

Un autre point important est le développement de solutions de test dites ‘intelligentes’

afin d’améliorer la testabilité et le gain de place des structures. Au cours du

développement de la technologie, de nombreux tests au niveau dispositif élémentaire

sont réalisés pour évaluer sa fiabilité ; et à ce stade, le temps de test des structures est

primordial. Il est donc pertinent de travailler sur des structures dans lesquelles les

dispositifs ou circuits élémentaires sont matricés par exemple, afin d’accroitre leur

nombre et ainsi améliorer l’aspect statistique (Karl et al. 2008). Grâce à un décodeur et

une logique d’accès dédiés, il est possible de sélectionner directement le dispositif que

l’on cherche à caractériser mais également d’appliquer simultanément à tous les

dispositifs une contrainte en tension. Ce type de structure permet d’accroitre les

capacités de test pour un temps donné.

Une autre famille de solutions ‘intelligentes’ consiste à reproduire directement dans la

structure l’excitation ou la configuration réelle vue par les dispositifs ou circuits

élémentaires lors de leur vie d’utilisation (lab in situ). Par exemple en analogique/RF,

concevoir l’excitation RF directement sur la structure de test en entrée du dispositif ou

circuit élémentaire que l’on va tester permet de réaliser des tests RF voir millimétriques

dans un simple environnement de test DC. De la même manière, il est également

possible de reproduire un environnement autour d’un circuit ou dispositif élémentaire

pour appliquer des contraintes de type AC directement sur silicium (Huang et al. 2013).

Un autre exemple est la possibilité de générer localement une source de chaleur de

manière à tester le composant considéré à haute température, condition à laquelle le

mécanisme de dégradation est exacerbé (dégradation de type BTI ou claquage d’oxyde

notamment).

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Introduction __________________________________________________________________________

16

Enfin, au niveau produit il est possible d’ajouter des moniteurs in situ à la fin de

chemins critiques (Lai et al. 2014) afin d’obtenir une information sur la marge de temps

qu’il reste avant une éventuelle erreur (Drake et al. 2007; Das et al. 2005). Ces moniteurs

in situ sont des bascules conventionnelles (ou des verrous) auxquelles des composants

supplémentaires sont connectés pour permettre la détection des transitions et des pré-

erreurs. En effet ils sont capables de faire la distinction entre un fonctionnement normal

et un fonctionnement critique d’un chemin surveillé du circuit (Pour Aryan et al. 2012).

Une pré-erreur est ainsi un signal qui avertit lorsque la donnée arrive trop près du front

montant de l’horloge au niveau de la bascule surveillée. Les moniteurs in situ peuvent

être basés soit sur le rapport cyclique du signal d’horloge soit sur un élément de délai.

Pour la première catégorie, le signal bas de l’horloge correspond à la fenêtre de détection ;

pour la seconde catégorie, c’est l’élément de délai. L’avertissement donné par la pré-

erreur de la bascule insérée à la fin d’un chemin critique peut être ensuite utilisé dans

une boucle fermée de contrôle de la fiabilité.

Ainsi il apparait nécessaire de concevoir des circuits ou des blocs dédiés à l’étude de la

fiabilité, que ce soit pour améliorer (réduire) les temps de tests, suivre un paramètre

précis pendant la dégradation d’un dispositif, reproduire artificiellement un

environnement plus proche de celui que voit réellement un dispositif ou un bloc de circuit

dans un vrai produit ou encore, d’introduire des moniteurs in situ pour surveiller des

chemins critiques dans un circuit ou un produit. Tous ces éléments vont concourir à

développer une démarche innovante qui consistera à pouvoir embarquer dans les circuits

des éléments de contrôles et suivis intelligents, éventuellement pouvant effectuer des

corrections et/ou redondance en temps réel, qui pourront rendre les circuits avancés

encore plus résistants à leur variabilité naturelle liée au facteur d’échelle, mais aussi à

leurs contraintes environnementales en fonctionnement de plus en plus contraignant

suivant les types d’applications.

IV. But de la thèse

La fiabilité est la probabilité qu’un système remplisse une fonction donnée sans

défaillance pendant un temps donné dans des conditions d’utilisation et d’environnement

données. Cette notion est intimement liée au profil de mission du système et pas

uniquement à sa durabilité pour un niveau de performance requis. Durant le temps

d’utilisation, le dispositif se dégrade de manière irrémédiable et peut conduire jusqu’à la

défaillance complète ou partielle du système. Ce temps correspond à la durée de vie pour

un profil de mission donné.

La durée de vie dépend grandement de la qualité du dispositif ainsi que de son

utilisation. Ainsi, comme le montre la FFFFIGURE IGURE IGURE IGURE 0000---- 3333, dès lors que l’on sort de la

configuration dans laquelle le produit est garanti fiable (zones bleues dans les pointillés),

les mécanismes de dégradation limitent la durée de vie du produit. En effet, si l’on

augmente la fréquence de fonctionnement, les mécanismes de dégradation par porteurs

chauds et BTI vont être intensifiés, alors que si l’on augmente la tension d’alimentation,

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Introduction __________________________________________________________________________

17

la probabilité d’un évènement de claquage d’oxyde de grille va augmenter. Il y a ainsi un

compromis à faire entre les performances d’un produit (logique) et sa durée de vie.

FFFFIGURE IGURE IGURE IGURE 0000---- 3333:::: Représentation des limitations dues aux mécanismes de dégradation par porteurs chauds, BTI et claquage d’oxyde d’un point de vue circuit. La zone de fiabilité pour le compromis tension d’alimentation –––– fréquence de fonctionnement du circuit est représentée en bleu, alors que les zones en rouge correspondent aux configurations dans lesquelles les mécanismes de dégradation sont exacerbés.

Afin de mesurer des durées de vie de produits, il convient de se placer dans des

conditions extrêmes. Ainsi, le dispositif se dégrade d’autant plus vite que son utilisation

est poussée: c’est le concept de vieillissement accéléré. Plusieurs mécanismes permettent

d’accélérer le processus de dégradation des transistors MOS : des conditions de

polarisation spécifiques appelées contraintes et une température élevée notamment.

Nous parlons communément de contraintes en P,V,T pour un process (P) accéléré en

tension (V) et température (T).

Dans cette thèse, un intérêt tout particulier a été porté sur les mécanismes de

claquage d’oxyde mais aussi sur les mécanismes induisant une dégradation progressive

(BTI et injection de porteurs chauds), en particulier au niveau circuit. Le but est de

mettre en œuvre des solutions in situ pour qualifier et quantifier les impacts des

mécanismes de dégradation progressive et du claquage d'oxyde au niveau circuit tout en

se rapprochant le plus possible des fonctionnements réels des circuits.

Pour les nœuds technologiques précédents, les prédictions, même les plus pessimistes,

permettaient tout de même de garantir les 10 ans de durée de vie d’un produit. Le

problème est que la probabilité d’apparition d’un claquage d’oxyde dans un circuit s’est

intensifiée avec la diminution des dimensions des transistors MOS. En effet,

l’abaissement des tensions d’alimentation, la réduction de l’épaisseur équivalente (au

SiO2 usuel) de l’oxyde de grille (EOT) des dispositifs ainsi que la diminution des temps à

la défaillance pour le claquage de l’oxyde de grille (TTF) ont contribué à intensifier la

probabilité d’apparition du claquage de l’oxyde de grille des transistors MOS dans les

circuits comme l’illustre la FFFFIGURE IGURE IGURE IGURE 0000---- 4444. Toutefois, l’apparition du premier claquage

d’oxyde dans un circuit n’implique pas une défaillance du circuit en question (Kaczer et

al. 2002; Rodríguez et al. 2003). Cela suppose que l’impact prédit du claquage dans les

circuits est largement surestimé. En effet, la méthode conventionnelle utilisée pour

Limitation par le claquage d’oxyde

Limitation par les mécanismes

HCI et BTI

Fréquence

Tens

ion

d’al

imen

tatio

n

Taux de FIT [log]

< -3

-3 -2

-1 -1

-1 0

0 1

1 2

2 3

> 3

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Introduction __________________________________________________________________________

18

évaluer le claquage de l’oxyde niveau transistor MOS consiste à appliquer une contrainte

sur l’oxyde via une forte tension de grille pendant que la source et le drain sont à la

masse. Cette méthode ne reproduit pas la contrainte qui est réellement vue par l’oxyde

d’un transistor MOS dans un circuit (Linder et al. 2001). En fait, cette contrainte est

même bien plus sévère que ce que subit un transistor MOS dans un circuit alimenté à

forte tension, car celui-ci est connecté à d’autres transistors et ainsi le courant qu’il

reçoit est limité par une certaine compliance. C’est pour cela qu’il parait plus probable

que les claquages d’oxyde qui surviennent dans des circuits soient plutôt doux (soft) que

franc (hard) (Alam et al. 2000).

FFFFIGURE IGURE IGURE IGURE 0000---- 4444:::: Evolution des temps à la défaillance pour le claquage de l’oxyde de grille des dispositifs NMOS et PMOS pour les nœuds technologiques récents : du 90nm au 28nm.

Ces constations ont entrainé un réel engouement pour la caractérisation et la

modélisation du claquage dans les circuits du point du vue de la fonctionnalité et des

performances, mais également pour le développement de nouvelles méthodes en fiabilité,

différentes de celles basées uniquement sur la statistique du premier claquage. En

conséquence, une relaxation des temps de vie prédits devrait être possible au niveau

circuit, tout en respectant les dimensions d’échelle. Il faut donc que l’impact réel du

claquage d’oxyde soft qui survient dans des conditions nominales d’utilisation du circuit

soit quantifié (Stathis & Dimaria 1998) et que son apparition soit qualifiée au niveau

circuit. Ces résultats doivent également être liés aux mesures faites au niveau transistor

MOS.

V. Plan de la thèse

Le premier chapitre introduit le transistor MOS ainsi que ses évolutions en terme de

procédés de fabrication, du nœud technologique 40nm LP (Low Power) jusqu’au nœud

28nm 28FDSOI. La technologie Fully Depleted Silicon On Insulator (FDSOI) est

également présentée pour le nœud 28nm, et les conséquences pour la fiabilité sont

introduites. Les paramètres caractéristiques sont rappelés. Dans une seconde partie, les

mécanismes de dégradations progressives du transistor MOS sont explicités. Il s’agit des

1.0E-1

1.0E+1

28 nm 40 nm 65 nm90 nm

Nœuds technologiques

NMOSPMOS

10-1

101

103

105

107

109

1.0E+9

Tem

ps à

la d

éfai

llanc

e re

latif

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Introduction __________________________________________________________________________

19

mécanismes de Bias Temperature Instability (BTI) et par injections de porteurs chauds

(HCI). Nous présentons d’un point de vue global, les méthodes de caractérisation, la

compréhension des mécanismes physiques et la modélisation de ces deux modes de

dégradation au moment où cette étude a débuté.

Dans le second chapitre, nous nous intéressons donc au claquage de l’oxyde de grille

du transistor MOS. Le mécanisme de dégradation sera explicité en précisant la mise en

évidence expérimentale ainsi que l’aspect statistique du claquage. Une revue des

différents modèles de transistors MOS claqués dans la littérature sera proposée. Les

conditions et environnement d’utilisation seront également abordés. Dans un second

temps, l’impact du claquage sur les caractéristiques du transistor MOS sera présenté au

travers de mesures dans différents nœuds technologiques (40LP, 28LP et 28FDSOI). La

méthode d’extraction utilisée au cours de cette thèse sera également présentée. Ces

résultats permettront de proposer un modèle compact pour réaliser des simulations de

claquages dans des circuits. Les atouts ainsi que les limitations de ce modèle compact

seront abordés.

Le troisième chapitre porte sur les mécanismes de dégradation BTI et par porteurs

chauds au niveau circuit. Tout d’abord, les différentes structures de test conçues et

testées dans le cadre de cette étude seront introduites. Ces structures sont dédiées à

l’étude de la fiabilité dans des conditions proches du circuit réel : pour permettre des

contraintes en AC à différentes fréquences ou des contraintes avec différentes activités.

Nous discuterons ensuite des résultats obtenus concernant la dégradation BTI au niveau

circuit : les effets AC et DC et en activités variables seront notamment étudiés. Nous

aborderons aussi la dégradation par porteurs chauds au niveau circuit : la contribution

NMOS versus PMOS qui nécessite une distinction ainsi que les effets AC et DC qui

seront étudiés comme transition aux conditions réelles.

Dans le quatrième chapitre, le claquage d’oxyde de grille sera cette fois abordé au

niveau du circuit. Dans un premier temps, les différentes structures de test conçues et

testées pour cette étude seront introduites. Ensuite nous nous attarderons sur l’étude

statistique des temps au claquage. Nous ferons le lien entre le temps au claquage d’un

transistor MOS isolé et celui d’un transistor MOS dans un circuit, puis nous verrons les

temps au claquage d’évènements successifs, et enfin nous regarderons les éventuels

effets AC et DC dans des gammes de fréquences proches de celles de fonctionnement des

circuits. Dans un second temps, nous nous focaliserons sur l’impact du claquage d’oxyde

au niveau circuit. Après avoir mis en évidence expérimentalement ce mécanisme, nous

nous intéresserons à l’impact sur le délai des portes logiques et sur le courant statique.

Enfin, des simulations Monte Carlo avec le modèle compact présenté dans le Chapitre 2

seront réalisées et permettront de discuter du réel impact du claquage de l’oxyde dans

des conditions nominales d’utilisation d’un circuit.

Dans le cinquième chapitre, nous aborderons les moniteurs in situ. Nous

commencerons par faire une revue des différents moniteurs issus de la littérature et des

produits, en insistant sur leurs intérêts, leurs points forts et faibles. Nous présenterons

ensuite les moniteurs in situ qui ont été étudiés durant cette thèse ainsi que les

grandeurs caractéristiques. Nous discuterons par la suite de l’application de ces

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Introduction __________________________________________________________________________

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moniteurs in situ à la fiabilité dans notre cas, nous expliciterons sur un exemple. Et nous

finirons par discuter d’une technique de compensation (ABB) en 28nm FDSOI.

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Introduction __________________________________________________________________________

22

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

23

Chapitre 1 : Le transistor MOS et ses mécanismes de dégradations

monotones

I. Introduction

Ce chapitre sert de base à l’ensemble du manuscrit. Il introduit tout d’abord le

principe général de fonctionnement du transistor Metal-Oxyde-Semiconducteur (MOS)

commun à tous les dispositifs de type Field Effect Transistor (FET) ainsi que ses

récentes évolutions en termes d’architecture, du nœud technologique 40nm jusqu’au

nœud 28nm. L’évolution vers l’architecture Fully-Depleted Silicon On Insulator (FDSOI)

s’est faite en deux temps, tout d’abord par l’optimisation des empilements de grilles de

type High-K sur substrat de silicium, donnant le nœud 28LP, puis par la modification de

la zone active, c’est-à-dire du substrat (ou des caissons) en une fine couche de silicium

sur oxyde épais (BOX) pour le nœud 28FD. C’est pourquoi, nous nous attacherons à

présenter en premier lieu la structure MOS classique et son fonctionnement standard,

puis les deux principales modifications qu’ont représenté le passage au diélectrique à

haute constante (High-K) dans le §II.2, puis à la structure FDSOI en régime totalement

déserté dans le §II.3. Nous soulignerons les conséquences sur les caractéristiques de ces

technologies (§II.4,), les principaux enjeux et les bénéfices qu’offre cette technologie pour

les nœuds CMOS les plus avancés, c’est-à-dire pour la génération FDSOI optimisée pour

la longueur de grille 28nm (28FD).

Ensuite, la fiabilité au niveau des dispositifs sera définie sur ces aspects généraux à

l’aide des principaux mécanismes de dégradations progressives que représentent les

dégradations de type Bias Temperature Instability (BTI) et par injections de porteurs

chauds communément appelé Hot-Carrier Injections (HCI).

II. Evolution du transistor MOS du 40LP au 28FDSOI

1. Evolution de l’architecture du transistor MOS du 40LP au 28LP

i. Architecture du transistor MOS conventionnel

Le transistor Métal Oxyde Semi-conducteur (MOS), également appelé MOSFET, est le

dispositif élémentaire de base de tout circuit intégré ou cœur digital en technologie

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone__________________________________________________________________________ CMOS (Complementary Metal Oxide SemiconductorMétal –––– Oxyde –––– Semi-conducteur

ses extrémités. La FFFFIGURE IGURE IGURE IGURE 1111----

FFFFIGURE IGURE IGURE IGURE 1111---- 1111 :::: Schéma en coupe du transistor MOSlargeur et la longueur du transistor, tSTI permettent d’isoler la zone active de

L’empilement Métal – Oxyde

capacité plane dont les électrodes de grille (G) et de

le semi-conducteur, sont séparé

matériau diélectrique. Le métal correspond ainsi à la grille

conducteur constitue la zone active dans laquelle le canal de conduction se forme

une polarisation adaptée.

La propriété d’isolant de l’oxyde est donnée par la capacité

C’ox (F/cm2) ou par sa valeur tenant compte de ses dimensions de longueur L

WG avec Cox= Cox’.WG.LG où :

où ε0 et εox sont respectivement les permittivités relatives du vide et de l’oxyde

épaisseur.

Plus l’épaisseur du diélectrique est fine plus

matériau) et plus fort sera le courant de drain qui pilote le fonctionnement du transistor

Meilleur sera l’isolant en termes

doit être maintenu faible, qu

L’application d’une différence de potentiel entre la grille et le

permet de moduler la charge d’électrons ou de trous

surface du semi-conducteur. Les contacts de source (S) et de drain (D) servent quant à

eux de réservoirs de charges permettant, sous l’effet d’une différence de potentiel

drain et la source (VDS=VD-V

deux réservoirs. Comme nous le verrons par la suite, pour une tension suffisante au

d’une tension seuil (Vth), la couche d’inversion se forme connectant les deux réservoirs de

source et de drain, puis la diff

de drain (ID) qui passe d’un régime linéaire (V

(IDsat) quand VDS devient supérieure à la tension de saturation (

dernier cas, le courant maximum

pour VGS=VDS= VDD, ce qui donne la performance maximum que peut fournir une

technologie CMOS optimisée à l’aide de son courant DC.

Le transistor MOS et ses mécanismes de dégradation monotone__________________________________________________________________________

24

Complementary Metal Oxide Semiconductor). Il est constitué d’un empilement

conducteur et de deux contacts dits de source et de drain situés à

---- 1111 représente la vue en coupe d’un transistor MOS.

chéma en coupe du transistor MOS standard. W et L sont respectivement la largeur et la longueur du transistor, tox est l’épaisseur de l’oxyde de grille. Les

la zone active de deux transistors mitoyens.

Oxyde – Semi-conducteur (FFFFIGURE IGURE IGURE IGURE 1111---- 1111) est équivalent à une

capacité plane dont les électrodes de grille (G) et de bulk (B), respectivement le métal et

sont séparées par un oxyde d’épaisseur tox qui joue le rôle de

Le métal correspond ainsi à la grille du transistor et le semi

conducteur constitue la zone active dans laquelle le canal de conduction se forme

La propriété d’isolant de l’oxyde est donnée par la capacité par unité de

ou par sa valeur tenant compte de ses dimensions de longueur L

sont respectivement les permittivités relatives du vide et de l’oxyde

l’épaisseur du diélectrique est fine plus la capacité Cox est grande

plus fort sera le courant de drain qui pilote le fonctionnement du transistor

termes de diélectrique, plus le courant de fuite qui le travers

doit être maintenu faible, quelle que soit la polarisation.

L’application d’une différence de potentiel entre la grille et le

charge d’électrons ou de trous contenue dans la couche active

conducteur. Les contacts de source (S) et de drain (D) servent quant à

eux de réservoirs de charges permettant, sous l’effet d’une différence de potentiel

VS), d’alimenter la circulation du courant latéral I

me nous le verrons par la suite, pour une tension suffisante au

), la couche d’inversion se forme connectant les deux réservoirs de

source et de drain, puis la différence de potentiel VDS va contrôler l’intens

) qui passe d’un régime linéaire (VDS faible) à un courant dit de saturation

devient supérieure à la tension de saturation (VDS

dernier cas, le courant maximum Ion obtenu à la tension d’alimentation V

, ce qui donne la performance maximum que peut fournir une

technologie CMOS optimisée à l’aide de son courant DC.

Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

est constitué d’un empilement

et de deux contacts dits de source et de drain situés à

représente la vue en coupe d’un transistor MOS.

W et L sont respectivement la

est l’épaisseur de l’oxyde de grille. Les tranchées de type

est équivalent à une

(B), respectivement le métal et

qui joue le rôle de

du transistor et le semi-

conducteur constitue la zone active dans laquelle le canal de conduction se forme sous

par unité de surface

ou par sa valeur tenant compte de ses dimensions de longueur LG et largeur

EEEEQQQQ.... 1111---- 1111

sont respectivement les permittivités relatives du vide et de l’oxyde, tox son

est grande (pour un même

plus fort sera le courant de drain qui pilote le fonctionnement du transistor.

e courant de fuite qui le traverse

L’application d’une différence de potentiel entre la grille et le bulk (VGB=VG-VB)

dans la couche active à la

conducteur. Les contacts de source (S) et de drain (D) servent quant à

eux de réservoirs de charges permettant, sous l’effet d’une différence de potentiel entre le

irculation du courant latéral ID entre ces

me nous le verrons par la suite, pour une tension suffisante au-delà

), la couche d’inversion se forme connectant les deux réservoirs de

va contrôler l’intensité du courant

un courant dit de saturation

DS ≥ VDsat). Dans ce

à la tension d’alimentation VDD est atteinte

, ce qui donne la performance maximum que peut fournir une

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

25

ii. Nitruration de l’oxyde

La réduction de l’épaisseur de l’oxyde de grille tox de nœud en nœud a permis en

premier lieu d’augmenter la capacité Cox avec l’EEEEQQQQ....1111----1111 et par conséquent le courant de

saturation Ion des transistors MOS, mais également de réduire certains effets parasites

liés à la réduction de la longueur du canal dénommé Short Channel Effect (SCE) (Sze

1981, Skotnicki 2002) et l’effet du fort potentiel de drain sur la hauteur de barrière

source/drain connu comme effet Drain-Induced Barrier Lowering (DIBL) (Skotnicki

2004). L’oxyde de grille utilisé pour les nœuds antérieurs au nœud 130nm était en

dioxyde de silicium SiO2. Il s’agit simplement de l’oxyde naturel du silicium. Il est obtenu

par oxydation du substrat de silicium (Si+O2) avec une excellente qualité d’interface Si/

SiO2. Autre propriété intéressante, il est un très bon isolant, de par la grande valeur de

sa bande interdite (Eg ≅ 9eV) et sa résistivité élevée (ρ = 1014 – 1016 Ω.cm). Ces propriétés

faisaient du SiO2 un candidat idéal, peu couteux, facilement processé de façon thermique

(800-1100°C) ou chimique (300-600°C), au fil de l’intégration des différentes générations

CMOS depuis le micromètre (en 1980) jusqu’au nœud 130nm (2002).

FFFFIGURE IGURE IGURE IGURE 1111---- 2222 :::: (Bravaix 2006) Caractéristiques de la densité de courant de grille en fonction de la tension de grille VG (sur substrat de type N) (a) pour des épaisseurs d’oxydes SiO2 allant de 12nm à 4.7nm, (b) puis en SiON de 3.8 nm à 1.2 nm.

Cependant, l’utilisation du diélectrique comme isolant n’est jamais totalement exempt

de courants de fuites qui le traversent entre la grille et le substrat suivant l’intensité du

champ vertical appliqué entre ses terminaux. Lorsque l’épaisseur d’oxyde tox commence à

être fortement réduite dans la gamme 12nm > tox > 3.5nm un courant de fuite

thermoïonique peut intervenir à fort champ vertical dans l’oxyde, qui évolue vers un

courant de fuite tunnel de type Fowler-Nordheim (FFFFIGURE IGURE IGURE IGURE 1111---- 2222 (a)(a)(a)(a)) pour les oxydes les

plus fins dans cet intervalle (Bravaix 2006). Puis pour les diélectriques très fins, c’est-à-

dire à partir de tox ≤ 3.5nm (FFFFIGURE IGURE IGURE IGURE 1111---- 2222 (b)(b)(b)(b)), la densité de courant de grille JG= IG /

WG.LG devient beaucoup plus importante traduisant l’effet tunnel direct entre la grille et

le substrat, dès les basses tensions de grille. En effet, dans un transistor MOS, l’oxyde de

grille constitue une barrière énergétique à l’injection de porteurs entre la grille et le

substrat. Cependant, ce courant de fuite IG à VG= 0 sur la grille peut devenir très élevé et

parfois du même ordre de grandeur que le courant de fuite du transistor (noté Ioff)

mesuré au drain (pour VG=0), ce qui se traduit par une augmentation de la

consommation statique néfaste pour le transistor, comme nous le verrons plus loin.

0 -2 -4 -6 -8 -10 -1210-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

100

RégimeFowler-Nordheim T

ox:

Capacités

7nm

12nm

5nm4.7nm

Tension de grilles [V]

J [A

/cm

2 ]

0 -1 -2 -3 -4 -5 -610-1010-910-810-710-610-510-410-310-210-1100

Tunnel direct

1A/cm 2

1.8 nm

1.5 nm

1.2 nm

Tox

:

3.8nm

2 nm

3.5nm

Tension de grille [V]

J [A

/cm

2 ](a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

26

La FFFFIGURE IGURE IGURE IGURE 1111---- 2222 illustre cette augmentation du courant de fuite avec la réduction de tox

pour un large intervalle d’épaisseur de diélectrique allant de 12nm à 1.2nm pour une

structure MOS classique Si/SiO2 (Bravaix 2006). On peut observer d’autre part dans la

FFFFIGURE IGURE IGURE IGURE 1111---- 2222 (b)(b)(b)(b) que la limite de densité de courant de 1A/cm2 donne une valeur

maximum acceptable pour une technologie, ce qui limite d’autant la tension

d’alimentation dans une capacité MOS par exemple ici à 1.8V pour tox= 1.2nm et 3V pour

tox= 1.5nm.

Grâce à l’utilisation de procédés de nitruration, il a été possible d’augmenter la

permittivité de l’oxyde de grille en s’affranchissant du remplacement du SiO2 à partir du

nœud 130nm. En effet, le nitrure de silicium Si3N4 possède une constante diélectrique

plus importante (KSi3N4 = 7) que celle de l’oxyde de silicium (KSiO2 = 3.9). Ainsi,

l’incorporation d’azote N dans l’oxyde SiO2 permet d’augmenter la constante diélectrique

conduisant à un composé de type SiOxNy de constante diélectrique intermédiaire,

donnant notamment en fonction du procédé de nitruration une constante KSiON = 5 dans

le cas de la nitruration plasma (Garros 2004).

iii. Utilisation de grilles métalliques

Jusqu’au nœud 40nm LP, la grille était constituée de polysilicium (silicium

polycristallin fortement dopé). En fonction du dopage du polysilicium de type N ou P, ce

choix permettait de bénéficier à la fois de transistors NMOS et PMOS ayant de faibles

valeurs de tensions de seuil Vth. Cependant lorsque le transistor se trouve en régime

d’inversion, la grille, du fait de son fort dopage (>1020cm-3), se retrouve en régime de

déplétion conduisant à une chute d’énergie potentielle dans la grille. On parle de

polydéplétion. Cette déplétion dans la grille s’étend sur une épaisseur de quelques

angströms (0.4nm à 1nm) suivant le niveau de dopage, induisant une augmentation

effective de l’épaisseur d’oxyde tox équivalente, ce qui crée alors un effet capacitif

parasite. Cet effet jusqu’alors négligeable devant l’épaisseur de l’oxyde, est devenu

contraignant avec la diminution des épaisseurs d’oxyde et d’autant plus compliqué avec

l’arrivée des diélectriques à haute constante, comme nous le voyons ci-après. La solution

choisie par STMicroelectronics a été de remplacer la grille en polysilicium par une grille

métallique en TiN (nitrure de titane) à partir du nœud 28nm LP en ajustant le travail de

sortie avec du tantale (Ta). En effet, la grille obtenue en TiN/Ta est un matériau de type

mid-gap, c’est à dire choisi pour son travail de sortie qui place le niveau de Fermi à la

moitié du gap du silicium. C’est donc un matériau spécifiquement choisi pour faciliter

l’obtention de tensions de seuils sensiblement symétriques pour les transistors NMOS et

PMOS (Rafik 2008).

iv. Introduction du High-K

Les oxydes de silicium nitrurés ont permis de résoudre le problème de l’augmentation

du courant de fuite de grille IG (et de drain Ioff) seulement à moyen terme. Pour pallier ce

problème à partir du nœud 32nm, l’utilisation de matériaux diélectriques High-K s’est

imposée conjointement au passage à la grille métallique TiN et aux siliciures (TiSi2,

CoSi2) pour faciliter l’ajustement des tensions de seuils dans les technologies CMOS. Les

matériaux High-K sont des matériaux dont la constante diélectrique εHK est plus élevée

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

27

(25 à 30) que celle du dioxyde de silicium SiO2 (KSiO2 = 3.9). A STMicroelectronics, le

matériau High-K HfO2 a été choisi depuis le nœud CMOS LG= 32nm et 28nm.

Ce diélectrique High-K choisi pour remplacer le SiO2 et SiON pour les nœuds les plus

avancés devait satisfaire un certain nombre de conditions, notamment :

- La stabilité vis-à-vis des différentes étapes de fabrication des transistors (en

particulier durant les étapes de recuit)

- La compatibilité avec les aspects industriels (temps de dépôts, coût, budget

thermique, …)

- Une faible quantité de défauts intrinsèques et un bon contrôle de son épaisseur

déposée

- La compatibilité avec les exigences en termes de fiabilité

Par ailleurs, l’interface Si/High-K est instable et le dépôt du High-K donne lieu à la

formation d’une couche d’oxyde interfaciale de type SiO2 par la migration d’atomes

d’oxygène à travers le matériau ou par des réactions thermodynamiques. De ce fait, la

réelle composition de cette couche interfaciale, son épaisseur et sa densité ne sont pas

contrôlées. C’est pourquoi une couche nitrurée intermédiaire (IL) de SiON de quelques

angströms à 1.5nm d’épaisseur est réalisée avant le dépôt du High-K. Ainsi, dans notre

cas, l’oxyde de grille est finalement composé d’une bicouche de type High-K + IL avec

comme matériaux HfO2/SiON (FFFFIGURE IGURE IGURE IGURE 1111---- 3333).

FFFFIGURE IGURE IGURE IGURE 1111---- 3333:::: Evolution de la structure MOS entre (a) la technologie low power (40LP) à grille en poly Si sur silicium p-well (b) la structure 28LP avec une grille métallique, le diélectrique High-K+IL (c) Zoom sur l’empilement des différentes couches utilisé pour le calcul de l’EOT (Equivalent Oxide Thickness) et Ceq.

La notion d‘EOT (Equivalent Oxide Thickness) est définie afin de déterminer l’apport

réel de l’introduction du High-K par rapport à l’oxyde de grille standard en SiO2. Cette

grandeur permet de ramener tout empilement de grille pour un diélectrique High-K

quelconque à l’épaisseur équivalente d’oxyde (et la capacité équivalente Ceq

correspondante) si le diélectrique utilisé était en SiO2. Ceci permet d’obtenir aisément

par rapport à la loi d’échelle de Moore (Moore 1965) l’épaisseur d’oxyde EOT équivalente

et le gain en capacité, et comparer différents matériaux ou différentes technologies en se

ramenant au SiO2 comme référence commune. Avec les FFFFIGURE IGURE IGURE IGURE 1111---- 3333 (b(b(b(b----c)c)c)c) l’EOT est

obtenu en posant tout d’abord pour le diélectrique en SiO2, la capacité où Cox = εoεSiO2/tox

= KSiO2/EOT qui est comparé à l’empilement que nous avons comme la mise en série des

deux diélectriques HK + IL donnant pour KSiO2/KIL= εSiO2/εSiON et KSiO2/KHK= εSiO2/εHfO2 la

relation en EOT suivante : + EEEEQQQQ.... 1111---- 2222

n+ n-SiON

1.7nm

Polysilicium

p-n+n-

p-

40LP node

n+IL SiON 1.5nm

1.5nm

HfO2 1.7nm

Metal

stack

n+

28LP node

Si p Well

STI

High-K

tIL

tHK

Si p-Wellp-Well

Couche SiON

interfaciale (IL)

Ceq

n- n-

(a) (b) (c)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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Ceci conduit avec εSiON =5 et εHfO2 = 25 à un EOT= 1.43nm pour le nœud 28LP qui est

composé ici (FFFFIGURE IGURE IGURE IGURE 1111---- 3333 (b(b(b(b----c)c)c)c)) d’une couche de 1.5nm de SiON et de 1.7nm de HfO2.

2. Evolution de l’architecture du transistor MOS du 28LP au

28FDSOI

i. Motivations pour l’architecture sur SOI

Historiquement, il y a trois raisons pour lesquelles la technologie de type Silicon On Insulator (SOI) a été développée. Dans les années 60 et 70, les dispositifs sur SOI

répondaient très bien aux contraintes liées aux applications spatiales, en particulier

l’exposition aux radiations naturelles et ionisantes (Cristoloveanu 1995). Une deuxième

raison est l’amélioration des performances en régime statique et en très haute fréquence

pour une même tension d’alimentation par le passage des transistors sur bulk aux

transistors sur SOI, notamment avec la présence de l’oxyde épais enterré, le BOX

(FFFFIGURE IGURE IGURE IGURE 1111---- 4444) qui entraîne l’élimination des capacités parasites drain/bulk et source/bulk.

Enfin, la dernière raison est la facilité de fabrication de la technologie SOI qui permet

d’économiser un certain nombre d’étapes technologiques comme le dopage des caissons

(ou substrat) pour les ajustements des tensions de seuil (en surface et volume), la

présence de poches (pockets) ou de halo qui dans le silicium bulk (FFFFIGURE IGURE IGURE IGURE 1111---- 3333 ((((aaaa))))) ont

pour rôle de limiter les effets canaux courts et le perçage. Cette simplification du process

a des applications directes pour la fabrication de micro capteurs, de MEMS et les

applications photoniques avec les guides d’ondes optiques réalisés en structures sur SOI.

Dans la technologie sur SOI, la source et le drain du transistor peuvent s’étendre

jusqu’au BOX, ce qui réduit la surface de jonction, diminue les courants de fuites et la

capacité de jonction (Celler 2003). Ces avantages offrent donc la possibilité de fabriquer

des circuits CMOS qui consomment moins, mais qui fonctionnent à plus haute fréquence

(meilleurs temps de commutation) dans une gamme de température plus large ce qui est

nécessaire pour les applications automobiles. De plus, il est possible d’ajuster les

épaisseurs des couches de l’UTB (tSi) et du BOX (tBOX), ce qui rend les structures sur SOI

plus flexibles.

Par ailleurs, les transistors sur SOI offrent l’avantage de continuer l’intégration

poussée des dimensions en poursuivant la loi de Moore (Moore 1965) tout en restant

planaire, ce qui offre également une compatibilité plus simple avec les nœuds

technologiques CMOS des nœuds antérieurs, tout en permettant la continuité de la

miniaturisation vers des longueurs de canal de transistors ultras courts. En effet, comme

nous le verrons plus loin, l’épaisseur des couches de la structure SOI comme tSi et tBOX

jouent un rôle clé parmi les paramètres liés aux réductions des dimensions des

transistors MOSFETs en technologie SOI, notamment sur l’effet canal court et vis-à-vis

du couplage entre la grille de commande face avant (Front Gate ou FG) et la face arrière

(Back Gate ou BG), qui peut prendre le rôle d’une seconde grille de commande à travers

l’oxyde épais enterré du BOX (Cristoloveanu & Celler 2008).

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ii. Architecture Fully-Depleted SOI

Le principe de la technologie SOI repose sur l’ajout d’une couche de diélectrique

supplémentaire entre la zone active et le substrat, comme illustré sur la FFFFIGURE IGURE IGURE IGURE 1111---- 4444.

FFFFIGURE IGURE IGURE IGURE 1111---- 4444 :::: (a) Architecture du transistor FDSOI à gauche et zoom (centre) sur l’empilement de la structure entre l’électrode de commande Front Gate (Cox,eq= CFG) et la face arrière commandée par le Back Plane (BP) à travers le BOX et la couche de silicium intrinsèque (c) micrographe TEM d’un transistor FDSOI (Vandooren et al. 2003).

Cette architecture améliore l’isolation entre les dispositifs et permet de réduire de

façon significative les capacités de source et de drain mais également d’éliminer la

majeure partie des effets parasites liés à l’architecture sur bulk (Cristoloveanu 2003;

Vandooren 2003; Fenouillet 2009). Nous pouvons résumer ci-dessous les avantages de la

technologie sur structure SOI en lien avec la simplification des procédés technologiques

(Cristoloveanu 2008):

Absence de dopage de la zone active de type Ultra-Thin-Bulk (UTB) en silicium

intrinsèque

Elimination des sources/drains réalisés par des multi diffusions

Absence des poches et halo utilisés dans les dernières générations LP silicium bulk

Commutation Off/On plus rapide du transistor liée à la pente sous-seuil plus

importante

Consommation statique plus faible, bénéfique pour les applications des SOC LP à

basse tension VDD

Meilleur comportement canal court malgré la réduction poussée des dimensions du

canal LG (et WG)

Performance en courant plus élevée de 20 à 30% par rapport au 40LP pour une même

tension VDD

Meilleur fonctionnement à haute température (125°-300°C) pour l’automobile et

l’aéronautique

Plus résistant aux irradiations naturelles et ionisantes pour le spatial

Cette structure permet d’être commandée en double grille (2G), où le rôle de la tension

substrat (VB) sur silicium bulk des nœuds précédant est remplacée par une seconde

électrode de commande le Back Plane (BP) ou Ground Plane, qui peut être une couche

fortement dopée de type N ou de type P, ce qui implique des polarisations opposées pour

BOX

n+ IL SiON 1.5nm HfO2 1.7nm

Metal stack

n+

28FD node

UTB STI

STI UTB

BOX

IL SiON

HK HfO2

tBOX

tSi

tIL

tHK

CBG

Cox,eq = CFG

BP BP

(b) (c)

(a)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

30

développer le régime d’inversion vis-à-vis de la couche active de silicium intrinsèque,

l’UTB, très fine (6nm à 10nm). De cet empilement, il en résulte que la zone de déplétion

couvre totalement le film de silicium selon son épaisseur, on parle alors de dispositif SOI

Fully Depleted (FDSOI). Quand l’épaisseur de l’UTB est plus importante et que la zone

déplétée ne s’étend pas sur l’ensemble de la profondeur de la couche, nous sommes dans

la catégorie des dispositifs de type SOI Partially-Depleted (PDSOI). Cependant

l’utilisation du PDSOI peut montrer quelques inconvénients dont le principal est de

rendre le substrat flottant, ce qui conduit à des effets parasites comme l’effet Kink, le

latch-up et l’effet bipolaire parasite (Cristoloveanu & Celler 2008). L’architecture FDSOI

offre de meilleures interfaces de couplage dû au fonctionnement en double grille, de

meilleures performances en courant et une excellente réduction des dimensions sans

effet canal court marqué. Ce meilleur contrôle électrostatique du FDSOI vient que la

charge dans la zone active ne varie plus avec la tension de grille mais à travers le

couplage capacitif entre les deux grilles. Il en résulte que le potentiel FG devient couplé

au potentiel BG, rendant les caractéristiques électriques du canal dépendantes de la

polarisation de la face opposée. Nous détaillons dans la section suivante les principales

modifications qu’entraine la structure FDSOI par rapport à la structure MOS

conventionnelle, dont nous allons rappeler tout d’abord les fondements des différents

modes de fonctionnement. L’objectif étant de souligner la spécificité du FDSOI ainsi que

les conséquences de cette nouvelle architecture sur les paramètres du transistor qui

auront de nettes incidences sur les performances, les effets parasites et la fiabilité du

transistor FDSOI à canal ultra court.

3. Régimes de fonctionnement du transistor MOS

i. Fonctionnement de la capacité MOS

Il est nécessaire de rappeler le principe de contrôle et de fonctionnement

électrostatique de la structure MOS conventionnelle sur silicium bulk à simple grille. On

dénombre trois régimes de fonctionnement d’une capacité MOS selon la valeur du

potentiel de surface noté ΦS au niveau de l’interface oxyde/silicium. Ce potentiel est

imposé au travers de la tension VG appliquée au niveau de la grille métallique. Nous

présentons ci-dessous le formalisme appliqué au cas du transistor NMOS (canal

d’électrons), le substrat du silicium étant de type P, les trous issus du processus

d’ionisation des dopants (atomes de bore) sont les porteurs majoritaires et les électrons

sont les porteurs minoritaires. Les trois régimes de fonctionnement de la capacité MOS

(type p) sont les suivants :

Le régime d’accumulation : ΦS < 0

Sous l’application d’un champ vertical négatif (VG <0) avec le substrat mis à la masse,

les trous, porteurs majoritaires présents dans le volume du substrat de silicium, sont

attirés vers l’interface oxyde/semi-conducteur. Il apparait alors une couche enrichie en

trous à proximité de cette interface : c’est le régime d’accumulation. Dans ce régime, la

capacité équivalente de la structure est donc égale à l’association en série des capacités

d’oxyde de grille Cox et d’accumulation Cacc :

+ EEEEQQQQ.... 1111---- 3333

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

31

Comme la charge en accumulation est importante (Cacc= -dQacc/dΦs ) la capacité de la

structure MOS se simplifie en accumulation comme C = Cg= Cox.

Le régime de bande plate : ΦS = 0

Cette condition de polarisation est particulière car elle caractérise le point de

changement de conductivité entre l’accumulation et la désertion des porteurs

majoritaires (trous) pour une valeur de potentiel sur la grille (VG = VFB) qui compense la

différence des travaux de sortie (Φms) de la diode MOS. Si l’on considère qu’il n’y a pas

de défauts dans l’oxyde, ceci conduit à la stricte égalité VFB= Φms qui dépend de la

nature des matériaux utilisés pour la grille métallique et le semi-conducteur de la zone

active. Il en résulte que le diagramme des bandes en énergie est plat, la charge globale

est neutre (Qsc = 0).

Le régime de déplétion : 0< ΦS < ΦF

Lorsqu’une polarisation VG positive est appliquée, le potentiel de surface ΦS devient

légèrement positif : les trous sont repoussés de l’interface oxyde/semi-conducteur

laissant uniquement une zone sans charges mobiles contenant les dopants comme

atomes fixes ionisés appelée zone de déplétion (ou zone de charge d’espace). Cette zone

de déplétion s’étend sur une profondeur notée Tdep et la charge de déplétion associée est

proportionnelle à Φ : ! EEEEQQQQ.... 1111---- 4444

" − ! − ! EEEEQQQQ.... 1111---- 5555

Où q représente la charge élémentaire (q≃ 1,602. 10+,-C), Na la concentration de

dopants dans le canal et εSi = 11.7 la permittivité relative du silicium (εo. celle du vide)

La capacité équivalente de la structure est donc égale à l’association en série des

capacités d’oxyde Cox et de déplétion Cdep : + EEEEQQQQ.... 1111---- 6666

Cette capacité peut s’exprimer alors en fonction de ΦS et Cox selon la relation :

./ !

EEEEQQQQ.... 1111---- 7777

ii. Principe de fonctionnement du transistor MOS

Il existe deux familles de transistors MOS : le transistor NMOS pour lequel la

conduction en régime d’inversion est assurée par les électrons et le transistor PMOS

pour lequel la conduction est assurée par les trous. Ce dispositif est composé de quatre

électrodes: la grille (G), le drain (D), la source (S) et le bulk (B) qui permettent

l'application de potentiels VG, VD, VS et VB respectivement. Considérons le cas le plus

répandu où le transistor NMOS (substrat P) possède une tension de seuil positive. Ceci

peut être obtenu soit par le choix de la différence des travaux de sortie (Φms) appropriée

(cas de la grille en métal) ou soit par une étape d’ajustement de tension de seuil dans le

cas des technologies CMOS standards (grille en poly silicium dopée). Il faut noter que le

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

32

premier cas est celui rencontré dans les technologies FDSOI (structure métal-oxyde-

silicium intrinsèque) par le choix du métal rendant Φms pour une valeur fixée au milieu

du gap, ceci permettant d’économiser l’étape d’ajustement de la tension de seuil. Ainsi

dans le cas standard (Vth >0), le transistor est alors qualifié de transistor normally Off, c’est-à-dire qu’à tension nulle sur la grille, il est normalement bloqué. D’autres familles

de transistors existent dans les anciennes technologies CMOS, celles qualifiées de

normally On, c’est-à-dire où le transistor est passant à VG=0 sur la grille quand Vth < 0

pour un transistor NMOS (Vth > 0 pour le PMOS), mais ces exemples sont peu utilisés

dans les générations CMOS fortement submicroniques. Restons dans le cas du transistor

NMOS standard. En logique, son principe de fonctionnement est apparenté à celui d'un

interrupteur commandé en tension entre deux états illustrés sur la FFFFIGURE IGURE IGURE IGURE 1111---- 5555 :

FFFFIGURE IGURE IGURE IGURE 1111---- 5555:::: Principe de fonctionnement d’un transistor NMOS : (a) dans l’état bloqué (état Off) pour VG = 0V, le transistor ne délivre aucun courant entre la source et le drain ; (b) dans l’état passant (état On), pour les tensions VG ≥ Vth et VDS > 0V, un courant d’électrons peut circuler du drain vers la source.

L'état bloqué: lorsque VG est inférieur à la tension de seuil Vth (VG < Vth), le champ

vertical est faible, aucun courant ne circule entre la source et le drain. En effet, la

source et le drain étant fortement dopés, une jonction PN s’établit avec le substrat,

résultant en une zone de déplétion.

L'état passant linéaire : le champ vertical augmente avec VG (VG > Vth) et permet

de moduler la densité de porteurs dans le canal tandis que le champ longitudinal avec

VDS > 0V, permet aux porteurs de se déplacer entre la source et le drain. Un canal

d’inversion se crée dans le substrat à proximité de l’oxyde, les charges présentes dans ce

canal sont soumises à l’effet de champ (FET). Lorsque la tension VD devient plus

importante, le canal est pincé, l’état dit passant sature à une valeur de courant fixée

par VGS. La valeur limite définissant l’entrée dans le régime saturé est définie au

premier ordre par la tension dite de saturation VDsat = VG–Vth.

En logique, le transistor idéal se comporte donc comme un commutateur parfait

(résistance du mode bloqué infinie et résistance du mode passant nulle) commandé par

la tension de grille.

Dans le régime de faible inversion, la polarisation de grille est donc inférieure à la

tension de seuil. La barrière énergétique est trop haute et seulement quelques porteurs

parviennent à la franchir par activation thermique. Un courant faible de diffusion

traverse alors le transistor MOS. Ce courant varie de façon exponentielle par rapport à

VG et est donné par la relation suivante (Sze 1981, Skotnicki 2000) :

(a) (b)

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0 122 3 45 6 δδδδ 7 − 4− 805 69 :;< 4 8=+8>?5 6 EEEEQQQQ.... 1111---- 8888

où @ 1 + ABCCDE+FG = 1 + δ = 1 + Cdep(ΦS )/Cox , avec δ le facteur d’effet substrat et γN le

coefficient de substrat communément appelé body factor (Sze 1985; HSPICE 1993)

introduit sans la polarisation substrat (VBS = 0) dans l’expression de Vth, pour les

dispositifs sur silicium bulk : H! !I EEEEQQQQ.... 1111---- 9999

où NB est le dopage du substrat (Bulk), ou de la zone active (caisson).

Ce qui permet de donner une première expression du couplage avec la zone active (le

substrat ou caisson) à travers l’effet body par l’utilisation de la tension de bulk (VBS)

utilisée dans les dispositifs sur substrat de silicium. Le couplage peut également

s’exprimer en fonction du paramètre n relié au couplage capacitif (en négligeant ici l’effet

des défauts d’interface) en fonction du potentiel de surface pour ΦS entre l’inversion

faible (ΦF ) et forte (2ΦF).

FFFFIGURE IGURE IGURE IGURE 1111---- 6666:::: (a) Caractéristiques du courant sous seuil en fonction de la tension de drain VDS du mode linéaire au mode saturé dans une technologie CMOS de la génération LP 130nm mettant en évidence l’augmentation du courant de fuite Ioff (VGS=0) (b) Courant sous seuil en fonction de la longueur de grille pour la technologie LP 40nm en régime linéaire (VDS= 50mV) montrant l’effet canal court sur Vth et en conséquence sur le courant Ioff.

Généralement, la vitesse à la commutation entre l’état off et l’état on se caractérise à

l’aide de la pente sous seuil SS (Subthreshold Slope), définie comme l’inverse de la pente

des courbes log(IDS) – VGS pour VGS < Vth ce qui donne:

4JKLMNK0 ))J8= 6+ 5 LPK) 4 + 6 . Q 5 ? EEEEQQQQ.... 1111---- 10101010

Cela montre que la pente sous seuil est fonction du couplage avec le dopage avec le

facteur n, qui tend vers une valeur idéale de 60mV /décade dans le cas de la technologie

FDSOI où n tend vers 1. Dans le cas des technologies sur substrat de silicium les valeurs

de SS sont plus importantes en raison de l’effet des états d’interface dont il faut tenir

compte en ajoutant un terme Cit/Cdep dans le facteur n, ce qui se traduit par une pente

plus faible des courbes log(IDS) vs. VGS sur la FFFFIGURE IGURE IGURE IGURE 1111---- 6666 (SS plus élevé) avec

l’augmentation des états d’interface qui se chargent pour ΦF ≤ ΦS ≤ 2ΦF.

0.0 0.2 0.4 0.6 0.8 1.010-8

10-7

10-6

10-5

10-4

10-3

10-2

∆VGS

DIBL = -140mV

Ioff

VDS

= 0.2 to VDD

= 1.2V step 0.2V

Isolated NMOS W/L= 10/0.10µm T

ox= 2.1nm, SiONC

oura

nt d

e dr

ain

[A]

Tension de grille [V]0.0 0.2 0.4 0.6 0.8 1.0

1E-12

1E-11

1E-10

1E-9

1E-8

1E-7

1E-6

1E-5

1E-4

1E-3

Tox

=1.7nm

SiON

LP C40

10µm

0.24µm

100nm

50nm

40nm

35nm

LG :

Cou

rant

de

drai

n [A

]

Tension de grille [V]

(a) (b)

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La tension de seuil Vth avec le facteur substrat permet de déterminer le couplage avec

le substrat par la dépendance de Vth en fonction de la tension substrat VBS. Ceci permet

de mettre en évidence l’effet du dopage et son profil en fonction de la profondeur dans le

substrat pour une extension de la zone de déplétion qui augmente avec VSB (cas NMOS).

Il en résulte que la tension Vth devient en fonction de la tension VBS (Sze 1985): 8> 8> + H!RS − 8I − ST EEEEQQQQ.... 1111---- 11111111

où Vth0 est la tension de seuil définie pour VBS = 0V et VBS < 0 est pour la polarisation en

inverse de la jonction drain-substrat et source-substrat, pour le transistor NMOS

(substrat P) et VBS >0 pour le transistor PMOS (caisson N). La valeur du Vth est donc

prépondérante pour établir les performances en courant, sa variation avec VBS en régime

inverse et direct peut être mise à profit pour gérer de façon statique et dynamique le

niveau de performance et de consommation en diminuant ou augmentant sa valeur

(Miyazaki et al. 2002). Ainsi, pour répondre aux différents besoins liés à différents

niveaux de performances en termes d’applications digitales, trois catégories de

transistors MOS sont développées dans les nœuds de générations CMOS récents, suivant

leur tension de seuil:

les transistors LVTLVTLVTLVT (Low Vth) à faible Vth pour les applications hautes performances ;

les transistors RVTRVTRVTRVT (Regular Vth) ou SVT (Standard Vth) à Vth standard ;

les transistors HVTHVTHVTHVT (High Vth) à fort Vth pour les applications basses consommations.

Au cours de cette thèse, seuls les transistors LVT et RVT ont été étudiés.

Dans le régime d’inversion forte, également appelé régime ohmique, le potentiel de

surface atteint la valeur particulière ΦS = 2ΦF pour laquelle est calculée la tension de

seuil d’inversion forte, i.e. une concentration de porteurs minoritaires (électrons) en

surface de la zone active (caisson P) sur une couche très fine. L’augmentation de la

tension de grille VG permet d’augmenter la charge d’inversion QInv comme |Qinv | =

Cox(VG – Vth). De même, l’application d’une faible tension sur le drain conduit à

l’augmentation du courant de manière linéaire avec VDS. Le courant de drain est ainsi

donné en régime ohmique par la relation suivante : 0 322 1 48= − 8> − K + δδδδ)806 80 EEEEQQQQ.... 1111---- 12121212

où µeff est la mobilité effective des porteurs dans le canal de conduction. La courbe de la

FFFFIGURE IGURE IGURE IGURE 1111---- 7777 (a)(a)(a)(a) montre l’évolution du courant de drain en mode linéaire pour la longueur

de grille LG variable dans une technologie CMOS récente Low Power (LP), optimisée

pour le nœud 40nm. On observe classiquement l’effet canal court (SCE) montrant la

réduction de la tension de seuil avec LG. De même, si nous considérons le gain en

transconductance à VDS fixé avec gm = δIDS/δVGS, ceci permet de mettre en évidence

l’augmentation de la mobilité effective avec la réduction de LG, comme l’augmentation de

la valeur du pic de gm en fonction de la tension de grille.

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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FFFFIGURE IGURE IGURE IGURE 1111---- 7777 :::: Caractéristiques en régime linéaire (VDS = 50mV) d’un transistor NMOS pour différentes longueurs de grille LG = 0.24µm, 100nm et 40 nm traduisant l’effet canal court (SCE): (a) sur le courant de drain IDS ainsi que (b) sur la transconductance Gm = δIDS/δVGS.

Si nous nous plaçons à VD = (VG – Vth)/n, la charge d’inversion à la position y dans le

canal où le potentiel prend la valeur V(y), peut totalement s’annuler au drain et créer un

point dit de pincement (pinchoff). Nous pouvons observer directement cela car la charge

d’inversion s’exprime comme |Qinv | = Cox(VG - Vth – n V(y)) qui au niveau du drain (y=

Leff) prend la valeur appliquée de VDS. Ensuite, plus VDS va augmenter, plus ce point de

pincement va se déplacer vers la source avec l’extension de la zone de charge d’espace

développée à partir de la jonction drain-substrat. La charge ne peut plus continuer à

augmenter, les porteurs du canal atteignent leur vitesse limite, le courant de drain ID ne

dépend plus de VDS et sature : c’est le régime de saturation. Le courant de drain dans le

régime de saturation est noté IDsat. Il s’obtient en remplaçant VDS par VDsat = (VG-Vth)/n =

(VG-Vth)/(1+δ) dans l’EEEEQQQQ.... 1111---- 12121212, conduisant à la dépendance quadratique suivante : 0U μ22 122 K8=+8>)? EEEEQQQQ.... 1111---- 13131313

Ce courant de saturation IDsat, également noté Ion, est défini comme étant le courant

débité par le dispositif lorsque VGS = VDS = VDD. Ion sert communément de référence

comme performance DC d’un nœud technologique CMOS. Le paramètre VDD qui

correspond à la tension d’alimentation est fixé pour une épaisseur d’oxyde de grille : il

est généralement spécifié et optimisé pour une génération technologique donnée de

transistors, en fonction du compromis entre les performances et la fiabilité qui sont liés à

l’intensité du champ latéral et vertical du dispositif en fonctionnement.

La FFFFIGURE IGURE IGURE IGURE 1111---- 8888 permet de distinguer les différents process introduits plus haut

effectués dans la technologie CMOS 28nm Low Power (LP28), suivant les types

d’applications où le tracé de IDS1/2 en fonction de VGS avec l’EEEEQQQQ.... 1111----13131313, donne la pente avec

le facteur β = ((1/2n) µeff Cox’W/Leff )1/2 . Ceci permet d’obtenir directement la tension de

seuil en régime saturé (VTSo), tenant compte de l’effet DIBL (à fort VDS). On constate que

la gamme de tension de seuil peut varier significativement entre la filière SLVT (super

low Vth) où VTSo = 0.25V pour les applications hautes performances, et la filière HVT

(high Vth) où VSTo= 0.42V dédiée aux applications basses consommations.

0.0 0.2 0.4 0.6 0.8 1.00

50

100

150

200

250

VDS

= 50mV

Tox

=1.7nm

SiON

LP C40

0.24µm

100nm

40nmLongueur de Grille :

Cou

rant

de

drai

n [µ

A]

Tension de grille [V]

0.0 0.2 0.4 0.6 0.8 1.00.0

0.5

1.0

1.5

2.0

2.5

µmax

VDS

= 50mV

Tox

=1.7nm

SiON

LP C40

0.24µm

100nm

40nm

LG :

Tra

nsco

nduc

tanc

e [m

S]

Tension de grille [V]

(a) (b)

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FFFFIGURE IGURE IGURE IGURE 1111---- 8888 :::: Caractéristiques IDS1/2 – VGS en régime saturé (mesuré pour VDS = VGS) d’un transistor NMOS de la filière 28LP pour différents process SLVT (super low Vth) et LVT (low Vth) pour les applications hautes performances et RVT (regular Vth), HVT (high Vth) pour la basse consommation.

La FFFFIGURE IGURE IGURE IGURE 1111---- 9999 (a)(a)(a)(a) donne l’évolution du courant de drain IDS en fonction de la tension

de drain VDS pour différentes valeurs de la tension de grille VGS d’un transistor NMOS de

la technologie L= 0.25µm (tox = 5nm, VDD= 2.5V). Les régimes linéaire et saturé sont

délimités par la droite d’extrapolation de la conductance (FFFFIGURE IGURE IGURE IGURE 1111---- 9999 (b)(b)(b)(b)) comme Gd =

δIDS/δVDS à VGS fixé. Ceci permet d’obtenir simplement la tension VDsat quand Gd tends

vers 0 pour chaque VGS.

FFFFIGURE IGURE IGURE IGURE 1111---- 9999 :::: (a) Caractéristiques IDS(VDS) d’un transistor NMOS de la technologie L= 0.25µm (VDD= 2.5V) pour différents VGS. (b) La conductance Gd permet d’obtenir la tension VDSat qui délimite le régime linéaire du régime saturé (Gd → 0).

Le courant de saturation Ion doit toujours être maximisé afin de charger et décharger le

plus rapidement possible l’ensemble des capacités associées au transistor, puis aux

transistor NMOS et PMOS formant les cellules CMOS de base, de façon à réduire les

délais intrinsèques par porte puis au niveau du bloc fonctionnel et du circuit.

0.0 0.2 0.4 0.6 0.80.000

0.002

0.004

0.006

0.008

0.010

0.012

0.014 Process:

VTo

= 0.42V

VTo

= 0.25V

HVT

SLVT

LP28 WG/L

G= 1µm / 30nm

LVTRVT

VDmes

= VGmes

I DS

1/2 [

A1/

2 ]

Tension de grille [V]

0.0 0.5 1.0 1.5 2.0 2.50

1

2

3

4

5

6

7tox

= 5nm, SiON

Vg=0.75 à 2.5V step 0.25V

W/L=10/0.25µm

Cou

rant

de

drai

n [m

A]

Tension de drain [V]0.0 0.5 1.0 1.5 2.0 2.50123456789

101112

VDSat

(VGS

= 2.5V)

mode linéaire mode saturé

tox

= 5nm, SiON

Vg=0.75 à 2.5V step 0.25V

W/L=10/0.25µm

Con

duct

ance

Gd

[mS

]

Tension de drain [V]

(a) (b)

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4. Paramètres caractéristiques du transistor MOS

i. D’un point de vue transistor

Un nœud CMOS est défini par ses dimensions optimisées en termes de longueur

minimale utilisée (LG) pour le cœur logique (core), l’épaisseur de son diélectrique (tox) et

sa tension d’alimentation (VDD). Le circuit digital sur puce peut présenter plusieurs

cœurs (FFFFIGURE IGURE IGURE IGURE 1111---- 10101010 (a)(a)(a)(a)), plusieurs blocs à différents dispositifs entre le cœur et les

entrées/Sorties (IO) de dimensions (LG, tox, VDD) croissantes. Par conséquent, nous

pouvons avoir plusieurs process sur une même puce présentant des tensions de 1V, 1.8V,

2.5V ou même 3.3V du cœur logique aux IOs. Le courant de saturation Ion qui traduit la

vitesse du transistor et le courant de fuite Ioff qui caractérise les fuites et la

consommation statique du transistor vont être les premiers indicateurs des

performances d’un transistor MOS. Le ratio des courants Ion/Ioff est souvent utilisé pour

comparer et évaluer les performances de plusieurs dispositifs, ou de différentes

technologies. Le courant de fuite Ioff a deux contributions majeures dans l’état Off

(FFFFIGURE IGURE IGURE IGURE 1111---- 10101010 (b)(b)(b)(b)), celle venant du drain à VGS=0 quand VDS= VDD et celle venant de la

fuite de grille, qui augmente fortement avec la réduction de l’épaisseur de l’oxyde tox.

FFFFIGURE IGURE IGURE IGURE 1111---- 10101010 :::: (a) Puce multi-cœurs (6 cœurs) en CMOS 40nm - Source Intel Corp.(b) Illustration des contributions des courants de fuites pour le nœud 30nm sur substrat de silicium entre la grille en SiON et la grille HK+IL / MG.

Le passage à la structure de grille HK + IL et grille métallique a réduit fortement les

courants de fuites sans toutefois les éliminer, en raison de la constante diélectrique

élevée et de l’effet canal court. De même, quand le potentiel sur la grille est à l’état haut

(VGS= VDD, VDS=0), une partie de la fuite provient des porteurs qui traversent la grille par

l’effet tunnel (FFFFIGURE IGURE IGURE IGURE 1111---- 11111111 (a)(a)(a)(a)) venant du substrat, de la source et du drain. Dans les

technologies à EOT très mince, lorsque la longueur de grille diminue, le courant de fuite

Ioff augmente, de même que le courant de saturation Ion (EEEEQQQQ.... 1111----13131313), ce qui rend (FFFFIGURE IGURE IGURE IGURE 1111----

11111111 (a)(a)(a)(a))))) le rapport Ion/Ioff fortement dépendant du nœud technologique LG, tox, VDD. Des

solutions technologiques permettant d’optimiser le contrôle des courants de fuite existent

(Skotnicki 2008), mais cela a souvent un impact négatif sur le courant débité. Le défi est

donc d’optimiser au mieux le ratio Ion/Ioff (FFFFIGURE IGURE IGURE IGURE 1111---- 11111111 ((((bbbb))))) selon l’application visée

performance vs. basse consommation.

Pour des applications hautes performances (HP), comme les microprocesseurs, la

maximisation des performances est recherchée : le courant Ion doit être le plus élevé

possible. La fuite Ioff ne représente plus dans ce cas une contrainte très importante. A

l’inverse, pour les applications basses consommations de type système sur puce (SOC), la

2 S D S D

I Goff

IOff I Off

I Goff

High - K

IL SiON

Poly Si

TiN TiN

Substrat Si Substrat Si (a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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fuite Ioff doit être fortement minimisée : l’alimentation de ce type d’application étant

assurée par des batteries, une autonomie maximale doit être garantie.

FFFFIGURE IGURE IGURE IGURE 1111---- 11111111:::: (a) Proportions de courants Ion/Ioff et IGon/ IGoff dans les transistors IO NMOS (tox= 3.1nm) et le cœur logique (tox= 1.7nm) en fonction de la longueur de grille (WG=1µm) de la technologie LP 30nm (substrat silicium). (b) Figure de mérite représentant le courant de fuite Ioff

en fonction de Ion pour des transistors NMOS avec différentes longueurs de grille LG = 24; 26; 30; 34nm, en technologie 28FDSOI. Lorsque la longueur de grille LG diminue, les courants Ion et Ioff augmentent.

ii. D’un point de vue circuit

Au niveau d’un circuit, deux paramètres importants permettent de connaître les

caractéristiques fondamentales liées aux performances des transistors MOSFETs

utilisés : la consommation statique et dynamique et le temps de commutation. Prenons

l’exemple d’une porte élémentaire comme la porte inverseuse composée d’un transistor

PMOS et NMOS qui, associés avec leur entrée et sortie communes, réalisent la fonction

inverse. Les deux transistors sont successivement passants au cours d’un cycle de charge

(PMOS) et décharge (NMOS) de telle sorte que l’état 0, est passé à l’état 1 en sortie et

inversement comme illustré sur la FFFFIGURE IGURE IGURE IGURE 1111---- 12121212.

FFFFIGURE IGURE IGURE IGURE 1111---- 12121212 :::: (a) Schéma d'un inverseur CMOS en fonction du signal sur la grille (b) Schéma de la cellule CMOS inverseuse au cours d’un cycle de décharge – charge, en fonction de la polarisation entre la sortie et l’entrée Vout = f(VIn) où pour le transistor NMOS VIN= VGS,N et VOUT = VDS,N tandis que pour le transistor PMOS VGS,P = VIN – VDD et VDS,P = VOUT – VDD dû à l'inversion de la référence de tension avec VS,P= VDD.

0.01 0.1 1 10104

105

106

107

108

109

1010

NMOS FullPMOS Open

1.7

3.1Tox

(nm) :

Longueur de grille [µm]

I ON (

VD

D, V

DD)

/ IO

FF (

0, V

DD)

100

101

102

103 Tox

(nm) :

3.1

1.7

IGO

N (

VD

D, V

DD)

/ IG

OF

F (

0, V

DD)

600 700 800 900 1000 1100100

101

102

103

L = 24nm L = 26nm L = 30 nm L = 34nm

I off [

nA/µ

m]

Ion [µA/µm]

Evolution souhaitée des performances

T

CL

VOut

VDD

VIn IDN

IDP

CL

0

VDD

0

VDD

(a) (b)

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

39

Il en résulte que Vin passe de 0 à VDD en entrée alors que Vout étant à VDD descend à

zéro. Le maximum de courant a lieu pendant les transitoires où la commutation a lieu

vers Vin ≅ VDD/2. On constate que sur les équipotentielles, un seul des transistors est

alternativement passant quand l’autre est bloqué et vice versa. La consommation

statique par transistor est donc dans ce cas théoriquement nulle, car la cellule ne dissipe

aucune énergie. Cependant avec la réduction de l’épaisseur de l’oxyde de grille (tox= EOT)

et de la longueur des transistors (LN, LP), les courants de fuites augmentent fortement ce

qui nous éloigne de ce comportement idéal.

A. Consommation statique et Dynamique

Si nous considérons que Ioff,N et Ioff,P sont les contributions des transistors NMOS

quand Vin= 0 (Vout = VDS,N= VDD), et du PMOS quand Vin= VDD (Vout = VDS,P= 0),

respectivement, alors la consommation statique réelle de la porte s’exprime comme : WU 22800 R22,! + 22,WT800 EEEEQQQQ.... 1111---- 14141414

avec VDD la tension d’alimentation et Ioff le courant moyen de fuite pour VGS,N = VGS,P =

0V.

Dans la majorité des cas les portes CMOS sont connectées à la grille d’entrée des portes

suivantes, elles sont donc chargées par effet capacitif entrainant une discontinuité de la

consommation. L’énergie qu’elles consomment n’est dissipée que lors du cycle dynamique

(FFFFIGURE IGURE IGURE IGURE 1111---- 12121212) de charge et décharge des capacités constituées par les grilles des

transistors de l’étage suivant. Si l’on considère un cycle entre la charge et la décharge de

la porte au cours des transitions des états 1→0→1, la charge transférée s’exprime

comme Q = CL. VDD où CL est la capacité totale de la porte.

Il en résulte qu’au cours de la période T, le courant moyen tiré de l’alimentation est Imoy = Q/T = CL.VDD.f. Ainsi, la puissance moyenne dynamique dissipée au cours du cycle

s’obtient comme :

WX,YZ YZ. 800 800[5 . 800 . 2 EEEEQQQQ.... 1111---- 15151515

Cette dernière expression montre que la puissance dynamique est fonction de la

fréquence d’utilisation et augmente comme le carré de la tension d’alimentation. Un défi

important rencontré avec la continuité à l’intégration des technologies CMOS est donc de

trouver le compromis à réduire la puissance dynamique dans les circuits CMOS qui

voient leur fréquence de fonctionnement augmenter avec Ion, vis-à-vis de la réduction de

VDD, notamment pour les cœurs logiques.

B. Délai et facteur de mérite

Le délai intrinsèque d’un transistor NMOS (τn) et PMOS (τp) combiné à celui de la

cellule de base CMOS inverseuse peut se définir par la relation au courant lors de la

décharge et charge de la porte avec : \ ]]]].800?]]]]] R\?.\T ]]]800 7 ?,! + ?,W9 EEEEQQQQ.... 1111---- 16161616

où ^_]]] est la capacité intrinsèque impliquée au cours du cycle de charge-décharge de la

porte, VDD la tension d’alimentation et Ion le courant moyen de saturation.

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

40

Si nous considérons plus précisément cette expression, nous devons tenir compte du

fait que lors de la décharge, le trajet de polarisation réel vu par le transistor NMOS est

entre VTN et VCom ≅ VDD/2 (front montant de VIn) alors que coté PMOS (pour la charge), il

est entre (VDD+VTP ) et VCom (front descendant). De même, le délai intrinsèque dépend de

la capacité intrinsèque du transistor non chargé, où les deux transistors atteignent VCom

en mode saturé, où la capacité équivalente est CL = 2/3 WG.Leff Cox’. Il en résulte que pour

le transistor NMOS nous avons pour son délai intrinsèque :

\? Q 1=. 22 800 ` ! 1=224800 +8!6a Q . 22 b 800!4800 +8!6c EEEEQQQQ.... 1111---- 17171717

où KN =µn Cox’ est le terme multiplicateur issu de la notation SPICE (HSPICE 1993).

La vitesse de commutation de la porte comme du transistor est donc, par le délai

intrinsèque, directement dépendante du courant de saturation Ion et augmente comme

Leff2, plus représentatif de la longueur électrique du transistor (Leff= 2/3 LG). Ce délai est

indépendant de WG et fortement dépendant de VDD. La porte en réalité est toujours

connectée dans son utilisation courante à une autre porte en sortie, comme dans le cas

d’oscillateur en anneau, d’arbres d’horloge ou de buffers pour charger un étage de forte

charge. Nous devons alors tenir compte des termes de capacités extrinsèques dues aux

interconnexions et à la capacité d’entrée de la porte que l’on charge ou des n portes

connectées (Fan out). Dans ce cas, le délai intrinsèque de la porte CMOS avec l’EEEEQQQQ.... 1111----16161616

doit ajouter le délai extrinsèque τext = τwire + n.τint,o tenant compte respectivement de la

capacité due aux interconnexions et du délai ajouté par la capacité d’entrée de chaque

inverseur connecté à l’inverseur considéré (1 à n). Pour les inverseurs chargés, la

capacité en sortie liée à la topologie comme les capacités de recouvrement grille-drain et

grille-source(CGD et CGS) et entre les jonctions et le substrat (CDB, CSB) ont également un

poids non négligeable, c’est une des raisons qui justifie que l’optimisation des portes

CMOS en fonctionnement dynamique ne nécessite pas uniquement des performances en

courant (Ion) mais également de réduire CGD et CGS, notamment grâce aux procédés

technologiques d’optimisation des structures source drain. Le délai par porte (et par

transistor) constitue donc un paramètre capital pour l’amélioration des circuits en

utilisation AC. Finalement, avec les EEEEQQQQSSSS.... 1111----14,15,14,15,14,15,14,15,11116666 nous pouvons établir un facteur de

mérite (Q) en tenant compte de la puissance totale dissipée par porte Ptot= PStat + PAC et

son temps de propagation τpd avec : " \. W EEEEQQQQ.... 1111---- 18181818

5. Spécificités de la technologie FDSOI

Comme nous l’avons introduit au début de ce chapitre le passage à la technologie

FDSOI s’est faite en deux temps, tout d’abord par l’optimisation de l’empilement de grille

HK et grille métal pour le nœud CMOS 32nm, puis à la structure complètement déplétée

SOI pour le nœud CMOS 28nm. Même si les avantages de la filière 28FD sur les

dispositifs à substrat silicium ont été introduits (§II-2-ii), il est important de souligner la

spécificité et les avantages de la structure FDSOI qui font que ce process est meilleur

que les nœuds fortement submicroniques précédant.

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

41

FFFFIGURE IGURE IGURE IGURE 1111---- 13131313 :::: (Markov et al. 2011) Caractéristiques IDS-VGS pour une population de 200 dispositifs (a) du nœud 35nnm simulé avec l’effet de fluctuation de dopants (RDD) et de la rugosité de bord de ligne (LER), (b) dans le nœud 18nm avec les mêmes contributions. L’insert montre les distributions de Vth et la déviation standard σ , sur un ensemble de 1000 dispositifs.

Le premier point est l’immunité aux effets canaux courts où l’UTB assure un chemin

de conduction entre la source et le drain très proche de la grille de commande, ce qui

rend le contrôle électrostatique excellent sur tout le canal. Il en résulte une meilleure

pente sous seuil SS (§II-3-ii) et l’effet DIBL comme l’effet SCE présentent des valeurs

réduites par rapport au silicium bulk.

La variabilité importante dans la filière 40LP jusqu’au 28LP est fortement réduite

dans le 28FD en raison de l’absence de dopage de l’UTB (film mince intrinsèque),

d’implantations pour la réalisation des poches (ou halos) pour contrôler les

caractéristiques électriques et ajuster la tension de seuil à une valeur relativement

constante sur une plus large gamme de longueur de dispositifs. En effet, l’absence de

dopage initial de la couche active comme d’implantation d’ajustement de seuil propre aux

filières CMOS bulk à plusieurs valeurs de Vth (§II-3-ii), élimine le problème majeur de

fluctuation statistique et aléatoire de Vth à dimension fixée.

Comme le montrent les FFFFIGURE IGURE IGURE IGURE 1111---- 13131313 (a(a(a(a----b)b)b)b) entre les nœuds 32nm et 28nm, cette

fluctuation des résultats électriques au niveau transistor a plusieurs origines liées au

process (Markov et al. 2011; Angot 2014):

la fluctuation aléatoire du dopage discret (RDD)

la rugosité du bord des lignes (LER)

la granularité de la grille en poly silicium (MGG)

Les variations à la fois au sein de l’oxyde de grille comme l’épaisseur physique, la

permittivité du diélectrique mais également dans le substrat comme les variations

associées aux différentes couches qui subissent les implantations et recuits

thermiques, les épaisseurs de films minces.

La technologie FDSOI présente aussi l’avantage d’avoir de faibles résistances d’accès

source/drain, une forte réduction de leurs capacités de couplage avec le substrat et des

courants de fuites, une bonne immunité aux phénomènes de latch-up et de kink

rencontrés dans le SOI partiellement déplété (Celler & Cristoloveanu 2003).

Le nœud 28FD montre des performances similaires que le nœud LP 20nm en silicium

bulk, pour un coût de fabrication bien plus faible, fournissant une meilleure efficacité de

puissance que le 28LP haute performance ou basse consommation. Alors que les

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

42

transistors PDSOI sont couramment employés pour l’utilisation dans certains

microprocesseurs à haute performance (§II-2-ii), les transistors FDSOI ont un net

avantage pour une meilleure intégration plus poussée en dimensions. Le fait que le

transistor fonctionne en déplétion complète (la zone de charge d’espace couvre tout

l’UTB), la charge d’espace du transistor FDSOI montre une faible variation avec la

tension de grille, ce qui renforce le contrôle de la grille sur la charge d’inversion

(Cristoloveanu 1995; Colinge 1996).

i. Tension de seuil

Un des avantages de la technologie FDSOI est son application en multi-Vth possible

suivant les matériaux employés entre la face avant et la face arrière pilotée par le back plane (Noel 2011). Le potentiel développé à la face avant FG et la face arrière BG sont

couplées de telle sorte que les caractéristiques du canal en surface, commandée en

premier lieu par la tension VGFG, varie avec la polarisation appliquée sur la grille face

arrière. Ceci traduit la propriété d’utilisation du FDSOI en double grille où la tension

substrat (VBS) considérée pour les structures standards en silicium bulk, devient une

polarisation de commande supplémentaire face arrière que l’on nommera VG,BG.

Il en résulte que suivant le signe de la tension VG,BG qui polarisera en régime

d’accumulation ou d’inversion, le canal de conduction à travers l’UTB aura une

profondeur verticale qui dépendra du couplage entre les deux grilles de commande (Noel

2011; Angot 2014). Ceci va modifier les caractéristiques habituelles du transistor MOS

classique en introduisant le terme de couplage capacitif R qui est fortement dépendant

de la topologie de la structure et des polarisations utilisées.

Comme nous l’avons spécifié dans le §II-3-ii, nous nous sommes restreints aux

transistors des filières 28FD de type RVT (standard) et LVT (haute performance) qui

sont compatibles avec les générations CMOS précédentes. Comme l’illustre la FFFFIGURE IGURE IGURE IGURE 1111----

14141414, l’utilisation de la tension de bulk dans ce cas par l’intermédiaire du BP de type P à

travers l’oxyde épais du BOX d’épaisseur tBOX, devient la tension de fonctionnement en

double grille VG,BG = VBS qui peut polariser la face avant en mode d’inversion, de

déplétion et d’accumulation suivant le signe et l’amplitude de VGBG (Lim & Fossum

1983; Cristoloveanu 1999). 8=,S= −8>,S= , Id, R8=,I= −8>,I=T EEEEQQQQ.1.1.1.1----19191919

L’application de VBS (FFFFIGURE IGURE IGURE IGURE 1111---- 14141414 (a)(a)(a)(a)) lors du fonctionnent des transistors FDSOI

module la tension de seuil à travers le couplage entre le FG et BG comme l’effet body

dans le MOS classique. Sur la FFFFIGURE IGURE IGURE IGURE 1111---- 14141414 (b(b(b(b----c)c)c)c), ceci peut être observé par la variation

des tensions de seuil VTN, VTP avec VBS entre la polarisation reverse (RBB) et directe

(FBB) pour chaque transistor.

Cette dépendance est utilisée tout d’abord de façon distincte grâce au niveau de dopage

des BP par rapport à l’empilement des structures FDSOI à l’aide de ∆φBP, mais

également par l’utilisation de la tension face arrière VG,BG= VBS (Noel 2011). En effet,

pour l’utilisation standard (RVT) dans l’exemple de la FFFFIGURE IGURE IGURE IGURE 1111---- 14141414, , , , les transistors

NMOS ont le BP non polarisé avec VBS=0 tandis que pour l’utilisation haute performance

(LVT), les PMOS sont avec VBS= -VDD (FBB). L’utilisation des modes FBB et RBB avec

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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des caissons de dopage opposé permet de garantir et rétablir une symétrie dans les

valeurs de Vth comme observé par les caractéristiques IDS – VGS en mode de saturation

qui traduit la commutation entre l’état Off et l’état On.

FFFFIGURE IGURE IGURE IGURE 1111---- 14141414 :::: (a) Courant sous-seuil en mode de saturation (VDS= ±1V) des transistors NMOS et PMOS FDSOI HK-MG à BP de type P polarisés en fonction de VBS entre le mode RBB (reverse) et FBB (forward). Evolutions des tensions de seuils en mode linéaire et saturé laissant apparaître l’effet DIBL (b) pour les transistors NMOS 28FD RVT (c) pour les transistors PMOS 28FD LVT.

Ainsi, grâce à ces deux leviers, il est possible d’obtenir trois, (voire quatre) valeurs de

tensions de seuils (SLVT), LVT, RVT et HVT (FFFFIGURE IGURE IGURE IGURE 1111---- 8888) suivant l’amplitude des

tensions de seuil. Par conséquent, il est possible d’obtenir trois (quatre) niveaux distincts

entre les performances en fréquence (bas Vth) et consommation (haut Vth).

Le TTTTABLEAU ABLEAU ABLEAU ABLEAU 1111---- 1111 récapitule les trois principaux cas de polarisation du BP pour les

transistors NMOS et PMOS en fonction des différentes tensions de seuil dédiées aux

applications LVT, RVT et HVT.

NMOSNMOSNMOSNMOS

VVVVBSBSBSBS 0 V0 V0 V0 V VVVVDDDDDDDD (RBB)(RBB)(RBB)(RBB)

BP – n/N-well RVT LVT

BP – p/P-well HVT RVT

PMOSPMOSPMOSPMOS

VVVVBSBSBSBS 0 V0 V0 V0 V

BP – n/N-well HVT RVT

BP – p/P-well RVT LVT

TTTTABLEAU ABLEAU ABLEAU ABLEAU 1111---- 1111:::: Différents scénarios des trois principales tensions de seuil (LVT, RVT et HVT) pour les transistors NMOS et PMOS en fonction de la nature des caissons (P-Well, N-Well) et des back plane (BP-n, BP-p).

ii. Courant de drain

Comme pour le cas du transistor MOSFET classique sur substrat de silicium (§II-3-ii), nous pouvons modifier l’EEEEQQQQ.1.1.1.1----12121212 pour le transistor FDSOI en incluant le mobilité

-1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.010-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

+1

-1 +1

-1V

BS [V] pas de 0.5V

NMOSPMOS

EOT= 1.45nm

28FD

WG/L

G= 1µm / 30nm |VD

mes | = 1VC

oura

nt d

e dr

ain

[A]

Tension de grille [V]

-1.5 -1.0 -0.5 0.0 0.5 1.0 1.50.0

0.1

0.2

0.3

0.4

0.5

0.6

DIBL

RBB

FBB

VT linéaire VT

sat @V

GS=V

DS

LVT NMOS

28FD WG/L

G= 1µm / 30nm

VT

N, S

at, V

TN

, Lin

[V

]

Tension du substrat [V]

-1.5 -1.0 -0.5 0.0 0.5 1.0 1.50.0

-0.1

-0.2

-0.3

-0.4

-0.5

-0.6

DIBL

FBBRBB

VTsat

@VGS

=VDS

VT linéaire

LVT PMOS

28FD WG/L

G= 1µm / 30nm

VT

P, S

at, V

TP

, Lin

[V]

Tension de substrat [V]

(b)

(c)

(a)

----VVVVDDDDDDDD (FBB)(FBB)(FBB)(FBB)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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effective µeff à travers sa modélisation au second ordre en fonction des facteurs de

réduction de la mobilité (Ghibaudo 1988; Mourrain et al. 2000; Fleury et al. 2008) :

0 122 34.eR8=+8>,S=T.eR8=+8>,S=T6 R8= − 8>,S= − K + fT 80 )80 EEEEQQQQ.... 1111----20202020

où µ1 est la mobilité à faible champ des porteurs du canal face avant, θ1 est le coefficient

d’atténuation de la mobilité qui tient compte de l’effet des résistances série drain-source

RSD avec θ1 = θo+ W/Leff µ1Cox RSD, puis θ2 le facteur d’atténuation de mobilité du second

ordre.

III. Mécanismes de dégradation monotone du transistor

MOS

1. Mécanisme de dégradation BTI

i. Définition des dégradations NBTI et PBTI

La dégradation de type Bias Temperature Instability (BTI) a historiquement

commencé par l’étude sous polarisation négative NBTI (Negative Bias Temperature Instability) car elle intervient dans les transistors PMOS de façon beaucoup plus

marquée que dans les transistor NMOS (Schroder 2007; Grasser 2014). Cette

dégradation s’apparentait aux phénomènes de contaminations ioniques dans les oxydes

de grille par diffusions d’espèces sous l’application du champ électrique (Deal et al. 1967;

Jeppson & Svensson 1977a).

FFFFIGURE IGURE IGURE IGURE 1111---- 15151515 :::: (a) Configuration électrique d’une contrainte NBTI en digital sur les équipotentielles en VGSP= -VDD quand VIn = 0 à haute température pour le transistor PMOS. (b) La contrainte est interrompue pendant les phases de caractérisations électriques des paramètres du transistor MOS (ronds bleus sur le chronogramme).

La dégradation BTI se traduit par une dérive de tous les paramètres électriques du

transistor MOS sous l’application d’une tension de grille VGS négative dans un

environnement à haute température, l’étude étant généralement faite à 125°C (Denais

2005). Il s’agit d’un mécanisme statique de dégradation puisqu’il intervient en l’absence

IL

HK

Grille

Caisson-N

n+

DrainSourceWell

Substrat-p

p-

p+ p+p-

STI

VDD VDD 0 V

0 V

VGSP

VDD

-VDD

Temps

0

VIn

0

0

-VDD

0VDSP

VOut

Temps

Temps

0

0

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

45

d’un courant de porteurs à travers le canal (VDS = 0V). Sous l’application de la tension de

grille, les trous de la couche d’inversion se trouvent confinés sur quelques nanomètres à

proximité de l’interface oxyde de grille/canal et interagissent alors avec les atomes à

l’interface et ceux qui sont injectés à travers le diélectrique de grille créent des défauts

dans l’oxyde, car une fraction d’entre eux est injectée vers la grille sous l’action du champ

vertical, uniforme sur toute la surface active du canal.

La conséquence du mode de dégradation NBTI dans le transistor PMOS est un

décalage important de la tension de seuil vers les tensions VGS négatives qui impacte

toute la caractéristique IDS – VGS par un décalage quasi parallèle sous seuil et au-dessus

du seuil, avec un effet sur la transconductance beaucoup moins important. La

particularité de cette dégradation est qu’elle augmente très fortement à haute

température sous l’application uniquement de la différence de potentiel négative sur la

grille VGS en absence de courant à travers le canal, ce qui se traduit par une forte

activation en température (FFFFIGURE IGURE IGURE IGURE 1111---- 16161616)))) comme nous le constatons dans la filière

0.25µm (tox = 5nm). Cette accélération de la dégradation avec la température peut se

quantifier facilement grâce à la loi d’Arrhenius, comme par exemple à l’aide du décalage

de la tension de seuil avec : ∆8>K) X. 4− X5I6 EEEEQQQQ.... 1111----21212121

où EA est l’énergie d’activation, kB = 8.617 10-5 eV/K est la constante de Boltzmann, T la

température (°K) et A une constante dépendante du process (nature de l’oxyde et tox)

ainsi que du paramètre utilisé pour la mesure de l’accélération en température.

Typiquement, l’activation EA dépend de la génération CMOS examinée en premier lieu à

travers la nature des défauts générés dans le transistor sous contrainte en tension et

température. L’activation dépend également de la nature du diélectrique (SiO2, SiON,

HfO2, HfSiON) et de son épaisseur où dans les oxydes épais nous trouvons des

intervalles de EA entre 0.6eV à 0.35eV (Jeppson & Svensson 1977a; Denais et al. 2004),

puis dans les oxydes minces à ultra minces entre 0.35 et 0.1eV (Huard et al. 2007).

FFFFIGURE IGURE IGURE IGURE 1111---- 16161616:::: Caractéristiques électriques typiques d’une contrainte NBTI à une tension VGstress à haute température. (a) La mesure du courant linéaire IDS-VGS montre un décalage parallèle dû à la dégradation ∆Vth. (b) La transconductance gm montre une dégradation due à l’effet combiné de la réduction de la mobilité ∆µ et du décalage de Vth. (filière PMOS LG= 0.25µm avec tox= 5nm en SiON).

0.0 -0.5 -1.0 -1.5 -2.0 -2.5

∆Vth

4000 sts=0

PMOSW

p/L

p= 10/0.25µm

SiON , tox

= 5nm

0.0 -0.5 -1.010-9

10-8

10-7

10-6

10-5

10-4

∆Vth

4000 s

125°CV

G= -6.5V

ts=0

Cou

rant

de

drai

n [A

]

Tension de grille [V]0.0 -0.5 -1.0 -1.5 -2.0 -2.5

0

20

40

60

80

100

∆µ

125°CV

G= -6.5V

Tension de grille [V]

4000s

ts=0

Gm

[µS

]

PMOSW

p/L

p= 10/0.25µm

tox

= 5nm

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

46

La dégradation du transistor PMOS soumis à une contrainte NBTI et observé par la

réduction du courant et l’augmentation de sa tension de seuil en valeur absolue (FFFFIGURE IGURE IGURE IGURE

1111---- 16161616),),),), résulte de la génération de défauts uniformément sur toute la surface active du

transistor à l’interface oxyde – substrat et dans le diélectrique. Les principaux défauts

sont (Denais et al. 2004; Huard et al. 2007):

Les états d’interface dits rapides en nombre NIT (cm-2) et en densité DIT (cm-2/eV) :

de type donneur, ces défauts sont chargés positivement dans le gap du

semiconducteur en fonction de (φc - φF)

Les charges positives piégées dans le volume de l’oxyde Nox (cm-2)

Les charges piégées dans l’oxyde mais à proximité de l’interface oxyde / substrat

qui peuvent se dépiéger quand le champ diminue et s’annule : ils sont nommés

états lents Nss ou border traps

Les deux premiers types de défauts sont des défauts permanents, c’est-à-dire que la

réduction de la tension montre leur effet persistant, tandis que NSS est qualifié de

défauts recouvrables car ces derniers conduisent aux phénomènes de relaxation (Denais

et al. 2004). La relaxation est impliquée dans les oxydes de grille minces à ultra minces,

pour tox ≤ 3.5nm, c’est-à-dire quand la composante d’effet tunnel direct devient

importante comme nous l’avons montré sur la FFFFIGURE IGURE IGURE IGURE 1111---- 2222. Cet aspect a donné lieu à la

mise au point de mesures rapides à la volée (OTF) pour pouvoir capturer la dégradation

permanente avant relaxation (Denais et al. 2004; Denais et al. 2005). La distinction

entre la dégradation permanente et recouvrable sera détaillée dans le §III-1-ii.

Un phénomène similaire existe pour les transistors NMOS: dans ce cas, ce sont les

électrons du canal injectés dans l’oxyde de grille sous l’application d’une tension de grille

positive qui remplissent des défauts permanents. Il s’agit du mécanisme PBTI (Positive Bias Temperature Instability). La particularité de la dégradation PBTI est qu’elle se

manifeste avec des niveaux de dégradation qui, extrapolés aux conditions nominales de

fonctionnement, sont bien plus faibles que dans le cas du NBTI et ce, même pour les

nœuds technologiques les plus avancés (Garros et al. 2008; Wang et al. 2013; Lee et al.

2013). Sur la FFFFIGURE IGURE IGURE IGURE 1111---- 17171717 est tracée l’évolution de ∆Vth en fonction du temps de

contrainte pour des transistors NMOS et PMOS du nœud 40nm de même dimensions, au

cours d’une contrainte PBTI et NBTI, respectivement. Pour une contrainte de type BTI à

125°C avec la même valeur absolue de VGstress, la dérive de la tension de seuil due au

NBTI est beaucoup plus importante que celle induite par le PBTI. C’est pour cette raison

que le mécanisme de dégradation par NBTI est largement plus étudié que le PBTI.

Comme il n’y a pas de polarisation VDS, la contrainte NBTI va induire une création de

défauts (Nox+ et Nss+/o ) dans l’oxyde de grille à l’interface SiO2/Si (NIT) et ce, de manière

uniforme sur toute la surface de la zone active. C’est pour cela que le paramètre très

souvent utilisé pour la caractérisation de ce mécanisme au niveau transistor est la

tension de seuil Vth mesurée en régime linéaire. Sa valeur est extraite la plus souvent à

courant constant pour des études de fiabilité. La principale raison qui explique cette

différence de comportement entre le NBTI et le PBTI réside dans le fait que ce sont les

trous qui sont plus efficaces pour générer des défauts à l’interface et dans l’oxyde

contrairement aux électrons, injectés du canal par effet tunnel, qui remplissent des

défauts préexistants dans le diélectrique, avec pour ces derniers une plus faible

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone__________________________________________________________________________ activation EA = 60meV contrairement à la dégradation NBTI où

même diélectrique (Xu et al. 2002; Denais et al. 2

FFFFIGURE IGURE IGURE IGURE 1111---- 17171717 :::: Evolution de la dégradation de la tension de seuil PMOS dans le nœud 40nm en fonction du temps de contrainte. Les transistors NMOS et PMOS, de géométrie identique, ont respectivement subi une dégradation PBTI et NBTI telle que V± 2.5V à 125°C.

De manière générale, les dégr

température (Denais 2005)

dégradation NBTI sur transistors PMOS

par la méthode conventionnelle

mesures (MSM).

FFFFIGURE IGURE IGURE IGURE 1111---- 18181818 :::: (a) Accélération de la dégradation de la tension de seuil Vcontrainte de type NBTI appliquée sur des transistors PMOS dans le nœud 40nm à 125°Cune loi temporelle en logarithme du temps de stressl’énergie d’activation en température pour les stress BTI dans le NMOS et PMOS L2nm) après 4000s de stress à tension constante.

Dans cet exemple, l’activation E

deux contributions en Nit et N

accord avec de précédents résultats sur le même type d’oxyde

et al. 2003; Zhang & Eccleston 1998)

activation toujours plus faible avec E

1

0

10

20

30

40

50

|∆|∆ |∆|∆V

th| [

mV

]

10

20

40

60

80

100 VGstress = -3.5V

VGstress = -2.5V

|∆|∆ |∆|∆V

th| [

mV

]

Temps de contrainte [s]

Accélération de

(a)

Le transistor MOS et ses mécanismes de dégradation monotone__________________________________________________________________________

47

= 60meV contrairement à la dégradation NBTI où EA= 0.16eV dans un

(Xu et al. 2002; Denais et al. 2004).

Evolution de la dégradation de la tension de seuil ∆Vth de transistors NMOS et

PMOS dans le nœud 40nm en fonction du temps de contrainte. Les transistors NMOS et PMOS, de géométrie identique, ont respectivement subi une dégradation PBTI et NBTI telle que V

De manière générale, les dégradations par BTI sont accélérées en tension de grille et

(Denais 2005). Un exemple est donné à la FFFFIGURE IGURE IGURE IGURE

dégradation NBTI sur transistors PMOS de la génération LG= 40nm (t

méthode conventionnelle qui consiste en l’enchainement de mesures, stress et

Accélération de la dégradation de la tension de seuil Vth

contrainte de type NBTI appliquée sur des transistors PMOS dans le nœud 40nm à 125°Cune loi temporelle en logarithme du temps de stress. (b) (Denais et al. 2004)l’énergie d’activation en température pour les stress BTI dans le NMOS et PMOS L2nm) après 4000s de stress à tension constante.

Dans cet exemple, l’activation EA est extraite au temps de stress t

et Nox sur ∆Vth où pour EA,NMOS= 0.22eV et E

accord avec de précédents résultats sur le même type d’oxyde (Ogawa et al. 1996; Huard

et al. 2003; Zhang & Eccleston 1998) tandis que la charge d’oxyde

activation toujours plus faible avec EA,NMOS= 60mV et EA,PMOS= 90meV

10 100 1000

40nm

NBTI PBTI

Temps de Contrainte [s]

10

40nm

Temps de contrainte [s]

Accélération de la dégradation

(b)

Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

= 0.16eV dans un

de transistors NMOS et

PMOS dans le nœud 40nm en fonction du temps de contrainte. Les transistors NMOS et PMOS, de géométrie identique, ont respectivement subi une dégradation PBTI et NBTI telle que VGstress =

adations par BTI sont accélérées en tension de grille et

IGURE IGURE IGURE IGURE 1111---- 18181818 pour une

= 40nm (tox = 2nm) obtenue

qui consiste en l’enchainement de mesures, stress et

th avec VGS pour une

contrainte de type NBTI appliquée sur des transistors PMOS dans le nœud 40nm à 125°C suivant (Denais et al. 2004) Extraction de

l’énergie d’activation en température pour les stress BTI dans le NMOS et PMOS LG= 40nm (tox =

est extraite au temps de stress ts = 4000s pour les

= 0.22eV et EA,PMOS= 0.25eV en

(Ogawa et al. 1996; Huard

dis que la charge d’oxyde ∆Nox+ donne une

= 90meV (Denais et al.

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

48

2004). Comme présenté plus haut, la différence entre les deux modes de dégradation est

liée aux différences observées dans la quantité de défauts générés quand ce sont les

trous, à plus faible mobilité dans l’oxyde amorphe, que les électrons. Ceci implique

également des distinctions sur les modèles les plus adaptés, qui sont toujours en

discussions dans la littérature, pour pouvoir distinguer la contribution respective des

défauts NIT, Nox et Nss suivant l’importance des phénomènes de relaxation, qu’il est

nécessaire d’aborder dans le paragraphe suivant.

ii. Modèles physiques de la dégradation NBTI

Le mécanisme de dégradation BTI est décrit analytiquement par divers modèles

physiques, notamment ceux de Réaction Diffusion (Alam 2007, Ogawa 1995, Jeppson

1977) et de Réaction Limitée (Huard et al. 2007). Ces derniers reposent sur le même

fondement selon lequel la dégradation NBTI est associée à un mécanisme de rupture de

la liaison Si – H, qui induit le transfert de l’atome d’hydrogène H de son état

fondamental vers son état de transport (Biswas 1998).

FFFFIGURE IGURE IGURE IGURE 1111---- 19191919:::: (Biswas 1998) Le mécanisme de rupture de la liaison Si – H fait passer l’atome d’hydrogène de son état fondamental vers son état de transport.

Ceci peut se caractériser pour l’atome d’hydrogène par le franchissement d’une

barrière d’énergie EB, comme illustré sur la FFFFIGURE IGURE IGURE IGURE 1111---- 19191919. Ce changement d’état est

assisté à la fois par le champ vertical dans l’oxyde de grille et les trous injectés du canal

vers la grille. Les ruptures des liaisons Si – H donnent alors naissance à des états

d’interface (Aichinger 2012) conjointement à une charge positive dans l’oxyde (Denais et

al. 2005) ainsi qu’à un mécanisme de piégeage/dépiégeage impliqué comme une autre

facette du même mécanisme suivant le niveau d’énergie atteint, entre la configuration

permanente et recouvrable par capture et émission de trous pouvant commuter entre ces

deux états, qualifiant ainsi ces pièges comme des switching traps (Grasser et al. 2009).

La description complète de ce mécanisme de dégradation donne encore lieu à de

nombreux débats (Grasser et al. 2011a; Grasser et al. 2011b; Grasser et al. 2013) mais la

communauté scientifique commence à s’accorder sur l’existence de ces deux composantes

indépendantes qui sont illustrées schématiquement sur la FFFFIGURE IGURE IGURE IGURE 1111---- 20202020. En pratique, si

nous appliquons une contrainte DC sur la grille d’un transistor pendant une durée

donnée (1000a.u. sur la FFFFIGURE IGURE IGURE IGURE 1111---- 20202020) et que nous interrompons brusquement cette

contrainte, tout en suivant l’évolution de la dégradation ∆Vth, nous constatons qu’une

partie de la dégradation disparait progressivement au cours de la phase de relaxation,

c’est la partie recouvrable.

Energie

E = 0

Émission H

Niveaux vibrationnels

Si – H

États de transport

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

49

Cette dégradation possède plusieurs caractéristiques, notamment :

La composante permanente (Grasser 2014) domine pour les longues durées de

contrainte et suit une évolution en puissance du temps avec un exposant proche

de 0.17 (Chen et al. 2005; Islam et al. 2006; Haggag et al. 2007).

Une contrainte AC de type NBTI se traduit par des niveaux de dégradation plus

faibles qu’une contrainte DC et la dépendance de cette dégradation normalisée

par rapport au cas DC suit une forme caractéristique en fonction du taux de cycle

(Chen et al. 2002).

La dégradation ne dépend pas de la fréquence de la contrainte (Chen et al. 2002;

Fernández et al. 2006) mais plutôt de la manière dont l'oxyde de grille a été

fabriqué (Aichinger et al. 2010; Mahapatra et al. 2007; Maheta et al. 2008).

Le temps de mesure a un impact très important sur l’évaluation de cette

dégradation (Rangan et al. 2003) à cause de l’existence de la partie recouvrable

qui intervient rapidement (de 100ns à 100ms).

FFFFIGURE IGURE IGURE IGURE 1111---- 20202020:::: (Huard et al. 2007)Les deux composantes de dégradation NBTI sont illustrées : la partie permanente de la dégradation est due à la création d’états d’interfaces NIT et de charges fixes dans l’oxyde Nox+, la partie réversible est associée à un mécanisme de piégeage (pendant la contrainte) / dépiégeage (pendant la relaxation) de trous.

Une évaluation précise de la dégradation totale induite par une contrainte NBTI

requiert des équipements de mesure capables de mesurer avec des délais les plus brefs

possibles (en moyenne à la microseconde). Dans le cadre de cette thèse, nous nous

sommes intéressés à la partie permanente uniquement; pour pouvoir la caractériser

correctement. La solution retenue a été d’appliquer une contrainte et effectuer la

caractérisation avec un temps d’attente suffisant arbitraire twait = 60s.

Cette description du NBTI est également valable en technologie FDSOI, car elle est

directement liée à la fiabilité de l’oxyde de grille IL qui est de nature similaire entre les

technologies utilisées jusqu’au nœud 28nm et le FDSOI (Federspiel et al. 2012). L’impact

du BOX et plus particulièrement l’impact de l’application d’une polarisation VB sur la

fiabilité ont été également étudiés (Brunet 2012; Angot 2014).

Contrainte Relaxation

Temps de contrainte [a.u.]

∆Vt

h[a

.u.]

Partie recouvrable

Partie permanente

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50

2. Mécanisme de dégradation par porteurs chauds

La dégradation par porteurs chauds (HC) est historiquement associée à l’action de

porteurs énergétiques du canal qui, sous la polarisation VDS élevée, induisent un

mécanisme d’ionisation par impact à l’intérieur de la zone de charge d’espace en mode de

saturation, générant des paires électrons-trous localisées à proximité du drain comme

l’illustre la FFFFIGURE IGURE IGURE IGURE 1111---- 21212121 ((((aaaa)))). . . . Les électrons énergétiques (transistor NMOS) peuvent être

alors injectés dans l’oxyde de grille en fonction de la distribution du champ électrique

latéral et vertical dans cette zone (IGinj), alors que les trous sont collectés dans le courant

substrat (ISub). La principale différence entre les dégradations HC et NBTI consiste à

appliquer une tension de drain en plus de la tension de grille, ce qui rend le mécanisme

fortement dépendant du courant dans le canal (EEEEQSQSQSQS.... 1111----12,1312,1312,1312,13). La génération de porteurs

chauds a pour origine en premier lieu l’augmentation du champ effectif dans le canal

pour les porteurs incidents, comme conséquence de la réduction de la longueur effective

(IDS ∝ 1/Leff) et cela, malgré la réduction des tensions d’alimentations effectuées depuis la

filière 0.5µm sous 5V (FFFFIGURE IGURE IGURE IGURE 1111---- 21212121 ((((bbbb))))).

FFFFIGURE IGURE IGURE IGURE 1111---- 21212121 :::: (Bravaix 2014) (a) Configuration électrique pour appliquer une contrainte par injections de porteurs chauds (HC) avec les tensions VGS et VDS, typiquement à 25°C, ce qui Illustre (insert) la création d’états d’interface Nit et de charges piégées Nox+, Nox- dans l’oxyde de grille en fonction de VGS. Le mécanisme HC conduit à l’existence du courant injecté (IGinj) et du courant substrat (ISub) issu de l’ionisation par impact. (b) Mesures du champ électrique dans l’oxyde (Fox), le champ latéral (ELat) et le champ effectif dans le canal (Eeff) pour les différentes générations NMOS.

Les premières conséquences en fonction de VGS (VDS) se traduisent par la génération

d’états d’interface et de charges piégées dans l’oxyde de grille jusque dans la zone de

recouvrement grille-drain qui dégradent alors les paramètres caractéristiques du

transistor MOS à travers :

- l’augmentation de la tension de seuil Vth

- Réduction des courants IDlin, IDSat, due à la réduction de la mobilité ∆µeff et de ∆Vth

- Réduction correspondante de la transconductance gm, de la conductance Gd et de

la pente sous seuil SS

- Augmentation de la résistance série au drain RGD

Cette création d’états d’interface Nit est associée à la rupture des liaisons Si – H à

l’interface Si/SiO2. Les paramètres couramment utilisés pour son étude sont les courants

0.0 0.1 0.2 0.3 0.4 0.5 0.60.0

5.0x105

1.0x106

1.5x106

2.0x106

2.5x106

3.0x106

Filières NMOS

Fox

ELat

Eeff

Cha

mps

Ele

ctriq

ues

[V/c

m]

Longueur dessinée LG [µm]

0

1

2

3

4

5

6

7

8

Fox

MV

/cm

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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en linéaire IDlin et en saturation IDsat. Le premier car il est très sensible aux défauts

générés pendant la contrainte, et le second en raison de son lien direct à la commutation

des transistors lors du fonctionnement réel dans les cellules (Bravaix et al. 1999), alors

que le décalage de Vth est généralement moins utilisé, à l’inverse de la dégradation

NBTI, car Vth reste moins affecté par la dégradation dû à la localisation de la région des

défauts au drain.

Traditionnellement, les effets porteurs chauds étaient expliqués par le modèle des

"électrons chanceux" (Tam et al. 1984), où la dégradation était accélérée par le champ

électrique latéral (ELat ∝ISub/IDS ), ce qui rendait la modélisation valide pour les nœuds

technologiques dont les tensions d’alimentations étaient moyennes à élevées (VDD ≥

3.3V). Pourtant ce modèle s’est révélé inadapté pour expliquer les effets porteurs chauds

dans les nœuds technologiques avancés avec des tensions d’alimentations plus basses

VDD < 3V (Kufluoglu 2007), c’est-à-dire dans des domaines d’énergies inférieurs à

l’énergie de rupture ou dissociation des liaisons atomiques. Plus récemment, de

nouvelles théories ont été introduites (Rauch & Rosa 2005; Bravaix et al. 2009; Guérin et

al. 2007) d’une part pour franchir les limitations du modèle de l’électron chanceux et

d’autre part pour expliquer le mécanisme de dégradation HC dans les transistors MOS à

canaux courts (FFFFIGURE IGURE IGURE IGURE 1111---- 22222222 (b)(b)(b)(b)), alimentés à basse tension (VDD= 1V à 1.2V). On y

observe en effet une aggravation de la dégradation HC dans les transistors NMOS et

PMOS avec une réduction du courant saturé en valeur absolue, malgré la réduction

importante de VDD. Pour expliquer la persistance de la dégradation HC, le formalisme a

été transféré à une modélisation en énergie à l’aide de fonctions de distributions, puis à

tenir compte des mécanismes d’acquisitions de l’énergie par les interactions des porteurs

entre eux (électron-électron) dans le domaine des moyennes énergies (Rauch & Rosa

2005; Bravaix et al. 2009; Guérin et al. 2007), puis récemment, grâce aux interactions

avec les phonons, où c’est le nombre de porteurs du canal à l’aide des modes de

vibrations des atomes, qui mettent la liaison Si-H en résonance (MVE) jusqu’à la

désorption de l’atome d’hydrogène (Guérin et al. 2007; Bravaix et al. 2009).

FFFFIGURE IGURE IGURE IGURE 1111---- 22222222:::: (Bravaix et al. 2011)Comparaison de dégradation porteurs chauds (HC) à tension de stress fixées VGS = VDS= 1.3xVDD entre les filières LG= 130nm à 40 nm pour un diélectrique en SiON (EOT= 2.2nm à 1.5nm) (a) qui suivent une dépendance temporelle en puissance du temps dans les transistors NMOS de pente n = 0.54 à 0.54, puis entre la génération LP 28nm sur silicium bulk comparée au FDSOI 28nm à diélectrique HK + IL et grille métal, dont la pente est

100 101 102 103 104 105 10610-1

100

101

102

VG

S=V

DS=

VD

D/2

FW

D

0.2

0.125

Hi-K-MG

28LP :

28nm

28FD

WCD: VGS

= VDS

WG= 1µm

60nm90nm

130nm

40nm

n = 0.54 NMOSSiON LP, W

G= 10µm

LG :n = 0.4

STRESS: VDS

= 1.3 VDD

- ∆∆ ∆∆I D

Sat/I

DS

ato (

%)

Temps de contrainte [s]100 101 102 103 104 105 10610-1

100

101

102

Hi-K-MGn= 0.108

WG= 1µm 28LP :28FD

n = 0.2 PMOSSiON LP, W

G= 10µm

28nm

WCD VGS

=VDS

60nm90nm

130nm

40nm

LG :

0.18

STRESS: VDS

= 1.3 VDD

- ∆∆ ∆∆I S

at/I

Sat

o V

GS=

VD

S= V

DD/2

V F

WD

Temps de contrainte [s]

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

52

plus faible n= 0.2 à 0.125. (b) dans les transistors PMOS de même générations, dont la pente n varie de 0.18 à 0.108 dans les 28FD.

Ainsi, nous pouvons distinguer les différents modes d’injections de porteurs chauds

dans les technologies CMOS récentes (tox < 5nm, VDD < 2.5V) vers le mode de moyenne à

basse énergie :

L’injection de porteurs chauds depuis le canal : CHE (Channel Hot Electron). Elle

se produit lorsque la tension de grille VGS est comparable à la tension de drain VDS pour

les transistors NMOS (électrons) et PMOS (trous). Dans ce type d’injection la barrière de

potentiel est fortement liée à la tension de la grille. En effet la forte polarisation de la

grille favorise l’injection et engendre une élévation du courant de grille IG directement

influencé par le champ électrique vertical dans l’oxyde et l’augmentation de la charge

d’inversion dans le canal. Typiquement les tensions d’accélérations VDS utilisées sous

contrainte DC sont de VDD à 1.4xVDD. Contrairement aux oxydes épais le transistor

PMOS voit une réduction de ces paramètres (IDlin,p, IDSat,p, gm,p, Gd,p, µp) en valeur absolue,

qui devient cumulative à la dégradation du transistor NMOS (Bravaix et al. 2009).

L’injection de porteurs chauds par avalanche DAHE (Drain Avalanche Hot Electrons), régime où le nombre de porteurs augmente plus fortement avec des tensions

d’accélération VDS = 1.5 à 2xVDD. Typiquement, ces conditions sont utilisées pour les

transistors PMOS à oxyde épais ou intermédiaires, qui traditionnellement présentent un

taux de dégradation et d’ionisation plus faible en raison de la plus faible mobilité des

trous et donc du courant IDSat,p correspondant. La principale limitation de ces conditions

d’accélération sous stress DC étant de ne pas enclencher le perçage en surface ou volume

dans le canal ni le claquage franc du diélectrique du transistor.

L’injection de porteurs chauds secondaires 2I (Second Impact ionization) qui

provient de la polarisation des jonctions drain-bulk par la tension dans le substrat

(caisson). La réduction de VDD a laissé apparaître nettement l’influence du mécanisme

d’acquisition de l’énergie pour les porteurs du canal. La tension substrat VBS montre tout

son intérêt en utilisation numérique pour faire varier les tensions de seuil Vth ainsi qu’en

analogique et pour les mémoires EEPROM (Bude & Mastrapasqua 1995; Selmi & Esseni

1999). L’effet de VBS montre une augmentation très importante du courant de grille

(FFFFIGURE IGURE IGURE IGURE 1111---- 22222222 ((((bbbb))))) dans la région de polarisation en VGS où ce courant est généralement

absent pour les oxydes moyens à épais, en raison de la condition en champ non favorable

à l’injection des minoritaires jusqu’à la grille (Bravaix et al. 2001). Cet effet a pour

origine une seconde ionisation par impact dû aux trous accélérés dans le champ de la

jonction.

Ainsi, les modes de dégradation HC progressifs en présence de courants et donc

accélérés en VDS et VGS dans les transistors NMOS et PMOS, seront impliqués lors des

transitions des états logiques pendant la commutation sur les fronts montants (NMOS)

et descendants (PMOS). La nouveauté soulignée depuis les dernières générations CMOS

déca-nanométriques FFFFIGURE IGURE IGURE IGURE 1111---- 23232323 réside dans le fait inattendue que la dégradation

perdure même à basse tension en raison des mécanismes distincts du HC traditionnel,

c’est à dire accéléré par le champ latéral, qui devient plus dépendant de leur énergie

dans le canal. Il en résulte que la dégradation HC se traduit par une réduction des

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

53

courants (IDlin, IDSat) qui devient cumulative coté PMOS (charge des étages) et NMOS

(passage du signal) entrainant une réduction des performances en fréquence.

FFFFIGURE IGURE IGURE IGURE 1111---- 23232323:::: (Bravaix et al. 2001) (a) Représentation schématique du mécanisme d’ionisation par impact secondaire (2I) avec la polarisation substrat VBS par rapport à l’ionisation par impact primaire (II) dans les transistors NMOS sur silicium bulk (oxyde de grille SiON). (b) Mesure des courants ISub et IGinj à la tension d’alimentation VDD= 1.8V (NMOS 0.18µm) pour VBS variable, montrant l’accélération sur le courant injecté vers la grille.

IV. Conclusions

Nous avons montré dans ce premier chapitre introductif les enjeux rencontrés à la

poursuite de l’intégration des technologies CMOS basse consommation et hautes

performances silicium-bulk 40nm vers le nœud FDSOI 28nm et en-dessous. Dans le

contexte du compromis entre les performances et la fiabilité au niveau des dispositifs

NMOS et PMOS, nous avons introduit tour à tour les principaux paramètres qui

permettent d’établir les limitations de la structure MOS, nous conduisant à étudier les

innovations proposées pour la poursuite de l’intégration. Ce fut décrit tout d’abord par le

passage aux diélectriques à haute constante diélectrique high-K et la couche d’interface

SiON (IL) avec grille de commande métallique (TiN), puis dans un second temps par

l’étude de la structure FDSOI et des principales modifications que cela comporte en

termes de caractéristiques électriques et de paramètres fondamentaux. Nous avons mis

l’accent sur l’utilisation de la tension substrat VBS qui dans la technologie FDSOI permet

de transformer le transistor commandé en double grille face avant et face arrière par le

couplage capacitif à travers le BOX et ground plane (GP). Cet effet est mis à profit pour

obtenir plusieurs tensions de seuil et par conséquent plusieurs niveaux de performances

pour les applications dédiées à la basse consommation ou les hautes performances.

Même si les équations de base du transistor MOSFET restent inchangées, nous avons

montré que ceci introduit une autre façon de considérer les régimes de fonctionnement

en mode linéaire et saturé incluant l’influence des défauts d’interface.

La deuxième partie s’est attachée à présenter les principaux modes de dégradations

progressives que sont les mécanismes BTI et HC, qui limitent les performances des

transistors NMOS et PMOS à moyen et long termes. L’objectif a été de souligner les

particularités de chaque mode de dégradation monotone, le premier impliqué en absence

0.0 0.5 1.0 1.5 2.0 2.50

100

200

300

400-6

-5

-4-3

-2-1

VBS

= 0

VDS

= VDD

= 1.8V

WN/L

N= 10/0.18 µm T

ox= 3.2nm

|IS

UB |

[nA

]

Tension de grille [V]

0

100

200

300

Cou

rant

de

grill

e [A

]

(a) (b)

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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de courant, mais fortement activé en température pour le NBTI dans les PMOS, tandis

que le second est directement corrélé au niveau de courant IDS, donc fortement lié aux

performances avec l’effet de la longueur du canal malgré une activation en température

plus faible. La particularité de la dégradation NBTI a également montré que les défauts

générés peuvent avoir un caractère permanent comme les états d’interface, ou

recouvrables comme les défauts d’oxyde dans les oxydes minces. La nature et la

localisation des défauts ont été également soulignées comme une signature de ces modes

de dégradation où le BTI est uniforme sur la surface active du transistor alors que le HC

est localisé au drain. Cependant, la persistance de la dégradation HC à basses tensions

dans les filières CMOS nanométriques modifie ce schéma traditionnel, avec une

importance grandissante des modes d’acquisition de l’énergie pour les porteurs du canal,

vis-à-vis de l’interface diélectrique - couche active et à l’approche du drain, où les

interactions entre les porteurs et les interactions avec les phonons peuvent conduire à

une excitation par multi-vibrations (MVE) des liaisons Si-H le long du canal, conduisant

à la génération des états d’interface.

Ce chapitre a permis de définir les principaux modes de dégradation progressifs des

transistors NMOS et PMOS à travers la réduction des paramètres observés sur les

caractéristiques DC et AC conduisant à la réduction significatives des performances en

fréquence. Ces dégradations conduisent aux premières conséquences en termes de

commutation et sensibilité en température, en fonction des niveaux de courants requis

dans les cellules en fonctionnement, dont la fiabilité sera fortement dépendante des

cellules et des blocs à travers leur dimensionnement et leurs contraintes effectives subies

en tensions et courant.

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Chapitre 1 : Le transistor MOS et ses mécanismes de dégradation monotone __________________________________________________________________________

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau

transistor

I. Introduction

Le claquage de l’oxyde de grille est le mécanisme durant lequel des défauts sont

générés dans l’oxyde de grille quand une contrainte est appliquée pendant un temps

long. Cette génération de défauts dans l’oxyde peut créer localement un chemin de

percolation à un temps appelé temps au claquage et ainsi rendre l’oxyde conducteur.

Avec la réduction des dimensions, les champs électriques au travers l’oxyde de grille se

sont intensifiés car les épaisseurs d’oxydes ont diminué plus rapidement que les tensions

d’alimentation, ce qui a contribué à rendre les transistors MOS plus susceptibles au

claquage de l’oxyde de grille.

Au niveau du transistor MOS, le mécanisme du claquage d’oxyde et sa

modélisation ont largement été étudiés ; de nombreux modèles analytiques et empiriques

ont été proposés dans la littérature. Typiquement les caractéristiques post-claquage d’un

transistor MOS sont modélisées à partir d’une variable aléatoire de type Weibull (Wu et

al. 2002).

Le claquage d’oxyde a pour conséquence la création d’un chemin par lequel un

courant de fuite pourra circuler entre la grille et le canal. Les notions de claquage hard

ou soft désignent la sévérité du claquage qui s’est produit dans un transistor MOS. Un

claquage hard est un claquage à faible résistance équivalente qui va induire un fort

courant de fuite au travers de la grille, alors que le claquage soft a une forte résistance

équivalente et implique donc un courant de fuite plus faible (Stathis & Heights 2001).

Dans ce chapitre, nous nous intéresserons dans un premier temps au mécanisme

du claquage de l’oxyde de grille : à la façon dont il peut être mis en évidence puis

comment ce mécanisme aléatoire est analysé et modélisé. Dans un second temps, nous

discuterons des caractéristiques post-claquage du transistor MOS dans différents nœuds

technologiques (40nm LP, 28nm LP et 28nm FDSOI) et une méthode d’extraction sera

présentée. Ensuite, une revue des principaux modèles de transistors MOS claqués

proposés dans la littérature sera faite : les points forts et les limitations de chacun seront

explicités. Enfin, un modèle compact de transistor MOS claqué sera développé et

introduit ; il sera utilisé pour des simulations au niveau circuit dans le Chapitre 4.

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

62

II. Mécanisme du claquage de l’oxyde de grille d’un

transistor MOS

1. Mise en évidence expérimentale et méthodologies de

mesure

Lorsqu’une contrainte est appliquée sur la grille d’un transistor MOS, des défauts

sont générés dans l’oxyde de grille. Cette génération de défauts dans l’oxyde peut créer

localement un chemin de conduction entre les deux électrodes à un temps appelé temps

au claquage. Le claquage est donc l’étape finale de la dégradation de l’oxyde. Il entraine

une augmentation critique du courant de fuite de grille à cause de la perte des propriétés

isolantes du diélectrique.

Deux méthodologies seront utilisées dans cette étude pour accélérer l’apparition du

claquage de l’oxyde de grille : la contrainte à tension constante (CVS) et la contrainte en

rampe (RVS).

i. Contrainte à tension constante (CVS)

Pour caractériser le claquage, une contrainte à tension constante (CVS) est souvent

utilisée (Degraeve et al. 1999). Une tension de grille élevée est appliquée sur un

transistor MOS dans un environnement à haute température ; et l’évolution du courant

de grille IG est suivie tout au long de la contrainte. Le claquage se manifeste par un saut

de courant plus ou moins abrupt après un temps caractéristique appelé temps au

claquage (TBD). Pendant la contrainte, il est possible d’imposer un critère d’arrêt sur le

courant de grille appelé courant de compliance (noté IC). Cela permet d’arrêter la

dégradation due au claquage du transistor MOS à différents niveaux de sévérité, et ainsi

de pouvoir se rapprocher d’un environnement circuit dans lequel les courants de chaque

transistor MOS sont limités par les autres transistors.

FFFFIGURE IGURE IGURE IGURE 2222---- 1111 :::: (a) Le schéma de principe de la mesure CVS est donné: une contrainte à tension élevée VGstress est appliquée sur la grille du transistor MOS à haute température. (b) L’évolution

VG

t

VGstress

1 10 100 10001E-7

1E-6

1E-5

Cou

rant

de

grill

e I

G [A

]

Temps de contrainte [s]

Ic = 20µA

Ic = 6µA

Ic = 2µA

Ic1

Ic2

Ic3(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

63

du courant de grille sur différents dispositifs est représentée en fonction du temps de contrainte. Différents niveaux de compliance sont choisis pour avoir différentes sévérités de claquage.

La FFFFIGURE IGURE IGURE IGURE 2222---- 1111 (a)(a)(a)(a) donne les conditions dans lesquelles le claquage d’oxyde est évalué :

une forte tension VGstress est appliquée sur la grille du transistor MOS pendant que la

source et le drain sont connectés à la masse. La FFFFIGURE IGURE IGURE IGURE 2222---- 1111 (b)(b)(b)(b) donne aussi l’évolution

du courant de grille de différents transistors pendant la contrainte de type CVS à 125°C.

ii. Contrainte en rampe (VRS)

En parallèle de l’utilisation des techniques de type CVS, la technique VRS (Voltage Ramp Stress) est souvent utilisée pour détecter les défauts dans les oxydes lorsque le

champ électrique est faible (JEDEC STANDARD 2001). Dans le cas de transistors MOS,

la technique VRS consiste à appliquer sur la grille une contrainte en tension par palier

au cours du temps. La FFFFIGURE IGURE IGURE IGURE 2222---- 2222 (a)(a)(a)(a) illustre l’évolution de la tension de la contrainte de

type RVS en fonction du temps. Comme dans le cas d’une contrainte CVS, les contraintes

en tension et les mesures à tension nominale sont alternées. La tension de départ (dans

notre cas VDD), le temps de contrainte pour chaque palier noté ∆t et le pas en tension ∆V

entre chaque palier sont les paramètres à définir pour une contrainte VRS et sont

illustrés sur la FFFFIGURE IGURE IGURE IGURE 2222---- 2222 (a)(a)(a)(a).

FFFFIGURE IGURE IGURE IGURE 2222---- 2222 :::: (a) Le schéma représente l’évolution de la tension de contrainte en fonction du temps dans le cas d’une contrainte en rampe (VRS). Les mesures sont réalisées à tension nominale VDD. La contrainte VRS est définie par les paramètres ∆t le temps de chaque palier et ∆V le pas en tension entre chaque palier. (b) L’évolution du courant de grille de différents transistors PMOS en fonction de la tension de contrainte à 125°C au cours d’une contrainte de type RVS.

La FFFFIGURE IGURE IGURE IGURE 2222---- 2222 (b)(b)(b)(b) donne également l’évolution du courant de grille de différents

transistors PMOS en fonction de la tension de contrainte pour une rampe avec ∆t = 10s

et |∆V| = 20mV à 125°C. Entre -1.2V et -2.3V, nous observons une dégradation

monotone très peu dispersée due au NBTI. Entre -2.3V et -2.5V, le claquage d’oxyde se

manifeste par un saut abrupt comme dans le cas d’une contrainte CVS. Le caractère

dispersif du claquage de l’oxyde est également mis en évidence. Dans le cas d’une

contrainte de type RVS, c’est la tension de claquage notée VBD qui va nous intéresser.

Dans notre cas, pour une surface d’oxyde de 0.3µm², la tension de claquage VBD est de -

2.4V.

temps

Tens

ion

de

Con

trai

nte

VDD

∆t

∆V

1.5 2.0 2.5 3.01E-7

1E-6

1E-5

1E-4

1E-3

Cou

rant

de

grill

e |I

G| [

A]

|Tension de contrainte| [V]

(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

64

Cette technique a tout d’abord été utilisée pour évaluer le claquage d’oxyde au niveau

transistor MOS et détecter les défauts plus finement que les techniques classiques

(Snyder & Suehlel 1999). Puis Kerber a montré que les techniques CVS et RVS donnent

des résultats similaires et cohérents concernant l’accélération en tension, les

distributions de Weibull (même pente β) ainsi que l’énergie d’activation thermique (Ea)

pour les transistors MOS conventionnels et High-K (Kerber et al. 2007). De plus, la

technique RVS permet de réduire considérablement le temps de mesure ce qui en fait

une technique à privilégier, notamment pour les dispositifs High-K pour l’étude des

mécanismes de dégradation par porteurs chauds (Kerber et al. 2012) et BTI (Kerber et

al. 2009).

Plus récemment, cette technique RVS a été utilisée pour évaluer le claquage d’oxyde

dans les cellules SRAM (distributions de Vfail) et comparée avec succès aux différents

critères théoriques de défaillance causée par le claquage d’oxyde (Ahn et al. 2014).

2. Analyse statistique du claquage : la loi de Weibull

La FFFFIGURE IGURE IGURE IGURE 2222---- 1111 met en évidence le fait que les temps au claquage souffrent d’une

dispersion relativement importante. C’est pourquoi un aspect statistique doit être pris en

compte dans l’analyse des temps au claquage. Même si la distribution log-normale avait

été proposée pour décrire cet aspect statistique, de nombreux résultats expérimentaux et

théoriques ont conduit à l’utilisation généralisée de la distribution de Weibull.

Pour la variable t considérée, la distribution de Weibull à deux paramètres (le paramètre

de position γ=0) prévoit une densité de probabilité de la forme :

=

− EEEEQQQQ.... 2222---- 1111

où β est la pente de Weibull et η la durée de vie caractéristique de la distribution à 63%

(aussi notée t63%).

Dans le cas du claquage, f(t) représente la densité de probabilité qu’un transistor

subisse un claquage à l’instant t de la contrainte. En fiabilité, ce qui nous intéresse est

plutôt la proportion de transistors ayant subie un claquage entre le début de la

contrainte et cet instant t. Il suffit alors d’intégrer l’EEEEQQQQ.... 2222----1111 entre 0 et t :

= = − −

EEEEQQQQ.... 2222---- 2222

F(t) correspond ainsi à la fonction de répartition qui est plus simple à déterminer

expérimentalement en cumulant à chaque instant les échantillons ayant déjà claqué. De

plus, une échelle de Weibull W(F) est également définie comme :

= − − EEEEQQQQ.... 2222---- 3333

Dans cette échelle, l’EEEEQQQQ.... 2222----2222 devient donc :

= = − + EEEEQQQQ.... 2222---- 4444

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

65

Ainsi, le tracé de W(F) en fonction de ln(t) est une droite de pente β, défini comme le

paramètre de forme, et d’ordonnée à l’origine –β ln(η), comme l’illustre la FFFFIGURE IGURE IGURE IGURE 2222---- 3333

avec η le paramètre d’échelle.

FFFFIGURE IGURE IGURE IGURE 2222---- 3333 :::: Distribution de Temps au Claquage dans une échelle de Weibull.

Les distributions de Weibull de transistors NMOS et PMOS pour les nœuds 40nm et

28nm FDSOI sont tracées sur la FFFFIGURE IGURE IGURE IGURE 2222---- 4444. En 40nm, les temps au claquage des

transistors NMOS et PMOS suivent bien une distribution de Weibull. Dans les deux cas,

le temps moyen à la défaillance t63% est le même. Le NMOS est limitant à cause de sa

pente de Weibull β qui est plus faible. Au contraire, en 28nm FDSOI, le PMOS est

limitant à cause de sa pente de Weibull β plus faible et de son temps moyen à la

défaillance plus court que le NMOS. De plus, la distribution de temps au claquage du

PMOS est bimodale, i.e. à deux pentes, et cette caractéristique n’est observable que

lorsque l’échantillon de transistors testés est supérieur à 250 dispositifs. Cette différence

de distributions entre les nœuds 40nm et 28nm est due à l’introduction du High-k et au

changement de métal de grille pour le TiN.

FFFFIGURE IGURE IGURE IGURE 2222---- 4444 :::: (Saliva14; Saliva13b) Distribution de Temps au Claquage de transistors NMOS et PMOS pour les nœuds 40nm (a) et 28nm FDSOI (b) à 125°C. La surface d’oxyde de chaque transistor est de 0.04µm² pour le nœud 40nm et de 0.03µm² pour le nœud 28nm.

1 10 100 1000-6

-5

-4

-3

-2

-1

0

1

2

ln(-

ln(1

-F))

Temps au Claquage [s]

Pente de Weibull β

-β ln(η)

β = 0.89

β = 1.4

1 10 100 1000-6

-5

-4

-3

-2

-1

0

1

2

40nm

PMOS NMOS

ln(-

ln(1

-F))

Temps au claquage [s]

100 1000 10000 100000 1000000

-6

-5

-4

-3

-2

-1

0

1

2

28nm

PMOS NMOS

ln(-

ln(1

-F))

Temps au claquage [s]

β = 1.34

β = 0.83

(a) (b)

63%

t63% = ηηηη

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66

3. Modèle de percolation

Partant de l’observation d’une localisation du claquage dans l’oxyde, Suñé a alors

proposé de décrire par une approche analytique et combinatoire, la formation d’un

chemin de conduction à deux dimensions à partir de défauts générés aléatoirement dans

le diélectrique (Suñé et al. 1989). La FFFFIGURE IGURE IGURE IGURE 2222---- 5555 illustre le principe du modèle de

percolation à deux dimensions. L’oxyde est schématisé par des cellules de côté a0

pouvant renfermer un défaut. Au cours de la contrainte, les défauts sont générés

aléatoirement dans l’oxyde et les cellules se remplissent. Lorsqu’une colonne de défauts

apparait, le diélectrique claque : c’est le chemin de percolation.

Ce principe est ensuite repris et popularisé par Degraeve qui utilise une approche

plus visuelle grâce à des simulations à trois dimensions du modèle de percolation

(Degraeve et al. 1995; Degraeve et al. 1998). Les défauts générés aléatoirement dans le

volume de l’oxyde sont caractérisés par un diamètre d’action noté a0 comme l’illustre la

FFFFIGURE IGURE IGURE IGURE 2222---- 6666. La juxtaposition de deux zones d’action permet aux deux défauts mis en

connexion d’échanger des porteurs. Le claquage est alors défini comme la création d’un

chemin de défauts permettant à un porteur de passer d’une électrode à l’autre.

FFFFIGURE IGURE IGURE IGURE 2222---- 5555 :::: (Suñé 2001) Principe de modèle de percolation décrit par l’approche des cellules à deux dimensions. L’oxyde est décrit sous forme de cellules qui se remplissent lorsqu’un défaut est généré.

FFFFIGURE IGURE IGURE IGURE 2222---- 6666 :::: (Degraeve et al. 1998) Schéma de percolation à trois dimensions selon Degraeve.

L’aspect aléatoire de la génération des défauts dans le volume permet d’appréhender

l’aspect statistique du temps au claquage. En effet, un premier résultat de Degraeve est

de reproduire parfaitement cette incertitude en retrouvant une loi de probabilité de

Weibull.

Par la suite, Stathis propose une approche similaire à celle de Degraeve en

considérant l’oxyde comme une matrice de sites potentiels (cubes) pour la génération de

défauts (Stathis 1999). Il confirme les résultats de Degraeve, validant définitivement

cette approche.

Peu après, une description simplifiée permet d’appréhender le principe de percolation

et de retrouver les équations de base (Suñé 2001).

Chemin de percolation

N colonnes

n lig

nes

a0

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

67

Les défauts sont générés aléatoirement dans l’oxyde. La présence d’un défaut

préexistant ne favorise pas la création d’un nouveau défaut dans son voisinage. Ainsi,

nous pouvons raisonnablement penser qu’une décorrélation parfaite existe entre l’aspect

percolatif et l’aspect dynamique de la génération de défauts. De ce fait, le modèle de

percolation est viable mais aussi indépendant de la manière dont les défauts sont

générés.

Si λ est la probabilité pour qu’une cellule soit défaillante, la probabilité de formation

d’un chemin de percolation est :

"# = $ EEEEQQQQ.... 2222---- 5555

Etant donné que le diélectrique compte N colonnes, la probabilité pour qu’il n’y ait pas de

chemin de percolation (critère de non défaillance) est donnée par :

−"# = −$% EEEEQQQQ.... 2222---- 6666

D’où:

&'$ = − − $% ≃≃≃≃ % + )*$ EEEEQQQQ.... 2222---- 7777

La probabilité de génération de défauts λ est estimée à partir d’une loi en puissance de la

charge injectée :

$ = +,- EEEEQQQQ.... 2222---- 8888

où ξ est un facteur indépendant de la charge, et α est l’exposant modélisant la

dynamique de génération des défauts avec la charge injectée que l’on suppose lié au

SILC et au claquage : certains auteurs proposent de l’extraire à partir des mesures de

SILC. Différentes valeurs ont été proposées : α = 0.26 (Nicollian et al. 2005), α = 0.5

(Degraeve et al. 1998), α = 1 (Stathis 2001).

A partir de l’équation EEEEQQQQ.... 2222----7777, nous pouvons écrire :

&', = ./01 +/0 + + /0 -, EEEEQQQQ.... 2222---- 9999

Dès lors, la charge au claquage ayant été donnée comme un paramètre décrivant une

statistique de Weibull, par analogie avec l’équation EEEEQQQQ.... 2222----4444, nous pouvons écrire :

= -0 / EEEEQQQQ.... 2222---- 10101010

De même, nous pouvons définir la charge au claquage QBD comme la valeur à 63% de la

distribution (η) :

,&' = +-2− ./01 3 EEEEQQQQ.... 2222---- 11111111

Le paramètre λ correspondant à la fraction de cellules défaillantes, si Nt le nombre de

défauts par unité de volume est connu, λ peut s’écrire :

$ = %04 EEEEQQQQ.... 2222---- 12121212

Dans le cas particulier dans lequel le claquage est atteint, nous obtenons :

$&' = %&'04 EEEEQQQQ.... 2222---- 13131313

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

68

où NBD est la densité volumique de défauts au claquage.

A partir des équations EEEEQQQQ.... 2222----8888 et EEEEQQQQ.... 2222----11111111, la densité de défauts au claquage peut

finalement s’exprimer sous la forme :

%&' = +,&'-04 = 04 2−0/ ./01 3 EEEEQQQQ.... 2222---- 14141414

Finalement, l’approche de percolation permet de reproduire la distribution de Weibull

et l’expression de la pente de Weibull (EEEEQQQQ.... 2222----10101010) permet de rendre compte de la

décroissance linéaire avec l’épaisseur d’oxyde observée expérimentalement (Degraeve et

al. 1998; Stathis 1999; Alam, Bude, et al. 1999). De plus, plusieurs études relatent une

dépendance du temps au claquage TBD avec la surface d’oxyde suivant une loi en

puissance dont l’exposant dépend directement de la pente de Weibull (Wolters & Verwey

1986; Nigam et al. 1998). Cette observation est en accord avec le modèle qui prévoit une

relation de la forme :

5&'5&'1 ≃ ,&',&'1 = ./1./

EEEEQQQQ.... 2222---- 15151515

Cette loi est appelée loi d’échelle de surface (Area scaling) et est très utilisée pour

ramener l’ensemble des résultats au claquage à une surface commune, ou même pour

réaliser des extrapolations en surface. La FFFFIGURE IGURE IGURE IGURE 2222---- 7777 présente un exemple de cette loi

d’échelle de surface.

FFFFIGURE IGURE IGURE IGURE 2222---- 7777 :::: (Ribes 2005) Illustration expérimentale de la loi d’échelle de surface (EEEEQQQQ.... 2222----15151515).

4. Modèle d’extrapolation

Plusieurs expériences (notamment (Wu & Suñé 2005)) ont été réalisées pour rendre

compte de la relation entre le temps au claquage et la valeur de la contrainte appliquée.

En ce qui concerne la mesure CVS (tension constante), une loi en puissance a été

établie :

5&' = .6 EEEEQQQQ.... 2222---- 16161616

où n est l’accélération.

Temps au claquage [s]

ln(-

ln(1

-F))

Aox2 = 17.5µm²

Aox1 = 2500µm²

Area Scaling

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

69

Ainsi, cette loi permet d’extrapoler les résultats obtenus en conditions accélérées

(tensions élevées) aux conditions normales d’utilisation.

FFFFIGURE IGURE IGURE IGURE 2222---- 8888 :::: Méthode d’extrapolation de durée de vie aux conditions normales d’utilisation.

La FFFFIGURE IGURE IGURE IGURE 2222---- 8888 schématise la procédure : (a) les probabilités cumulées de claquage en

fonction du temps pour différentes tensions de grille sont représentées en échelle de

Weibull et (b) la loi en puissance définissant la relation entre temps au claquage médian

(50%) et la tension de grille est représentée. Cette loi permet d’extrapoler jusqu’à la

tension en condition normale d’utilisation. De plus, avec la loi de Weibull, il est possible

de déterminer le temps au bout duquel, en condition normale d’utilisation, seulement

une faible fraction de la population est en défaillance (1 ppm de transistors claqués par

exemple). Ce temps est la durée de vie. Pour garantir des normes de qualités, ce temps

doit être supérieur à une valeur spécifique (10 ans par exemple).

Le modèle final du temps au claquage établi, prenant en compte la dépendance en

surface, en température et la statistique de Weibull devient :

5&' = .670 859 :

9 )*; )*; EEEEQQQQ.... 2222---- 17171717

où A est une constante et Ea est l’énergie d’activation.

III. Caractéristiques post-claquage du transistor

1. Evolution des paramètres du transistor jusqu’au claquage

Au cours d’une contrainte de type RVS, il est possible de suivre l’évolution des

différents paramètres d’un transistor MOS à chaque pas en tension. Nous allons nous

intéresser à cette évolution pour les transistors MOS en technologie 28nm FDSOI. Les

transistors PMOS étudiés sont de dimensions (W x L) 10 x 0.03 µm² et 5 x 10 µm². La

fiabilité de l’oxyde est évaluée par une mesure RVS (cf §II-1) avec une tension de grille

VG variant de -1.2V à -3.4V avec un pas en tension |∆V| = 20mV et un pas en temps ∆t =

10s à 125°C.

(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

70

La FFFFIGURE IGURE IGURE IGURE 2222---- 9999 donne l’évolution de la dérive du courant linéaire ∆IDlin en fonction de

la tension de contrainte de type VRS jusqu’au claquage pour des transistors PMOS à

125°C. Nous constatons que la dérive du courant IDlin suit une loi en puissance et est due

au mécanisme de dégradation NBTI. Ainsi, même si la contrainte est de type VRS, la

dégradation NBTI induite avant le claquage a le même comportement que durant une

contrainte de type CVS.

FFFFIGURE IGURE IGURE IGURE 2222---- 9999 :::: Evolution de la dérive du courant linéaire ∆IDlin en fonction de la tension de contrainte en rampe avec un pas en tension de 20mV et en temps de 10s pour des transistors PMOS en 28nm FDSOI à 125°C.

La FFFFIGURE IGURE IGURE IGURE 2222---- 10101010 représente l’évolution de la dérive de la tension de seuil ∆Vtlin en

fonction de la tension de contrainte en rampe pour des transistors PMOS à 125°C. Entre

les tensions -1.2V et -2.4V, la dégradation de la tension de seuil est continue et

monotone : cette dégradation est induite par le mécanisme NBTI. Entre les tensions

-2.4V et -2.7V, pour chaque transistor PMOS, cette dégradation monotone est

interrompue par un claquage d’oxyde. A priori, le claquage n’induit pas de dégradation

supplémentaire sur la dérive de la tension de seuil du transistor MOS, seul le

mécanisme BTI contribue.

FFFFIGURE IGURE IGURE IGURE 2222---- 10101010 :::: Evolution de la dérive de la tension de seuil ∆Vtlin en fonction de la tension de contrainte en rampe avec un pas en tension de 20mV et en temps de 10s pour des transistors PMOS en 28nm FDSOI à 125°C.

1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8-20

-15

-10

-5

0

∆∆ ∆∆I D

lin [%

]

Tension de contrainte [V]

-1.5 -2.0 -2.5 -3.00

-20

-40

-60

-80

-100

-120

-140

∆∆ ∆∆Vtli

n [m

V]

Tension de contrainte [V]

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

71

2. Localisation du claquage

La sévérité du claquage est étroitement liée à sa localisation : une méthode pour

déterminer la localisation du claquage dans les transistors MOS à canaux courts a été

introduite par Degraeve (Degraeve et al. 2001).

Nous allons donc nous intéresser à la localisation du claquage dans les transistors

MOS en technologie 40nm LP et 28nm FDSOI. Ces transistors NMOS et PMOS sont de

dimensions (W x L) respectives 1 x 0.04 µm² et 1 x 0.03 µm². La fiabilité de l’oxyde est

évaluée par une mesure CVS (cf §II-1) avec VG = VGstress1 et VGstress2 respectivement pour

les NMOS et VG = VGstress3 et VGstress4 respectivement pour les PMOS à 125°C. La tension

de contrainte sur la grille est choisie positive pour les NMOS et négative pour les PMOS,

car il s’agit de leurs conditions typiques dans les circuits. En effet, dans le cas du

transistor NMOS, les électrons sont injectés dans l’oxyde et proviennent soit de la source

soit du drain sous la grille. Dans tous les cas, trois valeurs de compliance ont été choisies

pour mesurer différentes sévérités de claquage :

IC1, 2xIC1 et 3xIC1 pour le transistor NMOS dans le nœud 40nm

IC2, 3xIC2 et 10xIC2 pour le transistor NMOS dans le nœud 28nm

IC3, 2xIC3 et 3xIC3 pour le transistor PMOS dans le nœud 40nm

IC4, 10xIC4 et 100xIC4 pour le transistor PMOS dans le nœud 28nm

La contrainte est stoppée immédiatement après qu’un premier claquage ait eu lieu. La

FFFFIGURE IGURE IGURE IGURE 2222---- 11111111 donne les distributions des temps au claquage de transistors NMOS en

28nm FDSOI pour les trois courants de compliance fixés. Les trois distributions sont

superposées, cela signifie que la compliance n’a pas d’influence sur le temps au claquage.

Les transistors étudiés sont caractérisés une première fois avant la contrainte et une

seconde fois après l’arrêt de la contrainte, soit juste après le claquage.

FFFFIGURE IGURE IGURE IGURE 2222---- 11111111 :::: Distributions des temps au claquage de transistors NMOS dans le nœud 28nm FDSOI pour différentes valeurs de compliance IC2, 3xIC2 et 10xIC2 à 125°C.

Pour quantifier la sévérité du claquage, la résistance effective de claquage est définie

par :

< = 6''=>6'' pour VS = VD = 0V EEEEQQQQ.... 2222---- 18181818

10 100 1000

-6

-4

-2

0

2

IC2

3 x IC2

10 x IC2

ln(-

ln(1

-F))

Temps au claquage [s]

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72

Les distributions des résistances effectives de claquage Reff des transistors NMOS

sont tracées sur la FFFFIGURE IGURE IGURE IGURE 2222---- 12121212 à 125°C. Nous pouvons observer des claquages soft dans

la gamme 107 – 1011 Ω et des claquages hard dans la gamme 103 – 107 Ω pour le nœud

28nm. Dans le cas du nœud 40nm, les compliances choisies étant faibles, nous

n’observons que des claquages soft dans la gamme 107 – 1011 Ω ; toutefois nous notons un

impact et une dispersion accrue. Plus la compliance est élevée, plus la résistance

effective est faible et plus le claquage est sévère. Les cas de claquages sévères pour des

faibles compliances sont très rares. De plus, pour des compliances élevées, les valeurs

des résistances effectives sont beaucoup plus dispersées.

FFFFIGURE IGURE IGURE IGURE 2222---- 12121212 :::: Distributions des résistances effectives avant et après claquage déterminées à VDD = 1.1V ; 1V pour les transistors NMOS en 40nm LP (a) et 28nm FDSOI (b) respectivement à 125°C. Dans le second cas, une séparation claire entre le claquage hard et soft est visible.

Des observations, via le courant de source ou drain mesuré à tension négative,

concernant le lien entre la localisation et la sévérité du claquage ont déjà été reportées

pour des nœuds technologiques antérieurs (Wu et al. 1998). Selon le sens de circulation

du courant après un claquage, de la grille vers la source, de la grille vers le drain ou

encore de la grille vers la source et le drain, il est possible de distinguer les claquages

grille-source, grille-drain et grille-canal respectivement.

Pour déterminer avec précision la position du claquage sur la longueur du canal

(Degraeve et al. 2001), qui est défini à l’aide de la variable x, il faut tout d’abord se placer

en régime d’accumulation pour calculer le ratio :

='=?@=' pour VG < 0 et VS = VD= 0V

Si la majorité des électrons injectés dans le chemin du claquage est collectée à la

source ou au drain, ce ratio sera proche de 0 ou 1 respectivement. Ce ratio peut ainsi être

utilisé pour distinguer les claquages qui ont eu lieu dans la source, le canal et le drain.

Sur la FFFFIGURE IGURE IGURE IGURE 2222---- 13131313, les ratios pour VG = -1.1V sont triés par ordre croissant pour les

transistors NMOS du nœud 40nm à 125°C. L’évolution du ratio entre 0 et 1 est très

107 108 109 1010 1011

-3

-2

-1

0

1

2

3

28nm40nm

t0

IC1

2xIC1

3xIC1

N(F

)

Reff

[ΩΩΩΩ]

103 104 105 106 107 108 109 1010

-3

-2

-1

0

1

2

3

t0

IC2

3xIC2

10xIC2

N(F

)

Reff

[ΩΩΩΩ]

(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

73

progressive, et les valeurs 0 et 1 sont à peine atteintes voire non atteintes : les claquages

sont localisés dans le canal et le fait que les claquages sont soft est confirmé.

Plus le |VG| pour lequel le ratio est mesuré est faible, plus l’évolution entre 0 et 1 est

abrupte. En effet, à faible |VG|, le potentiel n’atteint pas une valeur plateau sous le

canal et le champ électrique est toujours assez fort pour forcer les électrons injectés à

cause du claquage à aller jusqu’à la source ou au drain. Lorsque |VG| est plus fort, un

plateau de potentiel sans champ latéral se forme et impose aux électrons d’aller jusqu’à

la source ou au drain par diffusion. C’est pourquoi, la séparation des claquages qui ont

eu lieu dans la source ou dans le drain est plus évidente lorsque |VG| est faible. Lorsque

|VG| est fort, la transition entre la source et le drain étant plus progressive, le

positionnement des points de claquage est plus précis.

FFFFIGURE IGURE IGURE IGURE 2222---- 13131313 :::: Distribution des ratios ID/(ID+IS) mesurés à VG = -1.1V pour les trois compliances pour les transistors NMOS du nœud 40nm LP à 125°C. Ce ratio est utilisé pour trier tous les dispositifs mesurés.

Il a été montré que la localisation des claquages est aléatoirement distribuée sur toute

la surface d’oxyde (Degraeve et al. 2001). Ainsi, la probabilité d’avoir un claquage sur

n’importe quel intervalle dx de la longueur x du canal est constante. Pour un échantillon

de transistors suffisamment important, il est admis que tous les claquages sont

équidistants. La position d’un claquage sur l’axe x (longueur du canal) est déterminée

telle que :

= : A EEEEQQQQ.... 2222---- 19191919

où n est le nombre total de dispositifs mesurés et i le rang déterminé par le tri croissant

du ratio ID/(ID+IS) (cf FFFFIGURE IGURE IGURE IGURE 2222---- 13131313).

Il est alors possible de tracer la résistance effective de claquage en fonction de sa

position x dans le canal. Sur la FFFFIGURE IGURE IGURE IGURE 2222---- 14141414, les résistances effective de claquage sont

tracées pour les transistors NMOS dans les nœuds 40nm LP (a) et 28nm FDSOI (b) à

125°C. Pour les transistors NMOS du nœud 40nm LP, les claquages sont soft de la

source jusqu’au drain, le long du canal ; en effet les compliances choisies étant faibles,

les claquages sont peu sévères. Dans le cas des transistors NMOS du nœud 28nm

FDSOI, nous observons deux cas : pour les compliances IC2 et 3xIC2, les claquages qui ont

0 20 40 60 80 100 120 1400.0

0.2

0.4

0.6

0.8

1.0

40nm

IC1

2xIC1

3xIC1

I D/(

I D+I

S)

ième dispositif

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

74

eu lieu dans le canal sont soft alors que les claquages hard ont eu lieu dans la source et

le drain ; pour la compliance 10xIC2, les claquages sont majoritairement hard et ont eu

lieu dans le canal et aux extensions (source et drain). Les valeurs de résistances

effectives plus faibles sont principalement localisées dans les régions d’extensions de

source et de drain.

FFFFIGURE IGURE IGURE IGURE 2222---- 14141414 :::: (Saliva13b) La résistance effective de claquage est tracée en fonction de la localisation du claquage le long du canal pour les transistors NMOS avant et après claquage pour les trois niveaux de compliance dans les nœuds 40nm LP (a) et 28nm FDSOI (b) à 125°C.

La grande différence de valeur des résistances effectives de claquage près de la source

et du drain peut s’expliquer par la différence au niveau de la résistance entre les

extensions et le canal. Dans ce cas, le claquage serait le même mais apparaitrait plus

sévère dans les extensions que dans le canal à cause du fait que la résistance des

électrodes est plus faible.

Dans la réalité du circuit, l’environnement électrique influence la sévérité du

claquage. Pour des valeurs de compliance cohérentes avec l’environnement d’un circuit

pour un transistor MOS, le claquage est à priori soft et localisé dans le canal ; alors que

dans les régions d’extension, où la résistance des électrodes est plus faible, la dissipation

de puissance au moment du claquage peut être plus importante et ainsi conduire à un

claquage plutôt hard (Alam et al. 1999).

3. Impact du claquage sur les caractéristiques du transistor MOS

La dispersion des caractéristiques DC après claquage est illustrée par la FFFFIGURE IGURE IGURE IGURE 2222---- 15151515

qui représente l’évolution après claquage du ratio des courants de drain sur source ID/IS

en fonction de l’augmentation du courant de grille normalisée par la surface d’oxyde

∆IG/WL en mode linéaire pour des transistors NMOS (Saliva et al. 2013). Les trois

nœuds technologiques auxquels nous nous sommes intéressés durant cette thèse sont

comparés : 40nm LP, 28nm LP et 28nm FDSOI.

0 5 10 15 20 25 30 35 40102

104

106

108

1010

1012

28nm

40nm t0

IC1

2xIC1

3xIC1

Ref

f [ΩΩ ΩΩ

]

position x [nm]

0 5 10 15 20 25 30102

104

106

108

1010

1012 10xIC2 IC2 3xIC2

t0

Ref

f [ΩΩ ΩΩ

]

position x [nm]

(b)

(a)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

75

Selon la localisation du claquage, nous pouvons distinguer trois domaines différents :

Pour ∆IG/WL inférieur à 0.005A/µm², le courant de drain ID décroit et le ratio ID/IS

diminue de manière linéaire jusqu’à s’annuler : le claquage est soft et

indépendant de la localisation.

A partir de ∆IG/WL égal à 0.005A/µm², le courant de drain est considéré nul : le

claquage peut être soft ou hard et est localisé dans le canal.

A partir de ∆IG/WL égal à 0.005A/µm², si le courant de drain change de signe,

cela signifie qu’il y a un courant de fuite entre la grille et le drain dans les régions

d’extension. La résistance post-claquage dans la région d’extension est

suffisamment faible pour que le courant de drain ne circule plus de la source vers

le drain en passant par le canal mais ce sont plutôt des électrons qui entrent dans

le drain en provenance de la grille.

Ces considérations sont valables pour les trois nœuds technologiques considérés.

FFFFIGURE IGURE IGURE IGURE 2222---- 15151515 :::: (Saliva13b) Evolution après claquage du ratio des courants de drain sur source ID/IS en fonction de l'augmentation du courant de grille normalisée par la surface d’oxyde ∆IG/WL en mode linéaire (VDS = 50mV, VG = 1V) pour des transistors NMOS à 125°C. Les étoiles représentant les modèles donnent les trois différentes sévérités pour lesquelles le modèle compact décrit §V peut être activé.

Nous nous intéressons maintenant à la variation du courant linéaire IDlin due au

claquage d’oxyde pour des transistors NMOS. La FFFFIGURE IGURE IGURE IGURE 2222---- 16161616 donne les distributions

des dégradations du courant linéaire ∆IDlin des transistors NMOS pour les trois niveaux

de compliance en 28nm FDSOI. Nous pouvons distinguer trois cas :

Le courant linéaire IDlin est dégradé (entre 0 et 20% de dégradation), mais la

distribution est très peu dispersée : le claquage est soft. Le courant linéaire IDlin est très fortement dégradé (jusqu’à 280% de dégradation),

il y a une queue de distribution très dispersée : le claquage est hard.

Le courant linéaire IDlin s’améliore. Ce cas, bien qu’observé, reste assez marginal

(10 cas sur 961 transistors NMOS claqués).

Pour la compliance IC2, la déviation standard σ du ∆IDlin est de 5.6% alors que pour la

compliance 10xIC2, elle est de 43.2%.

0.00 0.01 0.02 0.03 0.04 0.05-1

0

1

2

28nm FDSOI28nm 40nm SimulationsSévérités

I dra

in/I s

ourc

e

∆∆∆∆Igrille /WL [A/µm²]

Fuite dans les régions d’extension

Fuite dans le canal

S1S2

S3

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FFFFIGURE IGURE IGURE IGURE 2222---- 16161616 :::: Distributions des dégradations du courant linéaire ∆IDlin des transistors NMOS pour le nœud 28nm FDSOI après un claquage d’oxyde pour trois niveaux de compliance à 125°C.

La FFFFIGURE IGURE IGURE IGURE 2222---- 17171717 donne l’évolution de la dégradation du courant linéaire ∆IDlin après

un claquage en fonction de la résistance effective du claquage Reff pour des transistors

NMOS du nœud 28nm FDSOI. Les observations précédentes sont confirmées : pour des

Reff correspondant à des claquages soft (108 < Reff < 1011), le courant linéaire est dégradé,

mais la dispersion de cette dégradation est faible ; alors que pour des Reff correspondant

à des claquages hard (Reff < 108), le courant linéaire est très fortement dégradé et de

manière très dispersée.

FFFFIGURE IGURE IGURE IGURE 2222---- 17171717 :::: Evolution de la dégradation du courant linéaire ∆IDlin en fonction de la résistance effective Reff du claquage des transistors NMOS pour le nœud 28nm FDSOI pour trois niveaux de compliance à 125°C.

Dans un transistor MOS fonctionnant correctement, le courant sortant par le drain

est identique au courant entrant par la source (ID = -IS) en absence de forte composante

du courant de grille par effet tunnel. Pour vérifier si cette symétrie des courants de

source et drain est affectée par le claquage, nous traçons la dégradation du courant

linéaire de drain ∆IDlin en fonction du courant linéaire de source ∆ISlin après un claquage

pour des transistors NMOS en 28nm FDSOI sur la FFFFIGURE IGURE IGURE IGURE 2222---- 18181818 pour deux niveaux de

compliance.

-300 -250 -200 -150 -100 -50 0 50-3

-2

-1

0

1

2

3

NMOS

IC2

3xIC2

10xIC2

N(F

)

∆∆∆∆IDlin [%]

103 104 105 106 107 108 109 1010 1011-300

-250

-200

-150

-100

-50

0

NMOS

IC2

3xIC2

10xIC2

∆∆ ∆∆ID

lin [%

]

Reff [ΩΩΩΩ]

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FFFFIGURE IGURE IGURE IGURE 2222---- 18181818 :::: Evolution de la dégradation du courant linéaire de drain ∆IDlin en fonction du courant linéaire de source ∆ISlin après un claquage pour deux compliances IC2 et 10xIC2 pour des transistors NMOS dans le nœud 28nm FDSOI à 125°C.

Pour la compliance IC2, aucun des transistors NMOS mesurés après claquage n’a

perdu ses propriétés : les courants de source et de drain sont toujours symétriques. Par

contre, pour la compliance 10xIC2, il n’y a plus aucune symétrie ni corrélation entre les

courants de source et de drain. Nous remarquons toutefois que le courant IDlin se dégrade

dans la plupart des cas (comme nous l’avions déjà observé sur la FFFFIGURE IGURE IGURE IGURE 2222---- 16161616) et que le

courant ISlin est soit dégradé (peu ou très fortement) soit augmenté. Cela signifie qu’après

un claquage soft, un transistor MOS fonctionne toujours comme un transistor MOS bien

qu’une dégradation de ses paramètres soit mesurée ; alors qu’après un claquage hard, un

transistor MOS n’est tout simplement plus fonctionnel, dans certains cas ce n’est plus

qu’une diode.

IV. Méthode d’extraction

Au cours de la mesure CVS à 125°C, avant de subir un éventuel claquage, le

transistor MOS est dégradé par le mécanisme N/PBTI (cf §Chap.3-III-1). Au cours d’une

contrainte de type N/PBTI, un champ électrique vertical est responsable de la rupture

des liaisons Si-H, ce qui a pour conséquence une augmentation de densité des états

d’interface. D’un point de vue des paramètres d’un transistor MOS, cela résulte en une

augmentation de la tension de seuil Vth et une diminution de la mobilité. En ce qui

concerne le claquage, une fois qu’un chemin de percolation a été créé, le courant de fuite

de grille augmente.

Il apparait donc important de séparer la contribution de la dégradation par BTI dans

la dégradation des paramètres d’un transistor MOS d’une éventuelle contribution due au

claquage (Saliva et al. 2014). Pour ce faire, la méthode proposée est la suivante :

Nous commençons par évaluer les dégradations par NBTI et PBTI via une

mesure CVS sur des transistors PMOS et NMOS respectivement, et ce pour la

-100 -80 -60 -40 -20 0 20 40 60 80 100-300

-250

-200

-150

-100

-50

0

50

NMOS

IC2

10xIC2

∆∆ ∆∆ID

lin [%

]

∆∆∆∆ISlin

[%]

-20 -15 -10 -5 0 5-25

-20

-15

-10

-5

0

5

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

78

même condition de contrainte qui a précédemment été utilisée pour évaluer le

claquage : dans le cas du nœud 40nm LP, nous avions appliqué une contrainte sur

la grille VG = VGstress1 et mis la source, le drain et le substrat à la masse.

Dans un second temps, la moyenne notée µ et la variance notée σ sont calculées à

différents temps de contrainte.

Ensuite, un modèle de dispersion basé sur la loi de Poisson est extrait.

Grâce à ce modèle, les paramètres µ(t) et σ(t) en fonction du temps sont déduits.

Enfin, la distribution du paramètre PBTI considéré peut être normalisée avec : ∆C&5=D

E EEEEQQQQ.... 2222---- 20202020

La distribution PBD peut être normalisée au temps au claquage TBD avec :

∆C&'D5&'E5&' EEEEQQQQ.... 2222---- 21212121

Les distributions normalisées des paramètres tension de seuil Vth et courant linéaire IDlin

après une dégradation par BTI et après un claquage soft sont tracées pour des

transistors NMOS en technologie 40nm LP.

Sur la FFFFIGURE IGURE IGURE IGURE 2222---- 19191919, les distributions de ∆Vth de transistors NMOS après un claquage

et après une contrainte PBTI sont superposées, cela signifie que le claquage soft n’induit

pas de dégradation supplémentaire du ∆Vth : la dégradation du paramètre Vth est

principalement due au BTI, soit ∆VthBD = ∆VthBTI(TBD). Cela confirme les observations

issues de la FFFFIGURE IGURE IGURE IGURE 2222---- 10101010 en 28nm FDSOI.

FFFFIGURE IGURE IGURE IGURE 2222---- 19191919 :::: (Saliva14) Distribution des ∆Vth de transistors NMOS après une dégradation PBTI normalisée avec la formule (∆VthBTI - µ(t))/σ(t) ; et distribution des ∆Vth de transistors NMOS après un claquage normalisée avec la formule (∆VthBD - µ(TBD))/σ(TBD), en 40nm LP à 125°C.

Le paramètre critique du claquage d’oxyde est le courant de fuite de grille qui se

traduit aussi par une augmentation du courant IDS. La FFFFIGURE IGURE IGURE IGURE 2222---- 20202020 donne les

distributions normalisées des ∆IDlin après une contrainte N/PBTI et après un claquage

pour les transistors PMOS (b) et NMOS (a) en 40nm. Le courant IDlin est dégradé par le

mécanisme N/PBTI mais il y a une dégradation supplémentaire induite par le claquage.

-3 -2 -1 0 1 2 3-3

-2

-1

0

1

2

3

Après une contrainte PBTI Après un Claquage

N(F

)

(∆∆∆∆Vth - µµµµ(t))/σσσσ(t)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

79

Comme illustré sur la FFFFIGURE IGURE IGURE IGURE 2222---- 15151515, pour un claquage soft, le ratio des courants de

drain sur source ID/IS augmente linéairement avec ∆IG la fuite de grille induite par le

claquage. L’augmentation de la dispersion de ∆IDlin à cause du claquage est corrélée à

l’amplification de la fuite du courant de grille.

FFFFIGURE IGURE IGURE IGURE 2222---- 20202020 :::: (Saliva14)Distribution des ∆IDlin de transistors NMOS (a) et PMOS (b) après une dégradation BTI normalisée avec la formule (∆IDlinBTI - µ(t))/σ(t) ; et distribution des ∆IDlin de transistors NMOS (a) et PMOS (b) après un claquage normalisée avec la formule (∆VDlinBD - µ(TBD))/σ(TBD), en 40nm LP à 125°C.

V. Modèles de transistor MOS claqué dans la littérature

1. Introduction

De nombreux modèles de fiabilité des oxydes de grille reproduisant le comportement

post-claquage de transistors MOS ont été développés. Ils sont ensuite utilisés dans des

simulations prédictives au niveau circuit.

Au niveau circuit, la méthode pour prédire la défaillance utilise traditionnellement les

lois d’échelle de surface et l’extrapolation des caractérisations post-claquage au niveau

dispositif élémentaire (McPherson 1986; Stathis 2001). Cette idée est basée sur le fait

qu’un transistor MOS dans un circuit peut causer la défaillance d’une puce entière.

Récemment, de nouvelles approches ont permis d’améliorer les prédictions au niveau

circuit grâce à l’utilisation de calibrations empiriques de données de tests issues de vrais

circuits (Lee et al. 2006; Chopra et al. 2008). Toutefois, parmi ces deux approches l’une

est difficile à généraliser, l’autre ne considère pas la localisation du claquage. Le

véritable problème est que la grande majorité des méthodes supposent d’une part que les

transistors MOS d’un circuit sont continuellement sous contrainte, et d’autre part que le

claquage de n’importe quel transistor MOS dans le circuit conduit à la défaillance de ce

circuit. Ces hypothèses ne sont pas valables, et les différents points qui les contredisent

seront discutés plus en détails dans le Chapitre 4.

En parallèle, des études au niveau circuit élémentaire ont donné lieu à des

publications récentes à l’aide des mesure et des analyses basées sur des modèles

-4 -3 -2 -1 0 1 2 3 4-4

-3

-2

-1

0

1

2

3

4

Après une contrainte PBTI Après un Claquage

N(F

)

(∆∆∆∆IDlin - µµµµ(t))/σσσσ(t)-5 -4 -3 -2 -1 0 1 2 3 4 5

-5

-4

-3

-2

-1

0

1

2

3

4

5

Après une contrainte NBTI Après un Claquage

N(F

)(∆∆∆∆IDlin - µµµµ(t))/σσσσ(t)

Augmentation de la dispersion due au claquage

Augmentation de la dispersion due au claquage

(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

80

reproduisant le comportement de MOS claqués ont donné lieu à des publications. Par

exemple, nous pouvons citer les oscillateurs en anneau (Kaczer et al. 2002), les cellules

SRAM (Cheffah et al. 2011; Kaczer et al. 2003) ou encore les miroirs de courant et

certaines bascules (Fernández et al. 2008). Ces méthodes sont très utiles pour la

compréhension du claquage d’oxyde au niveau circuit ; mais elles nécessitent des

modèles d’analyse complexes ou sont basées sur des mesures, et ainsi, ne peuvent pas

être étendues jusqu’à l’étude de circuits numériques intégrés complexes.

Par ailleurs, un paramètre important est que la probabilité de claquage de l’oxyde est

fortement liée aux variations dues au procédé de fabrication. Des travaux récents

(Chopra et al. 2008) ont introduit une approche statistique pour l’analyse de la fiabilité

de l’oxyde d’une puce entière en tenant compte des variations de l’épaisseur d’oxyde dues

au procédé de fabrication. Toutefois, il manque un moyen de déterminer la distribution

complète de la fonction de fiabilité ou même statistique telle que la variance. Ces

travaux ont ensuite été complétés par la présentation d’une méthode d’analyse

impliquant des capteurs intégrés et une adaptation de la tension (Zhuo et al. 2013).

L’inconvénient de ces approches qui tiennent compte des variations liées au procédé de

fabrication pour la fiabilité des diélectriques de grille au niveau circuit est qu’elles sont

basées sur la loi d’échelle de surface qui est trop pessimiste pour les prédictions de durée

de vie des circuits.

Dans la suite de cette partie, nous nous intéressons à la modélisation du claquage

dans le but de reproduire le comportement post claquage d’un transistor MOS. Différents

modèles ont été proposés dans la littérature.

2. Modèles au niveau transistor

En 2001, Degraeve a proposé un modèle de MOS claqué illustré sur la FFFFIGURE IGURE IGURE IGURE 2222---- 21212121.

A tension négative, le transistor MOS fonctionne comme un transistor bipolaire NPN :

les électrons sont injectés de la grille dans le chemin créé par le claquage dans le

substrat. Les porteurs sont ensuite collectés par diffusion par la source et le drain. Ce

modèle permet de reproduire les caractéristiques Courant-Tension (I-V) d’un transistor

post-claquage (Kaczer et al. 2001). Toutefois ce modèle n’est valable que pour des

claquages sévères, pires cas, et il manque des corrélations avec des résultats circuit.

Toutefois, le second modèle est compatible avec des simulations SPICE.

FFFFIGURE IGURE IGURE IGURE 2222---- 21212121 :::: (Degraeve et al. 2001) A gauche, modèle de MOS claqué basé sur le fait qu’à tension négative il fonctionnerait comme un transistor bipolaire NPN. (Kaczer et al. 2001) A droite, modèle de MOS après un claquage hard.

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

81

En 2010, Choudhury a proposé de remplacer la modélisation du claquage par une

source de source commandé en tension (Choudhury et al. 2010) comme indiqué sur la

FFFFIGURE IGURE IGURE IGURE 2222---- 22222222. Une résistance ohmique étant insuffisante pour modéliser les résultats

expérimentaux car elle est plutôt valable dans les cas de claquage hard. Il a proposé

d’utiliser un modèle de dépendance en puissance par rapport à la tension pour modéliser

le claquage de l’oxyde de grille (Wu et al. 2000; Wu & Suñé 2005). Dans ce modèle, une

fois que l’oxyde commence à se dégrader, le courant de fuite induit est modélisé par une

source de courant indépendante commandée en tension entre la grille et la source du

transistor MOS claqué telle que :

= = F6>? EEEEQQQQ.... 2222---- 22222222

où l’exposant p représente le degré de dégradation de l’oxyde et K reflète la ‘’taille’’ du

claquage.

Ce modèle permet de prédire les comportements de claquage soft progressifs qui mènent

à un claquage hard (Rodriguez et al. 2002; Rodríguez et al. 2003). Toutefois, ce modèle

représente un pire cas en termes de localisation (drain ou source), comme explicité dans

le §III-1. De plus, seul la fuite due au claquage est modélisée, les éventuels paramètres

du transistor MOS dégradés par le claquage ne sont pas considérés.

FFFFIGURE IGURE IGURE IGURE 2222---- 22222222 :::: (Choudhury et al. 2010) Modélisation du claquage dans un transistor NMOS par une source de courant commandée en tension.

Plus récemment, Nicollian a étudié les caractéristiques post claquage grille-drain des

transistors NMOS pour les sévérités soft et hard (Nicollian et al. 2011). Ce modèle

reproduit très proprement le comportement d’un transistor NMOS claqué ainsi que ses

caractéristiques Courant-Tension (I-V). Comme l’illustre la FFFFIGURE IGURE IGURE IGURE 2222---- 23232323, il se compose

d’un circuit équivalent autour du transistor. Ce modèle tient compte de différents

points :

Pour des claquages soft, le courant de grille est lié avec la tension de grille par

une loi en puissance.

Le courant de grille est polarisé symétriquement avec la tension grille-drain.

Tous les courants sont dégradés, et cette dégradation est sensible à une large

gamme de tension.

La source ne contribue que très peu à la fuite de grille et est fortement couplée au

drain après un claquage soft. Après un claquage hard, la source est couplée avec la grille, sauf lorsque VD ~ VG

et lorsque VG > VD à fort VD.

Ce modèle, bien que très précis, ne reproduit que les caractéristiques post-claquage dans

des cas déjà trop particuliers : le claquage est grille-drain dans des transistors NMOS.

De plus il n’a pas été appliqué à des simulations au niveau circuit.

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Chapitre 2__________________________________________________________________________

FFFFIGURE IGURE IGURE IGURE 2222---- 23232323 :::: (Nicollian et al. 2011)sévérités soft ou hard. L’introduction de la diode TD1 (diode tunnel qui contrôle la partie grilledrain-oxyde par le drain) permet de coupler la source et la grille.

En 2012, Kim a introduit un modèle compac

due au claquage d’un transistor MOS ainsi que sa méthodologie de simulation

2013). La fuite du courant de grille du transistor MOS après claquage est déterminée par

une variable aléatoire qui tient compte du modèle de percolation et de la localisation du

claquage. Cette fuite de grille, reproduit avec des sources de courant (

ajoutée au modèle SPICE e

dégradation par BTI. Le point fort de ce modèle est son intégration dans un

simulations de vieillissement au niveau transistor et circuit. Toutefois, les mécanismes

complexes mis en jeu lors du claquage ne sont pas réellemen

nous pouvons nous interroger si le claquage induit

ailleurs, il n’y a pas de notion de sévérité

FFFFIGURE IGURE IGURE IGURE 2222---- 24242424 :::: (Kim et al. 2013)conduction et utilisable pour des simulations SPICE au niveau circuit.

3. Modèles au niveau cellule

Modéliser le claquage de l

simulations prédictives au niveau circuit est complexe. En effet, il existe plusieurs

paramètres variables dont il faut à priori tenir compte tels que les différents niveaux de

sévérité (FFFFIGURE IGURE IGURE IGURE 2222---- 15151515), la dispersion des paramètres dégradés (

caractère aléatoire du claquage (

plusieurs débats comme l’éventuelle présence de claquage

encore la fonctionnalité ou non d’un circuit après un claquage. Pour s’affranchir d’un

Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

82

(Nicollian et al. 2011) Circuit équivalent d’un claquage grille

sévérités soft ou hard. L’introduction de la diode TD1 (diode tunnel qui contrôle la partie grilleoxyde par le drain) permet de coupler la source et la grille.

En 2012, Kim a introduit un modèle compact SPICE qui reproduit la fuite de grille

due au claquage d’un transistor MOS ainsi que sa méthodologie de simulation

ant de grille du transistor MOS après claquage est déterminée par

une variable aléatoire qui tient compte du modèle de percolation et de la localisation du

claquage. Cette fuite de grille, reproduit avec des sources de courant (

au modèle SPICE existant qui tient déjà compte de ∆Vth dû

dégradation par BTI. Le point fort de ce modèle est son intégration dans un

llissement au niveau transistor et circuit. Toutefois, les mécanismes

complexes mis en jeu lors du claquage ne sont pas réellement pris en considération car

nous pouvons nous interroger si le claquage induit uniquement une fuite de grille

il n’y a pas de notion de sévérité dans cette approche.

(Kim et al. 2013) Modèle de transistor MOS claqué reproduisant le chemin de conduction et utilisable pour des simulations SPICE au niveau circuit.

Modèles au niveau cellule standard

e l’oxyde de grille au niveau transistor pour ensuite faire des

simulations prédictives au niveau circuit est complexe. En effet, il existe plusieurs

paramètres variables dont il faut à priori tenir compte tels que les différents niveaux de

), la dispersion des paramètres dégradés (FFFF

caractère aléatoire du claquage (FFFFIGURE IGURE IGURE IGURE 2222---- 4444). Ces paramètres ouvrent également

plusieurs débats comme l’éventuelle présence de claquage hard dans

encore la fonctionnalité ou non d’un circuit après un claquage. Pour s’affranchir d’un

: Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

équivalent d’un claquage grille-drain, pour des sévérités soft ou hard. L’introduction de la diode TD1 (diode tunnel qui contrôle la partie grille-

t SPICE qui reproduit la fuite de grille

due au claquage d’un transistor MOS ainsi que sa méthodologie de simulation (Kim et al.

ant de grille du transistor MOS après claquage est déterminée par

une variable aléatoire qui tient compte du modèle de percolation et de la localisation du

claquage. Cette fuite de grille, reproduit avec des sources de courant (FFFFIGURE IGURE IGURE IGURE 2222---- 24242424), est

au mécanisme de

dégradation par BTI. Le point fort de ce modèle est son intégration dans un flow de

llissement au niveau transistor et circuit. Toutefois, les mécanismes

t pris en considération car

uniquement une fuite de grille ?). Par

qué reproduisant le chemin de

au niveau transistor pour ensuite faire des

simulations prédictives au niveau circuit est complexe. En effet, il existe plusieurs

paramètres variables dont il faut à priori tenir compte tels que les différents niveaux de

FFFFIGURE IGURE IGURE IGURE 2222---- 14141414), le

). Ces paramètres ouvrent également

dans les circuits ou

encore la fonctionnalité ou non d’un circuit après un claquage. Pour s’affranchir d’un

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

83

certain nombre de paramètres variables, l’idée est de modéliser un transistor claqué

dans son environnement circuit à partir d’une cellule entière.

En 2002, Kaczer proposa l’étude du claquage au niveau circuit élémentaire en prenant

l’exemple des oscillateurs en anneau avec des inverseurs (Kaczer et al. 2002). Le

claquage grille-source ou grille-drain qui est le pire cas, est évalué grâce à l’ajout d’une

résistance en parallèle du transistor claqué (R, R’ ou R’’) comme l’illustre la FFFFIGURE IGURE IGURE IGURE 2222----

25252525. Cette étude a apporté des éléments de réponse en ce qui concerne l’impact du

claquage au niveau circuit logique. Le claquage a un impact sur la fréquence

d’oscillation, les courants, les capacités d’entrée des étages fragilisés par le claquage.

Mais ces effets dépendent bien sûr de la sévérité du claquage, et ce modèle qui d’une part

est pire cas et d’autre part ne permet pas de projeter ces observations à des tensions

nominales d’utilisation (Weir 2000; Linder et al. 2001).

FFFFIGURE IGURE IGURE IGURE 2222---- 25252525 :::: (Kaczer et al. 2002) Le claquage grille-source ou grille-drain, considéré comme pire cas, est évalué grâce à l’ajout d’une résistance (R, R’ ou R’’ selon la localisation du claquage) dans un inverseur. L’étage affecté par un claquage va avoir un impact sur le précédent (modification de la capacité de sortie).

VI. Modèle Compact de transistor MOS claqué proposé

Le but n’est pas ici de comprendre la physique du claquage d’oxyde largement

développé dans la littérature, mais plutôt de modéliser son impact au niveau transistor

MOS pour ensuite réaliser des simulations au niveau circuit que nous pourrons

comparer à des mesures. L’objectif principal est de proposer un modèle compact

compatible avec des simulations sur circuits avancés. L’intérêt est de pouvoir déterminer

le réel impact du claquage dans des portes logiques mais aussi de réaliser des

simulations prédictives pour discuter de cet impact dans des configurations réalistes de

fonctionnement (Saliva et al. 2014).

1. Principe et méthode de simulation

Comme illustré sur la FFFFIGURE IGURE IGURE IGURE 2222---- 26262626, un sous circuit englobant un modèle standard

PSP avec une application dont l’interface est programmable (API) est utilisé. Les

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

84

modèles des mécanismes de type BTI et claquage d’oxyde sont implémentés dans le code

API. Dans un premier temps ce modèle est calibré sur des mesures de claquage d’oxyde

au niveau transistor MOS. Ensuite, à partir de ce modèle il est possible de réaliser des

simulations au niveau du circuit.

FFFFIGURE IGURE IGURE IGURE 2222---- 26262626 :::: (Saliva14) Schéma de la méthode d’utilisation du modèle de transistor MOS claqué pour des simulations SPICE.

Au cours de la première simulation, les données sont analysées et une densité de

défauts équivalente correspondant à la dégradation par BTI est calculée. Concernant le

claquage d’oxyde, un temps moyen à la défaillance (MTTF) est calculé pour chaque

transistor, ce temps est fonction du stress mais aussi de l’activité. Durant la seconde

simulation, des tirages Monte Carlo sont réalisés. De plus, au cours de cette seconde

simulation, la dispersion induite par la dégradation par BTI est implémentée : la

dégradation de la distribution de ∆Vth suit une loi de Poisson. Au cours de cette dernière

simulation, nous supposons que l’apparition du claquage d’oxyde suit bien une

distribution de Weibull (c’est effectivement le cas au niveau transistor et ce sera vérifié

au niveau circuit dans le Chapitre 4), et un temps au claquage (TBD) est généré puis

comparé au temps de projection. Si le temps au claquage TBD est inférieur au temps de

projection, cela signifie que le transistor MOS considéré a subit un claquage d’oxyde et le

modèle dédié est activé pour ce transistor. Par ailleurs, ce modèle de claquage proposé

est valide pour des évènements de claquage non corrélés.

Plus concrètement, dans la librairie qui contient les descriptions des différents

composants dont le transistor MOS qui nous intéresse, une partie de code est ajoutée :

**-- T2BD --**

.param Tproj_aged = 0.0

.param mttf_aged = 1e20

.param rand_tddb =' 0.5 ' DEV/uniform = ' 0.5 '

.param tdb = 'exp((log(1e-6-log(1e-6+1 - rand_tddb ))+1.05*log(mttf_aged))/1.05)'

.param Flag_tddb = 'valif(((Tproj_aged-tdb)>0),(1),(0))'*.param Flag_tddb = '0'

Netlist

Paramètres

du Modèle

Paramètres

du Modèle de

vieillissement

Simulation

transitoire à t0

Analyse

Simu âgée

Analyse MC

(∆Vt BTI, TB)

Mise à jour (μBTI, σBTI, MTTF)

Création des

défauts

(MTTF)

Modfi. Du

modèle Spice

Résultats âgés

Taux de

défaillance

(FIT)

Modèle de fiabilité défini par l’utilisateur

Simulateur

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

85

.param duo_tddb_aged = '-0.1 * Flag_tddb'

.param dig_aged = 'Severity * Flag_tddb'

Les paramètres mttf_aged, rand_tddb et tbd correspondent respectivement au temps

moyen à la défaillance, à la variable aléatoire du claquage et au temps au claquage qui

ont été décrits précédemment. Le paramètre Flag_tddb est un indicateur pour savoir s’il

y a eu un claquage ou pas. Le paramètre duo_tddb_aged ajoute une dégradation de la

mobilité aux transistors MOS qui claquent. Enfin, le paramètre dig_aged active la

sévérité du claquage d’oxyde voulue et ce au travers du paramètre Severity qui traduit

réellement la sévérité du claquage via différentes configurations du sous circuit.

2. Modèle Compact et sévérité

Etant donné que nous nous trouvons dans une démarche exploratoire, différentes

sévérités de claquage sont calibrées pour notre modèle compact. Sur la FFFFIGURE IGURE IGURE IGURE 2222---- 15151515,

trois différentes sévérités de transistor MOS claqué sont représentées par des étoiles

(notées S1, S2 et S3) qui correspondent à trois différentes configurations du modèle

compact :

Sévérité S1 : le claquage est peu sévère, la fuite de grille est faible et l’impact sur

les courants de source et drain est limité.

Sévérité S2 : le claquage est sévère, la fuite de grille est très importante, le

claquage a eu lieu dans le canal, l’impact sur les courants de source et drain est

limité.

Sévérité S3 : le claquage est sévère, la fuite de grille est assez significative, le

claquage a eu lieu dans les extensions (source ou drain), et ainsi l’impact sur les

courants de source et drain est fort.

Pour modéliser ces trois sévérités, différents sous circuits sont proposés via le paramètre

Severity introduit dans le paragraphe précédent. Pour reproduire les caractéristiques

d’un transistor MOS ayant subi un claquage dans les configurations S1, S2 et S3, il est

possible de :

Ajouter une fuite de grille de valeur variable ;

Ajouter une résistance parallèle grille-source ou grille-drain de valeur variable ;

Ajouter une fuite de grille et ajouter une résistance parallèle grille-source ou

grille-drain.

Dans ce modèle, deux variables aléatoires sont utilisées : une pour la localisation du

claquage (canal ou extensions) et une autre pour reproduire la fuite de grille ∆IG propre

aux transistors à oxyde (EOT) de grille ultra minces. Une troisième variable nous permet

de reproduire la dispersion induite par le mécanisme du BTI (∆Vth). La FFFFIGURE IGURE IGURE IGURE 2222---- 27272727

donne la dégradation ∆Vth en fonction de la dégradation ∆IG des transistors N/PMOS

pour deux niveaux de compliance en technologie 40nm LP et 28nm FDSOI. Il est

important de noter que ces deux variables ∆IG et ∆Vth ne sont pas corrélées, comme le

montre clairement la FFFFIGURE IGURE IGURE IGURE 2222---- 27272727.

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

86

FFFFIGURE IGURE IGURE IGURE 2222---- 27272727 :::: (Saliva14) Absence de corrélation entre ∆Vth et ∆IG en mode linéaire pour des transistors NMOS (a) et PMOS (b) qui ont subi un claquage après une contrainte de type CVS à 125°C à différents niveaux de compliance et pour deux nœuds technologiques.

Les analyses Monte Carlo de transitoires considèrent la dispersion locale initiale et

permettent de reproduire la signature électrique d’un claquage dans un circuit.

La dispersion du modèle de transistor MOS claqué est calibrée notamment à l’aide de

la FFFFIGURE IGURE IGURE IGURE 2222---- 27272727. Les paramètres dégradés par le claquage et la contrainte BTI (∆IDlin,

∆IG, ∆Vth …) et leur dispersion associée (dans une gamme ±2σ) sont calibrés pour des

géométries typiques utilisées dans des cellules standards des librairies logiques. Les lois

d’échelle de tension, activité et surface d’oxyde de grille sont valables. Ce modèle

compact permet donc de reproduire l’apparition du claquage d’un transistor MOS dans

un circuit pour ensuite analyser la sensibilité du mécanisme comparé au mécanisme BTI

par exemple.

VII. Conclusions

Dans ce chapitre, nous avons explicité le mécanisme du claquage de l’oxyde de grille

au niveau transistor ainsi que sa mise en évidence expérimentale ont été explicités. Son

caractère aléatoire a été mis en avant, puis les méthodes d’analyse et de modélisation

spécifiques ont été introduites.

Ensuite, les mesures effectuées sur des transistors NMOS et PMOS ont été présentées

dans le cadre de notre étude pour différents nœuds technologiques avancés. La notion de

compliance qui permet de limiter le claquage à un certain niveau de sévérité a été

introduite et s’est révélée pertinente : des claquages d’oxyde de sévérités différentes ont

été mesurés et caractérisés, du plus soft au plus hard. Le principe de la localisation du

claquage ainsi que la résistance effective au claquage ont également été introduits. Une

figure de mérite utilisant les courants de grille, drain et source a été proposée pour

discuter de la sévérité et la localisation du claquage pour les trois nœuds technologiques

considérés. Enfin, une étude sur la dégradation du courant linéaire de drain due au

claquage a permis de mieux caractériser les notions de claquage soft et hard, bien que

10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-30

20

40

60

80

100

120

140

160

180

NMOS

28nm FDSOI - I C2

28nm FDSOI - 10xIC2

40nm bulk - I C1

40nm bulk - 3xI C1

∆∆ ∆∆Vth

[mV

]

∆∆∆∆IG [A]10-12 10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4 10-30

25

50

75

100

125

150

175

200

225

PMOS

28nm FDSOI - IC4

28nm FDSOI - 100xI C4

40nm bulk - I C3

40nm bulk - 2xI C3

| ∆∆ ∆∆V

t| [m

V]

|∆∆∆∆IG| [A]

(a) (b)

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Chapitre 2 : Le claquage de l’oxyde de grille au niveau transistor __________________________________________________________________________

87

déjà mis en évidence par les notions précédentes. De plus, une méthode de normalisation

a été développée qui permet de comparer des distributions de paramètres en séparant les

contributions des dégradations dues au BTI et au claquage de l’oxyde de grille.

Dans une troisième partie, une revue des principaux modèles de transistors MOS

claqués proposés dans la littérature a été faite. Les intérêts et les limitations de chacun

ont été mentionnés. Les premiers modèles ont permis de mieux comprendre le

mécanisme du claquage d’oxyde et de reproduire le comportement d’un MOS claqué. Par

la suite, nous nous sommes intéressés à améliorer la modélisation du claquage pour

réaliser des simulations prédictives au niveau des circuits. Mais comme nous l’avons vu,

cette tâche est délicate de par le caractère aléatoire du claquage, les différents niveaux

de sévérité qu’il peut avoir en fonction de sa localisation mais également par le manque

de lien entre le niveau transistor et le niveau circuit pour extraire des lois pertinentes

d’accélération et de corrélation.

Dans la dernière partie, nous avons introduit un modèle compact. La méthode de

simulation et la façon de l’insérer dans le modèle ont été présentées. Ce modèle compact

est calibré sur des mesures qui ont été réalisées sur des transistors MOS issus des

technologies 40nm bulk et 28nm FDSOI. La sévérité de du modèle peut être modifiée,

pour réaliser des simulations au niveau circuit et les confronter aux mesures dans le but

de discuter des résultats, ce qui sera abordé dans le Chapitre 4. Ce modèle compact

permet finalement de reproduire l’apparition du claquage d’un transistor MOS dans un

circuit pour ensuite analyser la sensibilité du mécanisme comparé au mécanisme BTI

par exemple.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

__________________________________________________________________________

91

Chapitre 3 : Mécanismes de dégradations progressives BTI et

par porteurs chauds au niveau circuit

I. Introduction

Pour extraire des modèles basés sur les mécanismes de dégradation au niveau des

transistors MOS, des mesures sur des dispositifs élémentaires sont réalisées dans des

conditions expérimentales très particulières afin d’exacerber le mécanisme en question.

Pour projeter ces résultats à des conditions nominales, il est nécessaire d’extraire des

lois d’accélération de certains paramètres comme la tension et la température. Il reste

toutefois difficile de prédire le vieillissement des circuits à partir de ces mesures

effectuées au niveau transistor. En effet, certaines conditions propres au fonctionnement

des circuits ne sont pas prises en considération, nous pouvons citer par exemple l’activité

ou la fréquence de fonctionnement. Dans un circuit, tous les transistors MOS ne vont pas

vieillir de la même manière ni à la même vitesse. Les équipements de test étant souvent

limités, il devient donc primordial de reproduire directement dans la structure

l’excitation ou la configuration réelle vue par les dispositifs ou circuits élémentaires lors

de leur vie d’utilisation : c’est que nous appelons le lab in situ. Par exemple en

analogique/RF, concevoir l’excitation RF directement sur la structure de test en entrée

du dispositif ou circuit élémentaire que nous allons tester permet de réaliser des tests

RF voir millimétriques dans un simple environnement de test DC.

Les mécanismes de dégradations par porteurs chauds et BTI ont très largement été

étudiés dans la littérature à la fois au niveau transistor et au niveau circuit (Chen et al.

2002; Grasser et al. 2014; Huard et al. 2007; Mahapatra et al. 2007). Il subsiste pourtant

quelques lacunes quant aux effets AC et pour les niveaux d’activités variables

(Fernández et al. 2006; Bravaix et al. 1999) que nous nous proposons d’adresser ici. En

effet, par défaut les dégradations pires cas sont étudiées pour prédire la durée de vie des

circuits. Or en réalité, les circuits numériques ne fonctionnent pas 100% du temps et la

fréquence du signal d’entrée peut être variable. Il est donc nécessaire d’inclure l’effet de

l’activité effective de la porte ou cellule dans ce chapitre.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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92

Dans ce troisième chapitre, les différentes structures de tests conçues et testées

ensuite pour l’étude des mécanismes de dégradations BTI et par porteurs chauds seront

introduites. Ces structures sont dédiées à l’étude de la fiabilité de mécanismes de

dégradations progressives dans des conditions proches du circuit réel : pour permettre

des contraintes de type AC à différentes fréquences en entrée de chemins de portes

logiques mais aussi pour étudier le vieillissement de différentes portes logiques ou

encore modifier l’activité du signal d’entrée de ces chemins à haute température ou à

l’ambiante. Nous discuterons ensuite des résultats obtenus concernant la dégradation de

type BTI au niveau circuit : les effets AC et DC et activités variables sur les

dégradations induites seront étudiés. Nous aborderons également la dégradation par

porteurs chauds au niveau circuit : la contribution NMOS versus PMOS ou encore les

effets AC et l’influence de l’activité sur les principaux modes de dégradations que

représentent le BTI et les porteurs chauds sur les dégradations induites seront étudiés.

II. Structures de test dédiées

Dans cette partie, les différentes structures de tests dessinées et testées dans

différents nœuds technologiques sont présentées. Ces structures ont été embarquées

dans des barrettes testables sur les bancs de mesure qui sont à notre disposition au

laboratoire.

1. Oscillateur en Anneau

Les performances d’une technologie sont souvent quantifiées en mesurant les temps

de propagation de chemins de portes logiques. Les structures à base d’oscillateurs en

anneaux (ROs pour Ring Oscillators) sont couramment utilisées pour réaliser cette

évaluation. Un oscillateur en anneau est un chemin rebouclé d’un nombre impair de

portes logiques ou blocs élémentaires de circuit, comme l’illustre la FFFFIGURE IGURE IGURE IGURE 3333---- 1111 qui

montre un oscillateur en anneau d’inverseurs. La fréquence d’oscillation f est

directement liée au temps de propagation des portes utilisées ainsi qu’au nombre

d’étages n par l’expression :

= EEEEQQQQ.... 3333---- 1111

où n est le nombre d’étages du RO et τ le temps de propagation d’une porte, lorsque

toutes les portes sont identiques.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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93

FFFFIGURE IGURE IGURE IGURE 3333---- 1111 :::: Schéma d’un oscillateur en anneau composé de n étages d’inverseurs et d’une porte NAND qui permet de démarrer les oscillations via le signal logique en. Un diviseur de fréquence est placé en sortie de l’oscillateur pour réduire la fréquence afin de la rendre mesurable par les instruments de mesure (typiquement < 1MHz).

Chaque étage du RO se caractérise par sa charge de sortie (ou FanOut), son type de

porte (inverseur, porte OU, multiplexeur, ou porte plus complexe) et la dimension de ses

transistors. Pour démarrer un RO, c’est à dire démarrer les oscillations, il faut créer une

instabilité avec le signal en sur la porte NAND en entrée. En sortie du RO, se trouve un

diviseur de fréquence qui permet de rendre la fréquence mesurable par les instruments

de mesure dont nous disposons. Typiquement, pour être mesurable, la fréquence doit

être inférieure à 1MHz après le diviseur.

2. Oscillateur en anneau asymétrique en 28nm FDSOI

Les dégradations des paramètres des transistors NMOS et PMOS ne sont pas

symétriques au cours du vieillissement. Cela est facilement observable au niveau

transistor mais cela devient beaucoup plus complexe au niveau circuit, à tel point qu’il

n’est pas vraiment possible de dissocier la contribution au vieillissement d’un transistor

NMOS par rapport à un transistor PMOS.

Dans le cas de la dégradation par porteurs chauds, pour une même géométrie et

tension en entrée, c’est à priori le transistor NMOS qui est plus sensible que le transistor

PMOS en raison du plus fort niveau de courant (dû à la mobilité µN ≈ 3 µP). Pour rappel,

la dégradation par porteurs chauds s’intensifie avec la réduction de la longueur LG des

transistors à WG fixé), ce qui représente le premier facteur d’accélération de ce

mécanisme dû à l’effet canal court et l’augmentation du champ électrique latéral.

Nous souhaitons nous intéresser à la contribution de chaque type de transistor dans

un circuit lors d’un vieillissement due à une dégradation par porteurs chauds. Pour ce

faire, l’idée est de modifier la symétrie entre les longueurs des transistors NMOS et

PMOS d’un RO composé d’inverseurs. En effet, par défaut, les transistors utilisés dans

les cellules standards sont de longueur nominale Lnom. Par exemple, si nous augmentons

suffisamment les longueurs LP des transistors PMOS des inverseurs, nous pourrons

considérer que la dégradation mesurée au cours d’une contrainte de type porteurs

chauds sera due à la dégradation des transistors NMOS (de longueur LN) par porteurs

chauds, et vice versa (Guérin 2008), et ceci à l’aide de mesures à l’ambiante et à haute

n étages Diviseur de fréquence

en

sort

ie

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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94

température pour dissocier la contribution BTI proportionnelle à la surface du transistor

allongé considéré. C’est cette distinction en longueur qui définit l’asymétrie du RO.

En technologie 28nm FDSOI, nous avons réalisé deux versions de ROs asymétriques :

dans un cas la longueur des transistors PMOS est multipliée par 7 alors que celle des

transistors NMOS reste nominale (en 28nm, Lnom = 30nm), nous parlons alors de NMOS

faible, sous-entendu par rapport à la résistance à la dégradation porteurs chauds. Dans

l’autre cas, c’est l’inverse pour avoir un PMOS faible. Dans les deux cas, les largeurs des

MOS sont typiques : WN = 402nm et WP = 600nm. Sur la FFFFIGURE IGURE IGURE IGURE 3333---- 2222, nous donnons les

vues layout d’un RO asymétrique et d’un inverseur modifié.

FFFFIGURE IGURE IGURE IGURE 3333---- 2222 :::: Vues layout du RO asymétrique (à gauche) et de l’inverseur modifié (à droite) en technologie 28nm FDSOI.

3. Structure de test dédiée aux effets AC et DC en 28FDSOI

Une structure de test dédiée à l’étude de la fiabilité a été conçue et dessinée dans le

nœud 28nm FDSOI, dans le but d’adresser différents points:

Les mécanismes de dégradation BTI et HCI à 25°C et 125°C, ainsi que leurs

éventuels effets AC et DC sur des portes logiques.

L’impact du claquage de l’oxyde de grille sur des portes logiques, ainsi que ses

éventuels effets AC et DC.

Le schéma de la structure dédiée est donné par la FFFFIGURE IGURE IGURE IGURE 3333---- 3333. Deux chemins de

buffers symétriques, peuvent être bouclés en oscillateur en anneau notés RO1 et RO2

pour mesurer leur fréquence d’oscillation et ainsi caractériser leurs temps de

propagation. Un des deux chemins dispose d’une alimentation dédiée VDD2 alors que le

reste de la structure est alimenté à VDD. Il est également possible d’imposer une

fréquence, dont la valeur est sélectionnable parmi 2GHz, 1.5GHz, 1GHz et 500MHz, à

l’entrée des chemins de buffers (RO en boucle ouverte). Nous pouvons mesurer soit

directement les fréquences des RO1 et RO2 soit la différence de leurs fréquences

d’oscillations avec la méthode présentée sur la FFFFIGURE IGURE IGURE IGURE 3333---- 4444 (Keane et al. 2010). Cette

technique est très précise pour les faibles différences de fréquence. Son inconvénient est

L nominal

7 x L nominal

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Chapitre 3 : Mécanismes de dégradation

__________________________________________________________________________ que pour des différences de fréquence plus importante

donc la mesure n’est plus précise.

La sélection des différentes conditions de contraintes, du mode de fonctionnement

(contrainte ou mesure) ou le choix de la sortie à mesurer se fait via des signaux d’entrée

logiques.

FFFFIGURE IGURE IGURE IGURE 3333---- 3333 :::: Schéma (à gauche) et vue layout (à droite)de buffers sont symétriques et l’un a une alimentation dédiée Voscillateur en anneau pour mesurer leur fréquence.

FFFFIGURE IGURE IGURE IGURE 3333---- 4444 :::: Principe de fonctionnement de la mesure de la différence de fréquence foscillateurs en anneau de fréquences f

4. Structure de test

Une structure de test dédiée à l’étude de la fiabilité a été conçue et dessinée dans le

nœud 28nm LP, dans le but d’adresser différents points:

Les mécanismes de dégradation

éventuels effets AC et DC

des portes logiques.

La variabilité au niveau circuit élémentaire à t

Le schéma de la structure dédiée est donné par la

FFFFIGURE IGURE IGURE IGURE 3333---- 6666.... Trois chemins de portes logiques (dans le cas du schéma, ce sont des

inverseurs) plus un chemin de portes logiques de référence, peuvent être bouclés en

oscillateur en anneau, notés respectivement RO1, RO2 et RO3 et RO de référence, pour

mesurer leur fréquence et ainsi caractériser leur temps de propagation. Les trois

chemins disposent d’une alimentation dédiée V

alimenté à VDD. Il est également possible de mesurer la différence de fréquence entre

chacun des trois ROs et le RO de référence via la fréquence f

explicité par la FFFFIGURE IGURE IGURE IGURE 3333---- 4444

contrainte, la fréquence du RO de référence est légèrement supérieure à celles des trois

2 GHz

1.5 GHz

1 GHz

500 MHz

RO1

RO2

RO1

RO2

: Mécanismes de dégradations progressives BTI et chauds au niveau circuit

__________________________________________________________________________

95

que pour des différences de fréquence plus importantes, la sortie n’est plus périodique et

écise.

La sélection des différentes conditions de contraintes, du mode de fonctionnement

(contrainte ou mesure) ou le choix de la sortie à mesurer se fait via des signaux d’entrée

Schéma (à gauche) et vue layout (à droite) de la structure de test. Les deux chemins de buffers sont symétriques et l’un a une alimentation dédiée VDD2. Ils peuvent être bouclés en oscillateur en anneau pour mesurer leur fréquence.

de fonctionnement de la mesure de la différence de fréquence foscillateurs en anneau de fréquences fref et fstress.

Structure de test dédiée aux effets AC et activité en

Une structure de test dédiée à l’étude de la fiabilité a été conçue et dessinée dans le

, dans le but d’adresser différents points:

Les mécanismes de dégradations BTI et HCI à 25°C et 125°C, ainsi que leurs

éventuels effets AC et DC et les éventuels effets dus à une activité variable

des portes logiques.

La variabilité au niveau circuit élémentaire à t0 et après une contrainte.

Le schéma de la structure dédiée est donné par la FFFFIGURE IGURE IGURE IGURE 3333---- 5555 et son

Trois chemins de portes logiques (dans le cas du schéma, ce sont des

inverseurs) plus un chemin de portes logiques de référence, peuvent être bouclés en

oscillateur en anneau, notés respectivement RO1, RO2 et RO3 et RO de référence, pour

uence et ainsi caractériser leur temps de propagation. Les trois

chemins disposent d’une alimentation dédiée VDD2 alors que le reste de la structure est

. Il est également possible de mesurer la différence de fréquence entre

ROs et le RO de référence via la fréquence fbeat dont le principe a été

4444. Pour plus de précision lors de la mesure au cour

contrainte, la fréquence du RO de référence est légèrement supérieure à celles des trois

VDD2

VDD

Comparateur de phase

Sortie

BTI et par porteurs chauds au niveau circuit

__________________________________________________________________________

, la sortie n’est plus périodique et

La sélection des différentes conditions de contraintes, du mode de fonctionnement

(contrainte ou mesure) ou le choix de la sortie à mesurer se fait via des signaux d’entrée

de la structure de test. Les deux chemins Ils peuvent être bouclés en

de fonctionnement de la mesure de la différence de fréquence fbeat de deux

dédiée aux effets AC et activité en 28nm LP

Une structure de test dédiée à l’étude de la fiabilité a été conçue et dessinée dans le

BTI et HCI à 25°C et 125°C, ainsi que leurs

et les éventuels effets dus à une activité variable sur

et après une contrainte.

et son layout sur la

Trois chemins de portes logiques (dans le cas du schéma, ce sont des

inverseurs) plus un chemin de portes logiques de référence, peuvent être bouclés en

oscillateur en anneau, notés respectivement RO1, RO2 et RO3 et RO de référence, pour

uence et ainsi caractériser leur temps de propagation. Les trois

alors que le reste de la structure est

. Il est également possible de mesurer la différence de fréquence entre

dont le principe a été

. Pour plus de précision lors de la mesure au cours de la

contrainte, la fréquence du RO de référence est légèrement supérieure à celles des trois

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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ROs. L’intérêt est de pouvoir commencer à mesurer une différence de fréquence à t0 et

ainsi mieux suivre l’éventuelle dégradation des fréquences des ROs sans discontinuité.

FFFFIGURE IGURE IGURE IGURE 3333---- 5555 :::: Schéma de la structure de test en 28nm LP. Les trois chemins RO1, RO2 et RO3 sont identiques et sont alimentés indépendamment du reste du circuit et notamment du RO de référence à VDD2. Ils peuvent être bouclés en oscillateur en anneau pour mesurer leur fréquence fosc et/ou leur différence de fréquence fbeat par rapport au RO de référence.

FFFFIGURE IGURE IGURE IGURE 3333---- 6666 :::: Vue layout de la structure de test en 28nm LP. Les différents blocs qui la composent sont identifiés.

Pour réaliser des contraintes sur les ROs 1, 2 et 3 plus réalistes et proches de ce qu’il

se passe au niveau circuit, il est possible de :

Imposer en entrée des ROs en boucle ouverte un signal oscillant à une certaine

fréquence, dont la valeur est sélectionnable parmi 2GHz, 1GHz, 500MHz et

10MHz.

Modifier l’activité de ce signal AC en choisissant 100%, 50%, 25%, 12.5% 5%

d’activité ou choisir un signal DC (à VDD ou 0).

fbeat

Déc

odeu

r

RO 10MHz

RO 2GHz

RO 1GHz

RO 500MHzActivité variable

fosc

RO de référence

RO1

RO2

RO3

RO de référence à 15 étages

Activité variable

Décodeur 2 -> 4

Génération du signal de contrainte

Diviseur de fréquence

MUXs and Flip flop

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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La sélection des différentes conditions de contraintes, du mode de fonctionnement

(contrainte ou mesure) ou le choix de la sortie à mesurer se fait via des signaux d’entrée

logiques.

Pour illustration, les conditions AC 10MHz 100% d’activité et AC 10MHz à 25%

d’activité sont simulées et présentées sur la FFFFIGURE IGURE IGURE IGURE 3333---- 7777.

FFFFIGURE IGURE IGURE IGURE 3333---- 7777 :::: Simulation temporelle du signal AC 10MHz à 100% d’activité (en bleu) et du signal AC 10MHz à 25% d’activité (en magenta).

Différentes versions de cette structure ont été réalisées :

les chemins peuvent être composés d’inverseurs ou de portes logiques ;

le nombre d’étages des chemins est variable (15, 20, 40 ou 60) ;

la dimension des transistors des portes logiques utilisées est variable.

Le chemin de données est composé de diverses portes logiques connectées entre elles de

manière à créer un RO qui oscille lorsque celui-ci est bouclé. Une partie du chemin que

nous allons étudier, représentative du chemin complet, est donnée sur la FFFFIGURE IGURE IGURE IGURE 3333---- 8888.

FFFFIGURE IGURE IGURE IGURE 3333---- 8888 :::: Schéma d’une partie du chemin de portes logiques étudié en 28nm LP.

5. Dégradations BTI et HCI niveau circuit élémentaire

Nous devons tout d’abord expliquer le fonctionnement au niveau de la cellule et circuit

élémentaire et comment nous pouvons distinguer les deux principaux modes de

dégradations progressives en fonction du temps de fonctionnement. Si nous prenons par

exemple le cas d’un RO composé d’un nombre n impair d’inverseurs, le fonctionnement

est le suivant : les nœuds internes VA et VB définis sur la Figure 3Figure 3Figure 3Figure 3---- 9999 et situés entre les

inverseurs prennent des valeurs qui évoluent entre GND et VDD en entrée. A travers la

fonction inverse de la porte, lorsque le nœud VA passe de l’état VDD à GND, le nœud VB

bascule de l’état GND à VDD comme à l’entrée du premier inverseur, ce qui est illustré

sur la FFFFIGURE IGURE IGURE IGURE 3333---- 9999. Au cours de ces différentes phases, les transistors MOS vont être

soumis à différents mécanismes de dégradation : des dégradations de type BTI pendant

in1

10

00

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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98

les phases statiques (sur les équipotentielles) et par porteurs chauds (HCI) pendant les

phases de transitions (lors de la commutation) avec une dégradation qui sera alors

potentiellement liée à des porteurs plus ou moins énergétiques en fonction des valeurs

prises par le couple (VGS, VDS), c’est-à-dire par le niveau de courant atteint lors de la

contrainte. Lorsque le nœud VA sera à VDD, le transistor PMOS du premier et troisième

inverseur subira une dégradation de type NBTI (i.e. sur le nombre impair des transistors

de charge de l’étage), les transistors NMOS des portes impaires sont Off au cours de

cette phase en maintien de l’état logique. Lorsque ce même nœud VA aura commuté à

GND, le transistor NMOS voit le signal en entrée à VDD et subira donc une dégradation

de type PBTI (suite à la transition où interviennent les porteurs chauds), comme tous les

transistors des portes de numéro impairs, responsables de la décharge de l’étage (Pull down).

FFFFIGURE IGURE IGURE IGURE 3333---- 9999 :::: Schéma de trois étages d’inverseurs d’un RO avec la définition des nœuds internes VA et VB (à gauche), ainsi que le chronogramme associé (à droite). Au cours des phases statiques, une dégradation de type BTI se manifeste alors que durant les phases de transition, une dégradation par porteurs chauds intervient illustré par le transitoire de courant vu côté NMOS.

Toutefois il est important de préciser que le RO d’inverseurs est un cas particulier, et

nous verrons pourquoi dans la suite.

Ces mécanismes de dégradation et leur succession de type HC/NBTI/Relaxation et

HC/PBTI/Relaxation au cours des phases de commutation entre le signal d’entrée et de

sortie des portes de positions impaire et paire, qui font osciller le circuit vont ainsi se

traduire par une augmentation du délai τ de chaque porte logique et par une diminution

correspondante de la fréquence d’oscillation du RO (cf EEEEQQQQ.... 3333---- 1111).

Ce délai peut s’exprimer analytiquement selon la relation suivante (Vaidyanathan &

Oates 2012) :

=

EEEEQQQQ.... 3333---- 2222

où CL est la capacité de charge en sortie de chaque porte et le coefficient α est égal à 1

pour les technologies sub-100nm.

Ainsi, une diminution de la mobilité µn ou une augmentation de la tension de seuil Vth

entraine une augmentation du temps de propagation τ d’une porte, directement par la

GND

VDD

VA VB

VDD

GND

BTI BTIHCI

VA

VB

Ion,N

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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réduction du courant saturé (linéaire) lors de la commutation comme nous l’avions

introduit avec l’EEEEQQQQ.... 1111----13131313 du Chapitre 1.

III. Effets AC et DC sur la dégradation des portes logiques

1. Introduction

Dans cette partie, nous allons utiliser les structures de test dédiées à l’étude des effets

AC et DC en 28nm FDSOI et LP qui ont été décrites aux §II-3 et §II-4. Nous cherchons

tout d’abord à mettre en évidence les mécanismes de dégradations BTI et par porteurs

chauds en mesurant un paramètre macroscopique qu’est la fréquence d’oscillation. Nous

souhaitons également évaluer les éventuels effets AC et DC à 25°C et à haute

température, soit à 125°C.

Dans toute l’étude qui va suivre, nous ne nous intéressons qu’à la partie permanente

du BTI. Entre chaque contrainte et chaque mesure, nous imposons un temps de

relaxation pour nous affranchir de la partie recouvrable de la dégradation BTI (Huard et

al. 2007). De plus, nous préférons tracer l’évolution de la dérive du délai de propagation

de chaque porte ∆τ plutôt que la fréquence d’oscillation f : ces deux paramètres sont

reliés par l’expression EEEEQQQQ.... 3333---- 1111.

Enfin, chaque mesure a été réalisée sur 4 puces différentes et seule la médiane des

résultats est tracée pour plus de clarté sur les figures.

2. Effets AC et DC sur les portes logiques à 125°C

i. Chemin de buffers en 28nm FDSOI

Dans ce paragraphe, l’étude est réalisée à 125°C. Dans un premier temps, nous

utilisons la structure en technologie 28nm FDSOI. Nous appliquons une contrainte VDD2

= 1.8V pour différentes conditions AC et DC en entrée des chemins. Concrètement cela

signifie que la chaine de buffers est alimentée à VDD2 = 1.8V mais également qu’elle est

en boucle ouverte et qu’à son entrée nous imposons un signal AC de fréquence égale à

2GHz, 1GHz ou 500MHz ou un signal DC. Pour la mesure, la chaine de buffers est

bouclée en RO et un signal logique nous permet de démarrer les oscillations afin d’en

mesurer la fréquence.

L’évolution de la dérive du temps de propagation de chaque porte (notée ∆τ) au cours

de la contrainte est mesurée pour différentes conditions AC et DC en entrée du chemin

sur la FFFFIGURE IGURE IGURE IGURE 3333---- 10101010 à 125°C. Il faut tout d’abord remarquer qu’il n’y a pas de fort effet

AC sur la dégradation du délai de chaque porte (Fernández et al. 2006; Kim 2013). Le

mécanisme de dégradation BTI est dominant et la contribution HCI est très faible à

125°C.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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100

Nous décidons de nous intéresser à la différence entre les dégradations induites par

des contraintes de type AC et DC en entrée des chemins de buffers. La dégradation d’un

paramètre (ici le temps de propagation noté τ) due au BTI peut se modéliser par une loi

en puissance, telle que : ∆ = EEEEQQQQ.... 3333---- 3333

avec A une constante, t le temps, N le facteur d’accélération en temps, V la tension et α le

facteur d’accélération en tension.

FFFFIGURE IGURE IGURE IGURE 3333---- 10101010 :::: (Saliva15b) Evolution de la dérive du temps de propagation de chaque porte d’un chemin de buffers au cours de la contrainte VDD2 = 1.8V sous différentes conditions AC et DC à 125°C en technologie 28nm FDSOI.

Nous considérons ici le cas particulier d’un RO d’inverseurs (ou buffers). Au cours

d’une contrainte de type AC à une tension V pendant un temps t, toutes les portes sont

contraintes à la tension V mais durant le temps t/2. La différence entre différentes

conditions AC est le nombre de transitions du signal de contrainte en entrée du chemin.

Au cours d’une contrainte DC à une tension V pendant un temps t, seule une porte sur

deux est contrainte à la tension V mais cette fois ci durant le temps t. Dans notre cas

pour un chemin composé d’inverseurs identiques, si nous reprenons l’EEEEQQQQ.... 3.3.3.3.----3333, cela

implique que :

∆ = EEEEQQQQ.... 3333---- 4444

∆ = EEEEQQQQ.... 3333---- 5555

Finalement, en prenant le ratio, nous obtenons: ∆ = ∆ EEEEQQQQ.... 3333---- 6666

Pour vérifier cette équation EEEEQQQQ.... 3333---- 6666, nous extrayons les paramètres de la loi (tracée

en ligne noire) modélisant la dégradation ∆τDC au cours du temps à partir des mesures de

la FFFFIGURE IGURE IGURE IGURE 3333---- 10101010. Nous obtenons un facteur d’accélération en temps N = 0,149. Les

facteurs d’accélération en temps et tension sont identiques pour des contraintes DC et

AC dans notre gamme de fréquences en ce qui concerne le mécanisme de dégradation

BTI à 125°C (Fernández et al. 2006). Nous multiplions la dégradation ∆τDC par le facteur

1 10 100 1000

1

2

AC 2GHz AC 1GHz AC 500MHz DC

DC x 21-N

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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101

21-N avec N = 0,149. Le résultat est représenté par les symboles bleus et sa loi de

modélisation en ligne noire sur la FFFFIGURE IGURE IGURE IGURE 3333---- 10101010. Ce résultat est superposé avec les

dégradations ∆τAC, ce qui indique que l’équation EEEEQQQQ.... 3333----6666 est valable pour une dégradation

de type BTI à condition de ne considérer que la partie permanente en 28nm FDSOI sur

un chemin d’inverseurs/buffers identiques.

ii. Chemins d’inverseurs en 28nm LP

Nous nous intéressons maintenant à la seconde structure dédiée aux effets AC mais

cette fois ci en technologie 28nm LP. De la même manière, nous appliquons une

contrainte VDD2 = 1.8V pour différentes conditions AC et DC en entrée du chemin

d’inverseurs.

L’évolution de la dérive du délai par porte au cours de la contrainte est mesurée pour

différentes conditions AC et DC en entrée du chemin sur la FFFFIGURE IGURE IGURE IGURE 3333---- 11111111 à 125°C. Dans

ce cas non plus, nous n’observons pas d’effet AC important sur la dégradation du délai de

chaque porte. Le mécanisme de dégradation BTI est également dominant et la

contribution HCI est faible à 125°C. Un léger effet AC est observé jusqu’à 2 GHz qui peut

avoir comme origine la plus faible contribution HC à haute température dû à l’activation

thermique très proche au BTI (PMOS et NMOS) : c’est lié à l’impact avec la température

du HC coté PMOS qui montre une activation en température de l’ordre de celle du BTI,

conduisant à une réduction du |Ion,P| additive à la dégradation coté NMOS (Bravaix et

al. 2011).

FFFFIGURE IGURE IGURE IGURE 3333---- 11111111 :::: (Saliva15a) Evolution de la dérive du temps de propagation de chaque porte d’un chemin d’inverseurs au cours de la contrainte VDD2 = 1.8V pour différentes conditions AC et DC en entrée à 125°C en technologie 28nm LP.

De la même manière que précédemment, nous souhaitons vérifier l’équation EEEEQQQQ.... 3333---- 6666.

L’extraction des paramètres de la loi (tracée en ligne noire) modélisant la dégradation

∆τDC au cours du temps à partir des mesures de la FFFFIGURE IGURE IGURE IGURE 3333---- 11111111 donne un facteur

d’accélération en temps N = 0,169. Nous multiplions la dégradation ∆τDC par le facteur

21-N avec N = 0,169 et le résultat est représenté par les symboles bleus et sa loi de

modélisation en ligne noire sur la FFFFIGURE IGURE IGURE IGURE 3333---- 11111111. Ce résultat est superposé à 10MHz avec

1 10 100 1000

1

2

AC 2GHz AC 1GHz AC 10MHz DC DC x 21-N

∆∆ ∆∆dé

lai p

ar p

orte

[ps]

Temps de contrainte [s]

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102

les dégradations ∆τAC, ce qui indique que l’équation EEEEQQQQ.... 3333---- 6666 est valable pour une

dégradation de type BTI à condition de ne considérer que la partie permanente en 28nm

LP pour un chemin d’inverseurs/buffers identiques.

iii. Chemin de portes logiques en 28nm LP

Nous allons maintenant réitérer cette étude sur les chemins de données dans les

mêmes conditions. Le chemin est composé de diverses portes logiques (AND, OR, XOR,

multiplexeur, …), ce qui se rapproche des chemins de données des circuits numériques.

Les conditions de contrainte sont identiques aux précédentes : VDD2 = 1.8V et différentes

conditions AC et DC en entrée du chemin à 125°C.

L’évolution de la dérive du délai par porte au cours de la contrainte est mesurée sur

la FFFFIGURE IGURE IGURE IGURE 3333---- 12121212 à 125°C. Dans ce cas non plus, il n’y a pas d’effet AC sur la dégradation

du délai de chaque porte. Le mécanisme de dégradation BTI est toujours dominant à

125°C ce qui est lié à la durée des phases successives en contraintes activées à haute

température.

Par contre, dans le cas d’un chemin de portes logiques, l’EEEEQQQQ.... 3333----6666 ne s’applique pas. En

effet, lorsque nous multiplions la dégradation DC ∆τDC par le facteur 21-N, nous ne

retrouvons pas la dégradation AC ∆τAC comme le montre la FFFFIGURE IGURE IGURE IGURE 3333---- 12121212 (symboles ).

FFFFIGURE IGURE IGURE IGURE 3333---- 12121212 :::: Evolution de la dérive du délai de chaque porte d’un chemin de données au cours de la contrainte VDD2 = 1.8V sous différentes conditions AC et DC à 125°C en technologie 28nm LP.

Le premier élément qui explique cette différence consiste à remarquer que les portes

du chemin de données ne sont pas identiques et donc ne se dégradent pas de la même

manière en même temps. Pour une même contrainte, la FFFFIGURE IGURE IGURE IGURE 3333---- 13131313 illustre les

différentes dégradations induites selon le type de portes logiques. La dérive en fréquence

de quatre ROs composés d’inverseurs, de multiplexeurs, de portes NON-ET (NAND) ou

NON-OU (NOR) a été mesurée au cours de contraintes AC (le RO oscille) et DC (le RO

étant bloqué) à 125°C. D’une manière générale, nous observons bien une différence entre

les dégradations induites au cours de contraintes AC et DC. Il y a également une

différence sur les niveaux de dégradations des portes logiques. En AC et DC, c’est le

100 1000

1

2

AC 2GHz AC 1GHz AC 10MHz DC DC x 21-N

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

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103

même RO qui se dégrade plus que les autres : celui de portes NOR, c’est-à-dire pour la

cellule où les deux transistors signal sont en parallèle et proches du signal de sortie Vout.

Par contre, celui qui se dégrade le moins n’est pas le même selon que la contrainte est de

type AC ou DC : il s’agit du RO de type multiplexeurs en DC et du RO de portes NAND

en AC, car dans ce dernier cas les transistors NMOS (Pull down) sont connectés en série

par rapport à la sortie.

FFFFIGURE IGURE IGURE IGURE 3333---- 13131313 :::: Dérive de la fréquence de quatre ROs composés d’inverseurs (IVX), de multiplexeurs (MUX), de portes NON-ET (NAND) ou NON-OU (NOR) au cours de contraintes DC et AC à 125°C.

Ce constat nous mène donc à une seconde analyse qui est liée à la manière dont les

portes sont connectées entre elles. Au cours d’une contrainte AC, toutes les portes

logiques d’un chemin contribuent à la dégradation moyenne de ce chemin. Au contraire,

au cours d’une contrainte DC, chaque porte contribue d’une certaine quantité à la

dégradation moyenne du chemin selon la valeur qu’elle a à ses entrées (chaque porte a

deux entrées dans notre cas). De plus, différentes connexions de portes, mêmes si elles

sont identiques, vont conduire à différents niveaux de dégradation au cours d’une

contrainte, car la combinaison de portes logiques activées au cours du vieillissement sera

différente en fonction d’un facteur d’atténuation selon leur position (Weber et al. 1991).

Ainsi, selon le type de portes et la manière dont elles sont connectées, la dégradation

moyenne induite sera différente. Le cas du RO d’inverseurs vu précédemment est en

réalité un cas particulier dans lequel toutes les portes sont identiques et n’ont qu’une

seule entrée : seule une porte sur deux est soumise successivement à une dégradation

BTI au cours d’une contrainte DC.

Nous nous proposons par exemple de simplifier le problème en considérant un RO

uniquement composé de portes NON-ET (NAND). Il existe deux manières de connecter

les portes entre elles comme le montre la FFFFIGURE IGURE IGURE IGURE 3333---- 14141414 :

- soit les entrées A et B sont court-circuitées et connectées à la sortie de la porte

précédente (configuration A);

- soit une entrée est à VDD et l’autre est connectée à la sortie de la porte précédente

(configuration B).

-2

-1.5

-1

-0.5

0

IVX MUX NAN NOR

Δfr

éq

ue

nce

[%

]

DC

AC

IVX MUX NAND NOR

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104

Ainsi, au cours d’une même contrainte, pour un type de porte donné, ce ne sont pas les

mêmes transistors MOS qui vieillissement.

FFFFIGURE IGURE IGURE IGURE 3333---- 14141414 :::: Deux manières de connecter des portes NON-ET pour réaliser des ROs. Dans la configuration A, les entrées de chaque porte NON-ET sont court-circuitées et connectées à la sortie de la porte précédente. Dans la configuration B, une entrée est forcée à VDD et l’autre est connectée à la sortie de la porte précédente.

Pour ces deux configurations A et B, il y a trois manières dont les portes NON-ET

peuvent vieillir au cours d’une même contrainte DC. En effet, la porte NON-ET a deux

entrées, mais une seule entrée est variable : dans le cas A elle est commune alors que

dans le cas B, une est fixée à VDD, ce qui donne trois possibilités. En réalité, il y a une

quatrième configuration de signaux d’entrée de la porte NON-ET mais elle ne

permettrait pas à un RO d’osciller : une entrée serait fixée à ‘0’ alors que l’autre pourrait

prendre ‘0’ ou ‘1’ mais dans les deux cas en sortie il y aurait un ‘1’.

iv. Bilan sur les effets AC et DC à 125°C

Pour les vieillissements effectués à 125°C dans le nœud 28nm (technologies FDSOI et

LP), le mécanisme de dégradation BTI est dominant. Il n’y a pas d’effet AC important

sur la partie permanente du BTI. Mais la différence entre les dégradations induites au

cours de contraintes AC et DC à même tension s’explique par le fait que la contrainte AC

implique un vieillissement de toutes les portes pendant t/2 alors que les contraintes DC

impliquent un vieillissement α d’une porte sur deux et une contrainte β sur les autres

portes pendant t. Cette différence est relative aux portes utilisées mais également à la

manière dont elles sont connectées entre elles.

Dans le cas particulier d’un RO d’inverseurs, une contrainte DC implique que seule

une porte sur deux est soumise à la contrainte sachant que toutes les portes sont

identiques et qu’il n’y a qu’une manière de connecter les inverseurs entre eux. Une

différence entre les dégradations induites par des contraintes AC et DC est également

observée. Dans ce cas précis, cette différence est quantifiable par un facteur 21-N

directement lié au facteur d’accélération en temps N. Sinon, la différence entre les

dégradations d’un chemin induites au cours de contraintes AC et DC est directement liée

aux portes utilisées et à la façon dont elles sont connectées.

La dégradation induite par une contrainte AC constitue un pire cas par rapport à une

contrainte DC. Elle est également plus représentative car toutes les portes du chemin

contribuent à cette dégradation contrairement au cas DC. De plus, la dégradation BTI

étant dominante à 125°C et n’ayant pas d’effet AC sur sa partie permanente ; la

VDD

Configuration A

Configuration B

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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105

dégradation induite est indépendante de la fréquence de fonctionnement (Grasser et al.

2007).

Bien que les deux structures de test et les portes logiques étudiées ne sont pas

strictement identiques, il est possible d’estimer les valeurs des dégradations des délais

des portes dans les deux technologies FDSOI et LP pour les comparer, le comportement

étant similaire. En reprenant les résultats précédents présentés par la FFFFIGURE IGURE IGURE IGURE 3333---- 10101010,

FFFFIGURE IGURE IGURE IGURE 3333---- 11111111 et FFFFIGURE IGURE IGURE IGURE 3333---- 12121212, nous allons estimer la dégradation moyenne ∆τ des temps

de propagation τ des buffers, inverseurs et portes logiques (moyenne parmi NAND, NOR,

OR, XOR, …) étudiés dans nos structures. Les résultats sont regroupés dans le TTTTABLEAU ABLEAU ABLEAU ABLEAU

3333---- 1111.

TechnologieTechnologieTechnologieTechnologie 28nm FDSOI28nm FDSOI28nm FDSOI28nm FDSOI 28nm LP28nm LP28nm LP28nm LP

Type de porteType de porteType de porteType de porte BufferBufferBufferBuffer InverseurInverseurInverseurInverseur Porte logiquePorte logiquePorte logiquePorte logique

ττττ0000 [ps][ps][ps][ps] 18 ps 11 ps 11 ps

∆τ∆τ∆τ∆τ [ps][ps][ps][ps] 2.2 ps 1.4 ps 1.2 ps

∆τ [%]∆τ [%]∆τ [%]∆τ [%] 12.2 % 12.7 % 10.9 %

TTTTABLEAU ABLEAU ABLEAU ABLEAU 3333---- 1111 :::: Dérives moyennes mesurées des temps de propagation τ des buffers en 28nm FDSOI et des inverseurs et portes logiques en 28nm LP après une contrainte de type AC durant 2000s sous VDD2 = 1.8V à 125°C.

Dans nos conditions de contrainte, les mesures donnent une dégradation du temps de

propagation entre 12 et 13% pour les buffers et inverseurs en 28nm FDSOI et LP

respectivement et une dégradation moyenne de moins de 11% pour les portes logiques. A

priori, les portes logiques se dégraderaient moins rapidement que les inverseurs (un

buffer étant une combinaison de deux inverseurs).

3. Effets AC sur les portes logiques à 25°C

i. Chemin de buffers en 28nm FDSOI

Dans ce paragraphe, Les mêmes conditions de contrainte sont appliquées à l’exception

de la température qui est fixée à 25°C. Dans un premier temps, nous utilisons la

structure en technologie 28nm FDSOI.

La FFFFIGURE IGURE IGURE IGURE 3333---- 15151515 donne l’évolution de la dérive du délai par porte (notée ∆τ) au cours

de la contrainte pour différentes conditions AC à 25°C. Un effet AC sur la dégradation

du délai de chaque porte (Kim 2013) est observable. Cet effet est lié à la fréquence du

signal d’entrée. Plus la fréquence du signal d’entrée AC est grande, plus la dégradation

induite est importante. Le mécanisme de dégradation par porteurs chauds est à priori

dominant à 25°C.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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106

FFFFIGURE IGURE IGURE IGURE 3333---- 15151515 :::: (Saliva15b) Evolution de la dérive du délai de chaque porte d’un chemin de buffers au cours de la contrainte VDD2 = 1.8V sous différentes conditions AC à 25°C en technologie 28nm FDSOI.

Nous avons vu au §II-5 que le mécanisme de dégradation par porteurs chauds

survient durant les transitions du signal AC en entrée du chemin. Cela signifie à priori

que plus la fréquence du signal d’entrée AC ou d’oscillation d’un circuit sera élevée, plus

les transitions seront nombreuses et plus la dégradation induite sera importante. C’est

ce que semble montrer la FFFFIGURE IGURE IGURE IGURE 3333---- 15151515 qui met en évidence un effet sur la dégradation

induite lié à la fréquence du signal d’entrée du chemin. Pour vérifier ce lien, nous

retraçons ces résultats en changeant l’axe des abscisses : au lieu de tracer la dégradation

induite en fonction du temps, nous allons tracer la dégradation induite en fonction du

nombre de transitions (soit indirectement de la fréquence). Le résultat est tracé sur la

FFFFIGURE IGURE IGURE IGURE 3333---- 16161616. Les évolutions des délais par porte induits en fonction du nombre de

transitions pour différentes fréquences du signal d’entrée du chemin sont identiques.

Dans nos conditions, le mécanisme de dégradation par porteurs chauds est dominant ce

qui le rend responsable principalement de la dégradation observée.

FFFFIGURE IGURE IGURE IGURE 3333---- 16161616 :::: Evolution de la dérive du délai de chaque porte d’un chemin de buffers en fonction du nombre de transitions des différentes conditions AC en entrée du chemin sous une contrainte VDD2 = 1.8V à 25°C en technologie 28nm FDSOI.

1 10 100 1000 10000

0.01

0.1

1

AC 2GHz AC 1GHz AC 500MHz

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

1E9 1E10 1E11 1E12 1E13

0.01

0.1

1

AC 2GHz AC 1GHz AC 500MHz

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Nombre de transitions

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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107

De la même manière que précédemment, la dégradation peut être modélisée par une

loi en puissance du temps et de la tension d’accélération de même type que celle

introduite par l’EEEEQQQQ.... 3333---- 3333.

Ainsi, une contrainte AC à 1GHz va induire autant de dégradation sur le chemin

d’inverseurs qu’une contrainte AC à 2GHz mais cela prendra deux fois plus de temps

pour avoir le même nombre de transitions. En effet, sur un temps t, un signal à 1GHz va

transiter n fois alors qu’un signal à 2GHz va transiter 2n fois. C’est-à-dire, pour un

même niveau de dégradation ∆τAC : ∆ = EEEEQQQQ.... 3333---- 7777

∆ = EEEEQQQQ.... 3333---- 8888

Ainsi, le ratio entre les dégradations ∆τAC 2GHz et ∆τAC 1GHz est le suivant : ∆ = ∆ EEEEQQQQ.... 3333---- 9999

De manière plus générale lorsque le mécanisme de dégradation par porteurs chauds est

dominant, le ratio entre les dégradations induites sur un chemin de portes logiques

identiques par des contraintes AC de fréquence f1 et f2 à 25°C satisfait la relation :

∆ = ∆ EEEEQQQQ.... 3333---- 10101010

ii. Chemin d’inverseurs en 28nm LP

Nous nous intéressons maintenant à la seconde structure dédiée aux effets AC mais

ici pour la technologie 28nm LP. Les conditions de contraintes restent identiques à celles

du §III-3-i.

L’évolution de la dérive du délai par porte (notée ∆τ) au cours de la contrainte est

mesurée pour différentes conditions AC en entrée du chemin à 25°C. Nous choisissons de

tracer directement la dérive du délai par porte en fonction du nombre de transitions du

signal AC d’entrée du chemin pour différentes fréquences sur la FFFFIGURE IGURE IGURE IGURE 3333---- 17171717 à 25°C.

Les évolutions des délais par porte induits en fonction du nombre de transitions du

signal AC d’entrée pour différentes fréquences sont identiques à 25°C. Dans ces

conditions, le mécanisme de dégradation par porteurs chauds est dominant et se montre

le principal responsable de la dégradation induite sur le délai par porte.

Au cours des différentes contraintes de type AC en entrée du chemin considéré, les

transistors MOS des inverseurs et buffers étudiés ici ont été soumis au mécanisme de

dégradation par porteurs chauds. Cela se traduit par un effet AC au niveau de la dérive

du délai de chaque porte du chemin. Cette dérive est directement liée à la fréquence du

signal de contrainte AC et donc au nombre de transitions. Ces résultats sont valables en

technologies LP et FDSOI.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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108

FFFFIGURE IGURE IGURE IGURE 3333---- 17171717 :::: Evolution de la dérive du délai de chaque porte d’un chemin d’inverseurs en fonction du nombre de transitions du signal AC d’entrée pour différentes fréquences sous une contrainte VDD2 = 1.8V à 25°C en technologie 28nm LP.

4. Bilan sur les dégradations induites à 25°C et 125°C

Pour le nœud 28nm (technologies FDSOI et LP), le mécanisme de dégradation BTI est

dominant à 125°C. Il n’y a pas d’effet AC marqué sur la partie permanente du BTI. Mais

la différence entre les dégradations induites au cours de contraintes AC et DC à même

tension s’explique par le fait que la dégradation AC implique une contrainte sur toutes

les portes pendant t/2 qui conduit à un plus fort effet en sortie, alors que la contrainte

DC implique une contrainte sur une porte sur deux et une contrainte ‘’distincte’’ sur les

autres portes pendant le temps t. Dans le cas particulier des ROs d’inverseurs, cette

différence est quantifiable par un facteur 21-N qui est directement liée au facteur

d’accélération en temps N.

Les mécanismes de dégradations BTI et par porteurs chauds n’induisent pas les

mêmes niveaux de dégradation au niveau circuit et ne présentent pas la même

sensibilité face aux effets AC et DC. Cela s’explique en partie par les différences entre les

mécanismes physiques mis en jeu entre les défauts permanents et ceux qui peuvent

relaxer en fonction de la fenêtre temporelle de signal quand la tension est abaissée

(Huard et al. 2007; Bravaix et al. 2011). Ceci provient du fait que le BTI avec une plus

forte activation en température, se traduit essentiellement par le décalage en Vth, alors

que pour la dégradation par porteurs chauds, le mécanisme se traduit par le cumul du

∆Vth, la réduction de la mobilité ∆µ et donc la réduction du gain gm lors des transitions.

De plus, ces effets sont renforcés par le fait que ce ne sont pas les mêmes transistors

MOS qui dominent d’un point de vue de la dégradation du délai du chemin, et donc cela

dépend du dimensionnement des transistors pour les étages ou Pull up PMOS (WP/LP)

par rapport aux géométries des NMOS (WN/LN) pour le passage du signal (Pull down).

Nous avons réalisé des simulations de vieillissement sur le chemin de données pour

mettre en avant ce point. Le simulateur eldo inclut les fonctions vieillissement Age

transposée du fonctionnement DC au fonctionnement AC de façon à calculer précisément

1E11 1E12 1E13 1E140.01

0.1

1

AC 2GHz AC 1GHz AC 10MHz

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Nombre de transitions

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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109

la dégradation des paramètres transistors ∆VthN,P, ∆µN,P et ∆IonN,P qui permettent

d’obtenir l’impact sur le délai et la fréquence en fonction de l’utilisation à l’aide des

équations EEEEQQQQSSSS.... 3333---- 1111 à 3333---- 3333. La FFFFIGURE IGURE IGURE IGURE 3333---- 18181818 indique les transistors MOS qui se dégradent

le plus (diminution de la mobilité et augmentation du Vth) pour 10 ans de fonctionnement

à 1GHz lorsque le mécanisme de dégradation dominant est celui par porteurs chauds ou

le BTI. Dans le cas du BTI dominant, ce sont les transistors PMOS qui se dégradent le

plus par rapport à la topologie du chemin : jusqu’à ∆VthP = 38.2mV et ∆µP = 24.8m% alors

que d’autres transistors ne se dégradent pas et cela se traduit par un délai

supplémentaire de ∆τ = 1.4ps sur le temps de propagation. Dans le cas du HCI dominant,

nous observons des dégradations de certains transistors jusqu’à ∆VthN = 14.6mV et ∆µP =

26.3m% pour finalement un délai supplémentaire de 0.6ps. Ainsi, au niveau circuit,

selon les mécanismes de dégradations activés mais aussi selon quels transistors se

dégradent et dans quelle mesure, l’impact sur la dégradation du délai de propagation du

chemin ne sera pas la même.

FFFFIGURE IGURE IGURE IGURE 3333---- 18181818 :::: Simulation du vieillissement d’une partie du chemin de données pour 10 ans de fonctionnement à 1GHz dans les cas où le mécanisme de dégradation dominant est celui par porteurs chauds (en haut) ou BTI (en bas). Les transistors MOS qui se dégradent le plus (diminution de la mobilité et augmentation du Vth) sont entourés. Les valeurs des dégradations de la mobilité et de Vth sont données pour les pire cas. L’impact du vieillissement sur le temps de propagation est donné dans les deux cas.

Le mécanisme de dégradation par porteurs chauds est dominant à 25°C. Au cours des

différentes contraintes de type AC en entrée du chemin de données à 25°C, les

transistors MOS des inverseurs et buffers étudiés ont été soumis au mécanisme de

dégradation par porteurs chauds. Cela se traduit par un effet AC au niveau de la

dégradation du délai de chaque porte du chemin. Cette dérive est directement liée à la

fréquence du signal de contrainte AC en entrée du chemin et donc au nombre de

transitions.

V V

V

V V V

V

V

0V

V

0

V VV

0

V V

V

V V V

V

V

0V

V

0

V VV

0

Mobilité PMOS

VthPMOS

VthNMOS

Mobilité NMOS

BTI

HCI

38.2mV

38.2mV 19.2mV24.8m%

24.8m%

12.5m%

14.6mV 11.4mV

10.6mV9.7mV

26.3%

25.1%

∆τ∆τ∆τ∆τHCIHCIHCIHCI = 0.= 0.= 0.= 0.6666pspspsps

∆τ∆τ∆τ∆τBTIBTIBTIBTI = = = = 1.4ps1.4ps1.4ps1.4ps

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110

IV. Effets de l’activité sur la dégradation des portes logiques

1. Introduction

Dans cette partie, nous allons utiliser la structure de test dédiée à l’étude des effets

liés à l’activité en 28nm LP qui a été décrite au §II-4. Nous cherchons à évaluer les

éventuels effets liés à l’activité d’un signal AC en entrée d’un chemin de portes logiques à

25°C et 125°C. Par défaut, lorsque nous appliquons une contrainte, l’activité est de 100%

au cours du temps de contrainte. Or dans les circuits numériques, toutes les portes

logiques ne sont pas stimulées ou utilisées 100% du temps d’utilisation. Le but est ici de

vérifier expérimentalement le lien entre une dégradation due à un signal d’entrée

appliqué 100% du temps t et un signal d’entrée appliqué x% du temps t, pour pouvoir se

rapprocher du vrai fonctionnement des circuits. L’activité s’apparente donc ici au temps

effectif de fonctionnement ton/toff et non pas comme une fonction du rapport cyclique intra

signal logique vu au niveau transistor de la cellule considérée.

De la même manière que dans la partie précédente, nous ne nous intéressons qu’à la

partie permanente du BTI et nous préférons tracer l’évolution de la dérive du délai de

propagation de chaque porte ∆τ plutôt que la fréquence d’oscillation f. Enfin, chaque

mesure a été réalisée sur 4 puces différentes et seule la médiane des résultats est tracée

pour plus de clarté sur les figures.

2. Effets de l’activité à 125°C

Dans ce paragraphe, nous allons vérifier l’effet de l’activité du signal d’entrée d’un

chemin de portes logiques sur la dégradation induite à 125°C (Vaidyanathan & Oates

2012). Pour cela, nous allons utiliser la structure dessinée en 28nm LP (§II-4). Nous

allons faire varier l’activité du signal de contrainte AC en entrée du chemin de portes qui

seront alimentées à VDD2 = 1.8V. Plusieurs conditions sont examinées : le signal d’entrée

oscille à 2GHz, 1GHz ou 10MHz et son activité est de 100%, 50% ou 12.5%. La FFFFIGURE IGURE IGURE IGURE 3333----

7777 illustre deux conditions d’activité pour une condition de fréquence du signal d’entrée

du chemin.

i. Chemin d’inverseurs en 28nm LP

Dans un premier temps, nous nous intéressons aux chemins d’inverseurs. Les

résultats des mesures pour les trois fréquences et trois conditions d’activité du signal

d’entrée à 125°C sont tracés sur la FFFFIGURE IGURE IGURE IGURE 3333---- 19191919. Comme déjà observé sur la FFFFIGURE IGURE IGURE IGURE 3333----

11111111, il n’y a pas d’effets AC à 125°C et ce indépendamment de l’activité du signal. Mais

nous observons bien un effet lié à l’activité du signal d’entrée du chemin.

Comme le montre la FFFFIGURE IGURE IGURE IGURE 3333---- 7777, le chemin d’inverseurs est activé seulement un

certain pourcentage de temps (12.5%, 50% ou 100%) sur le temps total de contrainte avec

des discontinuités.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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111

Dans le cas de chemins d’inverseurs/buffers, nous définissons le temps effectif de

contrainte comme le temps pendant lequel le signal d’entrée du RO est à ‘1’. Par

conséquent, le temps de contrainte est déjà considéré comme les demi-périodes du signal

logique en entrée des portes. Ainsi, pour un certain temps de contrainte t, le temps

effectif de contrainte teff ne sera pas le même selon la condition d’activité : 12.5%, 50% ou

100%. Par exemple, pour une contrainte pendant t = 1000s avec une condition d’activité

12.5%, le chemin ne sera réellement soumis à une contrainte que durant teff = 125s et

pour une condition à 50% d’activité, teff = 500s. Nous allons vérifier cette hypothèse en

traçant cette fois l’évolution du délai induit par inverseur en fonction du temps de

contrainte effectif.

FFFFIGURE IGURE IGURE IGURE 3333---- 19191919 :::: Evolution de la dérive du délai de chaque porte d’un chemin d’inverseurs au cours de la contrainte VDD2 = 1.8V sous différentes conditions AC et d’activité à 125°C en technologie 28nm LP.

FFFFIGURE IGURE IGURE IGURE 3333---- 20202020 :::: Evolution de la dérive du délai de chaque porte d’un chemin d’inverseurs en fonction du temps effectif de contrainte sous VDD2 = 1.8V pour différentes conditions AC et trois conditions d’activité : 12.5%, 50% et 100% à 125°C en technologie 28nm LP.

La FFFFIGURE IGURE IGURE IGURE 3333---- 20202020 donne l’évolution de la dérive du délai de chaque porte d’un chemin

d’inverseurs en fonction du temps effectif de contrainte sous VDD2 = 1.8V pour différentes

conditions AC et trois conditions d’activité : 12.5%, 50% et 100% à 125°C. Pour les trois

conditions d’activité, le délai induit par porte est équivalent au cours du temps de

100 1000

1

2 100% 50% 12.5%

AC 2GHz AC 1GHz AC 10MHz

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

10 100 1000

1

2

100% AC 2GHz 50% AC 2GHz 12.5% AC 2GHz

∆∆ ∆∆dé

lai p

ar p

orte

[ps]

Temps de contrainte effectif [s]

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112

contrainte effectif. Ce résultat confirme le fait qu’à 125°C le mécanisme de dégradation

BTI est dominant par rapport à la dégradation par porteurs chauds. Il donne également

le droit d’extrapoler les niveaux de dégradation mesurés dans des temps courts vers des

temps plus longs avec des interruptions, conditions plus proches des fonctionnements

réels des circuits numériques. Toutefois, cela suppose que la dégradation induite par une

contrainte de type AC en entrée du chemin est plus importante que dans le cas d’une

contrainte DC en entrée ; dans notre cas, cette hypothèse a été vérifiée sur la FFFFIGURE IGURE IGURE IGURE 3333----

11111111.

ii. Chemin de portes logiques en 28nm LP

Nous nous intéressons maintenant aux effets de l’activité sur un chemin de portes

logiques, toujours à 125°C. La FFFFIGURE IGURE IGURE IGURE 3333---- 21212121 donne l’évolution du délai par porte logique

induit en fonction du temps de contrainte. Dans notre cas, le comportement en

vieillissement d’un chemin de portes logiques est similaire à celui d’un chemin

d’inverseurs à 125°C. En effet, comme nous l’avions déjà constaté sur la FFFFIGURE IGURE IGURE IGURE 3333---- 12121212, il

n’y a pas d’effet AC sur le délai de chaque porte logique induit par le vieillissement à

125°C. Par contre, nous observons un effet lié à l’activité variable pour les différentes

conditions AC en entrée du chemin à 125°C.

FFFFIGURE IGURE IGURE IGURE 3333---- 21212121 :::: Evolution de la dérive du délai de chaque porte d’un chemin de portes logiques sous VDD2 = 1.8V pour différentes conditions AC et trois conditions d’activité : 12.5%, 50% et 100% à 125°C en technologie 28nm LP.

Contrairement au cas du chemin d’inverseurs, le terme de ‘’temps effectif de

contrainte’’ n’a pas de sens dans un chemin de portes logiques où le mécanisme de

dégradation BTI est dominant. En effet, un état logique ‘0’ sur une des entrées d’une

porte logique ne signifie pas qu’elle n’est pas activée et donc qu’elle ne se dégrade pas,

contrairement au cas particulier des inverseurs. En fait, la variation d’activité revient

plutôt, dans le cas des portes logiques, à faire varier la symétrie entre les états logiques

‘0’ et ‘1’ en entrée du chemin. Ainsi, durant tout le temps de contrainte, certains

transistors des portes logiques vont être activés dans certaines conditions et vont vieillir

différemment selon l’état du signal en entrée du chemin et donc de chaque porte. La

100 1000

1

2 100% 50% 12.5%

AC 2GHz AC 1GHz AC 10MHz

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

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113

différence entre les diverses activités donne lieu à différents ratio entre les deux états

logiques ‘0’ et ‘1’ en entrée du chemin de portes logiques.

Sur la FFFFIGURE IGURE IGURE IGURE 3333---- 21212121, plus l’activité est importante, plus la dégradation induite est

forte. Cela signifie que la condition ‘1’ en entrée du chemin induit une dégradation plus

importante que la condition ‘0’ en DC. Ainsi pour ce chemin de portes logiques, la

condition ‘1’ est dominante par rapport à la condition ‘0’ en entrée au cours de la

contrainte.

Par ailleurs, la dégradation induite sur les chemins de portes logiques est plus faible

que celle induite sur les chemins d’inverseurs pour un délai équivalent. Mais nous

l’avions vu sur la FFFFIGURE IGURE IGURE IGURE 3333---- 13131313, chaque porte logique ne se dégrade pas de la même

manière en même temps. La dégradation du délai d’un chemin au cours de son

vieillissement dépendra fortement de la nature des portes qui le composent.

3. Effets de l’activité à 25°C

i. Chemin d’inverseurs en 28nm LP

Dans ce paragraphe nous allons nous intéresser aux éventuels effets de l’activité du

signal d’entrée d’un chemin de portes sur la dégradation induite à 25°C. Pour cela, nous

allons une nouvelle fois utiliser la structure dessinée en 28nm LP (§II-4).

FFFFIGURE IGURE IGURE IGURE 3333---- 22222222 :::: Evolution de la dérive du délai de chaque porte d’un chemin d’inverseurs en fonction du temps de contrainte sous VDD2 = 1.8V pour deux conditions AC et dans un cas, trois conditions d’activité : 25%, 50% et 100% à 25°C en technologie 28nm LP.

Nous allons faire varier l’activité du signal de contrainte AC en entrée du chemin de

portes qui seront alimentées à VDD2 = 1.8V à 25°C. Plusieurs conditions sont examinées :

le signal d’entrée oscille à 2GHz ou 1GHz et son activité est de 100%, 50% ou 25%. La

FFFFIGURE IGURE IGURE IGURE 3333---- 22222222 donne l’évolution du délai de chaque inverseur du chemin en fonction du

temps de contrainte pour différentes conditions en entrée du chemin : un signal à 1GHz

activé 100% du temps, un signal à 2GHz activé 100%, 50% ou 25% du temps à 25°C.

100 1000 10000

0.1

AC 1GHz 100% AC 2GHz 100% AC 2GHz 50% AC 2GHz 25%

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte [s]

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114

Nous observons bien un effet lié à l’activité du signal d’entrée du chemin : plus le chemin

est activé en termes de commutations, plus la dégradation est importante.

FFFFIGURE IGURE IGURE IGURE 3333---- 23232323 :::: Evolution de la dérive du délai de chaque porte d’un chemin d’inverseurs en fonction du temps effectif de contrainte sous VDD2 = 1.8V pour la condition AC 2GHz et trois conditions d’activité : 25%, 50% et 100% en entrée du chemin d’inverseurs à 25°C en technologie 28nm LP.

Nous observons également que les dégradations de délai induites par les conditions

AC 1 GHz avec une activité de 100% et AC 2GHz avec une condition 50% en entrée du

chemin d’inverseurs sont équivalentes à 25°C. Dans ces deux conditions, le nombre de

transitions du signal en entrée du chemin est le même, la différence est que dans un cas

le signal oscillant en entrée est continu et discontinu dans l’autre. Cela confirme que la

dégradation induite est liée au nombre de transitions et ainsi le fait que le mécanisme de

dégradation par porteurs chauds est dominant dans nos conditions à 25°C.

Pour la condition d’entrée du chemin AC 2GHz, les dégradations des délais des

inverseurs du chemin sont maintenant tracées en fonction du temps de contrainte

effectif relatif à l’activité du signal d’entrée du chemin à 25°C sur la FFFFIGURE IGURE IGURE IGURE 3333---- 23232323. Pour

les trois conditions d’activité, les dégradations des délais de propagation des inverseurs

sont équivalentes. Ainsi, c’est le temps effectif de la contrainte qui importe car c’est

durant ce temps que les inverseurs vont vieillir.

ii. Chemin de portes logiques en 28nm LP

Nous nous intéressons maintenant aux éventuels effets de l’activité du signal d’entrée

d’un chemin de portes logiques sur la dégradation induite à 25°C. Pour cela, nous allons

une nouvelle fois utiliser la structure dessinée en 28nm LP (§ II-4).

Nous allons faire varier l’activité du signal de contrainte AC en entrée du chemin de

portes logiques qui seront alimentées à VDD2 = 1.8V à 25°C. Plusieurs conditions sont

examinées : le signal d’entrée oscille à 2GHz ou 1GHz et son activité est de 100% ou 50%.

La FFFFIGURE IGURE IGURE IGURE 3333---- 24242424 donne l’évolution du délai de chaque porte logique du chemin en

fonction du temps de contrainte pour différentes conditions en entrée du chemin : un

10 100 1000 10000

0.1

100% 50% 25%

∆∆ ∆∆dél

ai p

ar p

orte

[ps]

Temps de contrainte effectif [s]

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signal à 1GHz activé 100% du temps, un signal à 2GHz activé 100% ou 50% du temps à

25°C.

Nous observons bien un effet lié à l’activité du signal d’entrée du chemin : plus le

chemin est activé en termes de commutations, plus la dégradation est importante. La

condition AC 2GHz pour une activité à 100% en entrée du chemin induit plus de

dégradation que la condition AC 2GHz pour une activité à 50%. Cela signifie que le

mécanisme de dégradation par porteurs chauds est dominant. De plus, comme dans le

cas des inverseurs, les dégradations induites par les conditions AC 2GHz à 50% et AC

1GHz à 100% sont équivalentes.

FFFFIGURE IGURE IGURE IGURE 3333---- 24242424 :::: Evolution de la dérive du délai de chaque porte d’un chemin de portes logiques en fonction du temps de contrainte sous VDD2 = 1.8V pour les conditions AC 2GHz pour une activité de 100% ou 50% et AC 1GHz pour une activité de 100% en entrée du chemin d’inverseurs à 25°C en technologie 28nm LP.

4. Contribution NMOS vs PMOS dans la dégradation par

porteurs chauds

Nous nous intéressons maintenant à la contribution NMOS vs PMOS dans le

mécanisme de dégradation par porteurs chauds. Nous allons utiliser les oscillateurs en

anneau asymétriques qui ont été décrits au §II-2. L’étude est réalisée à 25°C. Pour

exacerber le mécanisme de dégradation par porteurs chauds, les ROs sont en boucle

fermés et oscillent durant la contrainte à VDD = 1.8V.

Pour rappel, les largeurs des transistors MOS sont identiques, seules les longueurs

ont été modifiées. Cela signifie que les fréquences d’oscillation des trois ROs (référence,

NMOS faible et PMOS faible) sont différentes. Ainsi, pour pouvoir comparer les

dégradations, nous choisissons de tracer l’évolution de la dérive de la fréquence en

pourcentage.

La FFFFIGURE IGURE IGURE IGURE 3333---- 25252525 donne l’évolution de la dérive de fréquence des ROs de référence et

avec NMOS faible au cours de la contrainte à 25°C pour trois puces différentes. La dérive

100 1000 10000

0.1

1

AC 2GHz et activité 100% AC 2GHz et activité 50% AC 1GHz et activité 100%

∆∆ ∆∆dé

lai p

ar p

orte

[ps]

Temps de contrainte [s]

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de fréquence du RO avec PMOS faible n’est pas tracée car elle étant trop faible pour le

temps de contrainte considéré, elle n’est pas exploitable.

FFFFIGURE IGURE IGURE IGURE 3333---- 25252525 :::: Evolution de la dérive de fréquence des ROs de référence et avec NMOS faible au cours d’une contrainte à VDD=1.8V en boucle fermée à 25°C.

Dans la dégradation de la fréquence du RO standard à 25°C, les transistors NMOS

sont les principaux contributeurs d’un point de vue du mécanisme de dégradation par

porteurs chauds. Les transistors PMOS contribuent également à cette dégradation, sinon

les deux dégradations seraient à priori superposées sur la FFFFIGURE IGURE IGURE IGURE 3333---- 25252525, mais dans une

moindre mesure.

5. Conclusions

Dans cette partie nous nous sommes intéressés à la variation d’activité du signal

d’entrée d’un chemin de portes logiques en utilisant une structure de test dédiée à la

technologie 28nm LP. Le but a donc été d’évaluer les éventuels effets liés à l’activité d’un

signal AC en entrée d’un chemin de portes logiques en fonction de la température 25°C

et 125°C. En effet, dans les circuits numériques, toutes les portes logiques ne sont pas

activées 100% du temps d’utilisation de la même manière. Nous avons donc

expérimentalement vérifié le lien entre une dégradation due à un signal d’entrée

asymétrique d’un point de vue des états logiques, en partant du cas particulier simple du

chemin d’inverseurs jusqu’au chemin de portes logiques pour pouvoir se rapprocher du

vrai fonctionnement des circuits. A 25°C et 125°C, nous observons bien un effet lié à

l’activité du signal d’entrée du chemin mais pour des raisons différentes :

− Lorsque le mécanisme de dégradation BTI est dominant (partie permanente de la

génération des défauts à haute température), l’évolution de la dégradation induite

entre la fonction du ratio des états logiques en entrée du chemin va fortement

dépendre des portes logiques de ce chemin mais également de la manière dont elles

sont connectées entre elles, c’est-à-dire en parallèle ou en série, et en fonction du

nombre de transistors connectés. Dans notre cas, l’état haut dominant induit plus

de dégradation.

1000 10000 100000

1

RO avec NMOS faible

RO de référence

|∆|∆ |∆|∆fr

éque

nce|

[%]

Temps de contrainte [s]

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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117

− Lorsque le mécanisme de dégradation par porteurs chauds est dominant

(température ambiante), plus l’activité du signal d’entrée du chemin est importante,

plus le délai du chemin sera dégradé. En effet, ce mécanisme est directement lié au

nombre de transitions qui lui-même est proportionnel à l’activité du signal d’entrée

du chemin.

− De plus, dans notre cas, la dégradation induite sur les chemins de portes logiques

est plus faible que celle induite sur les chemins d’inverseurs pour un délai

équivalent. Cela signifie que la dégradation du délai d’un chemin au cours de son

vieillissement dépendra fortement de la nature des portes qui le composent.

V. Conclusions

Dans ce chapitre, nous avons tout d’abord présenté les différentes structures de test

conçues et ensuite testées pour l’étude des mécanismes de dégradation BTI et porteurs

chauds en technologies 28nm LP et 28nm FDSOI. Ces structures sont dédiées à l’étude

de la fiabilité vis-à-vis des mécanismes de dégradations progressives dans des conditions

proches du circuit réel : pour permettre des contraintes de type AC à différentes

fréquences en entrée des chemins de portes logiques considérés mais aussi pour étudier

le vieillissement de différentes portes logiques ou encore modifier l’activité du signal

d’entrée du chemin considéré à haute température ou à l’ambiante. Nous avons ensuite

testé ces différentes structures pour adresser les différents aspects mentionnés : effets

AC et DC, activité variable, température et type de porte logique.

Pour le nœud 28nm (technologies FDSOI et LP), le mécanisme de dégradation BTI est

dominant à 125°C. Il n’y a pas d’effet AC important sur la partie permanente du BTI.

Un léger effet AC est observé jusqu’à 2GHz qui peut avoir comme origine la plus faible

contribution HC à haute température dû à l’activation thermique très proche au BTI

(PMOS et NMOS). Mais la différence entre les dégradations induites au cours de

contraintes AC et DC à même tension s’explique par le fait que le fonctionnement AC

implique une contrainte sur toutes les portes de durée t/2 alors que DC implique une

contrainte alternativement sur une porte sur deux et une contrainte ‘’distincte’’ sur les

autres portes pendant la période t. Dans le cas particulier des ROs d’inverseurs, cette

différence est quantifiable par un facteur 21-N qui est directement lié au facteur

d’accélération en temps N.

Le mécanisme de dégradation par porteurs chauds est dominant à 25°C. Au cours des

différentes contraintes de type AC en entrée du chemin à 25°C, les transistors MOS des

inverseurs et buffers étudiés ont été soumis au mécanisme de dégradation par porteurs

chauds. Cela se traduit par un effet AC au niveau de la dérive du délai de chaque porte

du chemin. Cette dérive est directement liée à la fréquence du signal sous contrainte AC

en entrée du chemin et donc au nombre effectif de transitions.

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118

Lorsque le mécanisme de dégradation BTI est dominant - partie permanente et à

haute température, l’évolution de la dégradation induite entre la fonction du ratio des

états logiques en entrée du chemin va fortement dépendre des portes logiques de ce

chemin mais également de la manière dont elles sont connectées entre elles. Dans notre

cas, l’état haut dominant induit plus de dégradation, notamment dans les portes NAND

où ce sont les NMOS en parallèle proches de la sortie qui affectent plus fortement le

signal.

Lorsque le mécanisme de dégradation par porteurs chauds est dominant (température

ambiante), plus l’activité du signal d’entrée du chemin est importante, plus le délai du

chemin sera dégradé et la fréquence affectée. Cet effet est donc aggravé avec la fréquence

car ce mécanisme est directement lié au nombre de transitions qui lui-même est

proportionnel à l’activité du signal d’entrée du chemin.

De plus, dans notre cas, la dégradation induite sur les chemins de portes logiques est

plus faible que celle induite sur les chemins d’inverseurs pour un délai équivalent. Cela

signifie que la dégradation du délai d’un chemin au cours de son vieillissement dépendra

fortement de la nature des portes qui le composent.

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

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Chapitre 3 : Mécanismes de dégradations progressives BTI et par porteurs chauds au niveau circuit

__________________________________________________________________________

120

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

121

Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit

I. Introduction

Le claquage de l’oxyde de grille fait partie des phénomènes préoccupants observés

dans les technologies CMOS avancées, en particulier depuis que la réduction des

dimensions (longueur de grille et épaisseur du diélectrique) s’est accélérée. Pour les

nœuds technologiques allant jusqu’au 40nm, les prédictions fiabilistes les plus

pessimistes permettaient encore de garantir les 10 ans de durée de vie. Plus

particulièrement, la probabilité d’apparition d’un claquage d’oxyde s’est intensifiée avec

la réduction des épaisseurs d’oxyde. Pourtant l’apparition d’un premier claquage d’oxyde

dans un transistor n’implique pas nécessairement la défaillance du circuit (Kaczer et al.

2002; Rodríguez et al. 2003). L’impact du claquage prédit à partir des constatations

faites au niveau transistor, est parfois largement surestimé (Kaczer et al. 2000; Linder

et al. 2002; Kaczer & Groeseneken 2003). En effet, la méthode conventionnelle

d’évaluation de la fiabilité de l’oxyde de grille consiste à déterminer l’accélération en

tension en appliquant cette contrainte jusqu’à de fortes valeurs de champ vertical dans

l’oxyde pour atteindre le claquage franc (en des temps de contraintes raisonnables), ce

qui en réalité ne reproduit pas la façon dont l’oxyde est réellement stressé aux conditions

(Linder et al. 2001). En fait, cette contrainte est bien plus sévère que la contrainte que

subissent les transistors MOS dans un circuit en utilisation réelle. De plus, chaque

transistor étant connecté à d’autres transistors, le courant circulant est limité : il

apparait donc une compliance naturelle due à l’environnement circuit. Il parait ainsi

plus probable que ce soit des claquages soft qui surviennent dans des circuits opérant

dans des conditions nominales (Alam et al. 2000), i.e. à basse tension d’utilisation, même

si l’intégration des nouveaux diélectriques de grille comme les High-K, conduisent à

l’augmentation significative du champ vertical en fonctionnement.

Ces constatations ont entrainé un certain engouement pour la caractérisation de

l’impact du claquage sur les fonctionnalités et les performances des circuits, mais aussi

pour le développement de nouvelles méthodes visant à établir des marges de fiabilité

différentes de celles basées uniquement sur la statistique du premier évènement de

claquage. Par conséquent, une relaxation de la prédiction de la durée de vie au niveau

circuit peut être décidée, sous réserve de respecter la loi d’échelle de surface (Alam et al.

1999). Pour être complet, le réel impact du claquage soft survenant à des conditions

nominales d’utilisation (Stathis & Dimaria 1998) doit être quantifié au niveau circuit et

lié aux mesures réalisées au niveau transistor.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

122

Dans ce chapitre, nous allons aborder le claquage de l’oxyde de grille au niveau

circuit. Dans un premier temps, nous présentons les structures dédiées qui ont été

conçues, dessinées et testées. Puis, nous nous attarderons sur l’étude statistique des

temps au claquage. Nous ferons le lien entre le temps au claquage d’un transistor MOS

isolé et celui d’un transistor MOS dans un circuit, puis nous étudierons les distributions

des temps au claquage d’évènements successifs. Par la suite, nous nous focaliserons sur

l’impact du claquage d’oxyde au niveau circuit. Après avoir mis en évidence

expérimentalement ce mécanisme, nous nous intéresserons à son impact sur le délai des

portes logiques et sur le courant statique du circuit. Ensuite, nous discuterons de la

technique de rampe en contrainte à partir d’un cas pratique et de mesures d’un circuit

numérique sur puce de test. Enfin, des simulations Monte Carlo avec le modèle compact

présenté dans le Chapitre 2 seront réalisées sur deux cas et permettront de discuter du

réel impact du claquage de l’oxyde dans des conditions nominales d’utilisation d’un

circuit numérique.

II. Structures de test dédiées

1. Matrice d’oscillateurs en anneau

Dans une barrette de test qui dispose de 25 plots (pour le nœud 28nm) ou 22 plots

(pour le nœud 40nm), il est possible d’y intégrer 6 ROs avec leurs différents points

d’accès et les alimentations dédiées (tels que VDD, GND, VDDS, GNDS, enable, fréquence

de sortie, …). Si nous voulons expérimenter différentes conditions de contraintes ou des

variantes au niveau structurel, le nombre de sorties est faible. De même, si nous

souhaitons mesurer l’impact du claquage sur un RO, il faut considérer le fait que plus la

surface d’oxyde sera grande, plus il sera possible de baisser la tension de contrainte pour

mesurer un ou plusieurs claquages dans des temps raisonnables (typiquement inférieurs

à 10000s) et dans des conditions plus proches des conditions nominales.

C’est pourquoi une matrice de 64 ROs a été conçue et dessinée dans une technologie

28nm FDSOI (Saliva15c). Le schéma de la structure est donné sur la FFFFIGURE IGURE IGURE IGURE 4444---- 1111. Ce

circuit est composé de 64 blocs et de deux décodeurs qui permettent de les adresser

individuellement, un pour la ligne et un pour la colonne. En fait, chaque bloc a une

adresse particulière : il s’agit de la combinaison de sa ligne et sa colonne dans la matrice.

Chaque bloc de matrice se compose de différents éléments:

Circuits logiques dédiées alimentées à tension nominale VDD (typiquement égale à

1V pour le nœud 28nm) qui, si le bloc est sélectionné, permet de démarrer les

oscillations du RO et autoriser ou non la mesure à partir des signaux logiques

mode et en.

Un RO de N étages qui dispose d’une alimentation dédiée VDDR.

Un inverseur alimenté à VDD composé de transistors MOS à oxyde épais pour

protéger le diviseur de fréquence durant le test sous contrainte (typiquement les

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Chapitre 4______________________________________________________

transistors MOS à oxyde épais sont alimentés à V

28nm).

Un diviseur de fréquence par 2048, dans notre

la valeur de la fréquence d’oscillation pour la rendre mesurable par les

instruments de mesure dont nous disposons (typiquement elle doit être inférieure

à 1MHz).

Un multiplexeur alimenté à V

(oscillations) dans la matrice jusqu’à la sortie, si la mesure est autorisée.

FFFFIGURE IGURE IGURE IGURE 4444---- 1111 :::: (Saliva15c) Schéma de la matrice de 64 ROscorrespondant à une combinaison de la ligne et de la colonne où il se trouve. Chaque bloc peut être individuellement sélectionné et mesuré grâce à une logique de contrôle. Tous les blocs peuvent être activés simultanément.

Ainsi deux modes de fonctionnement

un mode mesure et un mode contrainte. Lorsque le mode contrainte est sélectionné, tous

les ROs de la matrice sont sélectionnés et

FFFFIGURE IGURE IGURE IGURE 4444---- 1111), qui permet de démarrer les oscillations d’un RO,

le mode mesure est activé, seul le RO sélectionné peut osciller

en soit également activé, et la mesure de sa fréquence d’oscillation est possible en sortie.

FFFFIGURE IGURE IGURE IGURE 4444---- 2222 :::: (a) Vue layout d’une partie de la matriced’inverseurs et de portes NAND.

Sélection de la colonne

Sélection de la ligne

en

(a)

Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

123

transistors MOS à oxyde épais sont alimentés à VDD2 = 1.8V en technologie

Un diviseur de fréquence par 2048, dans notre cas alimenté à V

la valeur de la fréquence d’oscillation pour la rendre mesurable par les

instruments de mesure dont nous disposons (typiquement elle doit être inférieure

Un multiplexeur alimenté à VDD pour permettre la propagatio

(oscillations) dans la matrice jusqu’à la sortie, si la mesure est autorisée.

Schéma de la matrice de 64 ROs (8x8). Chaque bloc a une adresse correspondant à une combinaison de la ligne et de la colonne où il se trouve. Chaque bloc peut être individuellement sélectionné et mesuré grâce à une logique de contrôle. Tous les blocs peuvent être activés simultanément.

eux modes de fonctionnements sont possibles grâce au signal d’entrée

un mode mesure et un mode contrainte. Lorsque le mode contrainte est sélectionné, tous

les ROs de la matrice sont sélectionnés et oscillent en même temps si le sign

, qui permet de démarrer les oscillations d’un RO, est aussi activé. Lorsque

le mode mesure est activé, seul le RO sélectionné peut osciller, à condition que

et la mesure de sa fréquence d’oscillation est possible en sortie.

ue layout d’une partie de la matrice en 28nm FDSOI. (b) V

d’inverseurs et de portes NAND.

Sélection de la colonne

en

mod

e

RO deN étages

Bloc de contrôlelig

ne

colonne

Diviseur de fréquence

en mode

: Le claquage de l’oxyde de grille au niveau circuit ____________________

= 1.8V en technologie

cas alimenté à VDD qui va réduire

la valeur de la fréquence d’oscillation pour la rendre mesurable par les

instruments de mesure dont nous disposons (typiquement elle doit être inférieure

pour permettre la propagation du signal

(oscillations) dans la matrice jusqu’à la sortie, si la mesure est autorisée.

(8x8). Chaque bloc a une adresse correspondant à une combinaison de la ligne et de la colonne où il se trouve. Chaque bloc peut être individuellement sélectionné et mesuré grâce à une logique de contrôle. Tous les blocs

sont possibles grâce au signal d’entrée mode :

un mode mesure et un mode contrainte. Lorsque le mode contrainte est sélectionné, tous

en même temps si le signal en (cf

est aussi activé. Lorsque

à condition que le signal

et la mesure de sa fréquence d’oscillation est possible en sortie.

(b) Vue layout des ROs

RO deN étages

Diviseur de fréquence

Vers le bloc

précédent

Vers le bloc suivant

(b)

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

124

Dans cette matrice composée de 64 RO, il y a deux types de RO :

des ROs composés d’inverseurs à 195 étages (32 blocs).

des ROs composés de portes NON-ET (NAND) à 99 étages (32 blocs).

Pour illustration, les layouts de la matrice et de ses ROs sont donnés sur la FFFFIGURE IGURE IGURE IGURE 4444----

2222. La surface d’oxyde des ROs de la matrice est de 721µm².

2. Le Flipper

Pour mesurer des claquages d’oxyde de grille et se rapprocher de la réalité des

circuits, un circuit numérique dédié a été conçu dans le nœud 40nm LP (Saliva14). Il

s’agit d’un circuit ISCAS-C432, un arbitre contrôleur de trois bus de 9 bits. Les entrées

de ce bloc peuvent être sélectionnées via trois entrées logiques data, enable, et la valeur

du bit de chaque entrée détermine l’interruption de la priorité requise. Dans un bloc, les

8 bits du pattern sélectionné sont comparés aux 8 bits en sortie des chemins de données :

si la comparaison est correcte le signal match se lève, permettant de démarrer le bloc

suivant et de remettre à zéro le bloc précédent. Chaque pattern correspond à un chemin

de données différent dans chaque bloc. Un bloc logique permet de contrôler les quatre

blocs et générer les patterns de 8 bits à partir de trois signaux d’entrée. De plus chaque

bloc contient 229 portes logiques. Le circuit est alimenté à tension nominale VDD = 1.1V.

Le diagramme d’un bloc est donné par la FFFFIGURE IGURE IGURE IGURE 4444---- 3333.

FFFFIGURE IGURE IGURE IGURE 4444---- 3333 :::: (Saliva14) Description d’un bloc du Flipper. Ce bloc contient un ISCAS-C432. Lorsque le bit de la donnée du registre arrive avant le front montant de l’horloge (porta, portb, portc et enable), les entrées du bloc ISCAS basculent et les sorties sont comparées aux valeurs initiales. Si la comparaison indique match, la sortie du bloc out_match se lève, et joue le rôle de front montant d’horloge pour démarrer le bloc suivant et remettre à zéro le précédent. Il est possible de choisir différents chemins (différents temps de propagation) via les valeurs des entrées porta, portb et portc sélectionnables par 8 pattern différents.

Au top, quatre de ces blocs sont placés en oscillateur en anneau, comme l’illustre la

FFFFIGURE IGURE IGURE IGURE 4444---- 4444. Dans chaque bloc, 4 inverseurs ont été remplacés, au hasard, par des

inverseurs modifiés : un signal supplémentaire noté Vstress a été ajouté à cet inverseur

pour pouvoir appliquer localement une contrainte sur la grille commune des transistors

NMOS et PMOS de l’inverseur, un pass gate a également été ajouté pour protéger l’étage

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

125

précédent l’inverseur dans le chemin de données au cours de l’application de la

contrainte, comme le montre la FFFFIGURE IGURE IGURE IGURE 4444---- 4444. Le pass gate a été dimensionné de manière

à minimiser la dégradation par porteurs chauds en mode off state au cours de la

contrainte (soit VGS nul et VDS fort). Il est possible d’appliquer une contrainte positive ou

négative via le signal noté Vstress sur la grille des inverseurs modifiés pour exacerber

respectivement le transistor NMOS et le PMOS, pendant que le reste du circuit est

éteint (VDD connecté à GND).

FFFFIGURE IGURE IGURE IGURE 4444---- 4444 :::: (a) Vue layout du circuit Flipper en 40nm LP. Quatre blocs sont connectés en oscillateur en anneau et 4 inverseurs de chaque bloc sont remplacés par des inverseurs modifiés. (b) Vue layout à gauche de l’inverseur modifié. A droite, la vue schématique : une contrainte sur la grille de l’inverseur peut être appliquée via Vstress et un transistor NMOS jouant le rôle d’un pass gate protège la porte précédente.

Il est possible de mesurer la fréquence du signal match qui dépend du pattern

sélectionné, étant donné que chaque pattern active un chemin de données différent dans

chaque bloc. Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 5555, les mesures des fréquences de chaque pattern du

Flipper sont tracées pour différentes valeurs de tension VDD à 25°C. Les simulations

dans les corners Slow-Slow (SS) et Fast-Fast (FF) pour respectivement VDD = 0.9V et

1.2V sont tracées pour les températures -40°C et 125°C. Le silicium que nous testons est

centré sur le corner typique (TT).

FFFFIGURE IGURE IGURE IGURE 4444---- 5555 :::: Mesure de la fréquence de chacun des 8 patterns du Flipper pour différentes tensions à 25°C en 40nm LP. Les simulations pour les corners SS et FF sont également tracées pour différentes températures (-40°C et 125°C) et tensions (0.9V à 1.2V).

Pattern

PGVDD

gnd

Vstress

1 2 3 4 5 6 7 80

50

100

150

200

250

300

350

400

450

500 SS 0.9V 125°C SS 0.9V -40°C FF 1.2V 125°C FF 1.2V -40°C

0.9V 25°C 1.1V 25°C 1.2V 25°C

Fré

quen

ce [k

Hz]

Pattern

(a) (b)

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

126

Ces différentes structures dédiées vont maintenant être utilisées pour mettre en

évidence le claquage de l’oxyde de grille dans un circuit et étudier son apparition mais

aussi son impact sur les paramètres de ce circuit.

III. Distributions de temps au claquage au niveau circuit

1. Introduction

Dans cette partie, nous nous intéressons aux distributions de Weibull des temps au

claquage. Le but est ici d’une part, de vérifier l’existence d’un lien entre les distributions

des temps au claquage au niveau transistor MOS et au niveau circuit et d’autre part,

d’étudier les distributions des temps au claquage d’évènements successifs dans les

circuits numériques.

Pour cette étude, le circuit Flipper est utilisé. Une contrainte Vstress est appliquée sur

la grille des inverseurs modifiés pendant que les pass gates sont fermés (VPG = 0V) et le

reste du circuit éteint (VDD connecté à GND). Au cours de cette contrainte, les fréquences

des différents patterns et le courant statique des inverseurs customisés sont mesurés à

intervalles temporels réguliers à tension nominale VDD = 1.1V. La tension de contrainte

Vstress peut être soit négative soit positive pour impliquer respectivement le transistor

PMOS de l’inverseur (charge de l’étage) ou le NMOS (décharge). Pour rappel, dans

chaque bloc, quatre inverseurs ont été remplacés par des inverseurs modifiés ; la surface

d’oxyde des transistors PMOS des inverseurs est notée AoxP = WP.LP et celle des

transistors NMOS AoxN = WN.LN.

2. Distributions de temps au claquage : du transistor au circuit

Deux contraintes de type DC ont été utilisées : VstressP = -3.4V et VstressN = +3.2V pour

accélérer l’apparition du claquage dans les transistors PMOS et NMOS, respectivement,

des inverseurs à 125°C. Les distributions des temps au claquage des premiers

évènements sont tracées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 6666. Les distributions des temps au claquage des

transistors PMOS et NMOS isolés issues des mesures réalisées dans le Chapitre 2 (cf FFFFIGURE IGURE IGURE IGURE 2222----3333) ont été mises à l’échelle en termes de surface (à l’aide de l’EEEEQQQQ.... 2222----15151515) et de

tension de contrainte, et ont également été tracées.

Ainsi, nous pouvons constater que dans les deux cas les distributions sont superposées

pour les transistors NMOS et PMOS. Cela signifie que pour une contrainte DC, la loi

d’échelle des surfaces est valable du transistor jusqu’au circuit. Les distributions des

temps au claquage après une même contrainte DC sont identiques pour des transistors

MOS isolés et des transistors MOS dans les circuits.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

127

FFFFIGURE IGURE IGURE IGURE 4444---- 6666 :::: (Saliva14) Dans les deux cas, les distributions des temps au claquage des transistors PMOS et NMOS mis à l’échelle en surface AoxP et AoxN via l’EQ. 2-15 et en tension, et les distributions des temps au claquage des premiers évènements de claquage dans le Flipper après une contrainte à VstressP = -3.4V et VstressN = +3.2V sont tracées à 125°C en 40nm LP. Les modèles de distributions de temps au claquage sont également tracés avec les lignes en noir.

3. Distributions de temps au claquage d’évènements successifs

La statistique des claquages d’oxyde successifs a été étudiée et validée par Suñé au

niveau dispositif élémentaire de grande surface (Suñé & Wu 2002; Suñé & Wu 2003). De

multiples claquages ont été mesurés sur un même dispositif, dans ce cas un transistor de

grande surface, au cours d’une contrainte de type CVS. Comme illustré sur la FFFFIGURE IGURE IGURE IGURE 4444----

7777, chaque claquage soft se manifeste par un saut limité en courant alors que le claquage

hard se traduit par un saut de courant qui part à l’infini.

FFFFIGURE IGURE IGURE IGURE 4444---- 7777 :::: (Suñé et al. 2004) Evolution typique du courant de grille d’un transistor NMOS au cours d’une contrainte CVS à VG = 3.7V à 140°C. Quatre claquages soft ont été détectés et correspondent aux sauts du courant de grille. La contrainte a été arrêtée par le dernier claquage hard. La distribution des sauts de courant sur 52 transistors NMOS a également été reportée.

En supposant que l’apparition des évènements de claquages successifs est non

corrélée et uniforme sur la surface d’oxyde considérée, un modèle de Poisson pour la

distribution des claquages peut être utilisé. Ce problème est formulé en terme de nombre

moyen de claquages par dispositif, noté µ, sans référer explicitement à la génération de

10 100 1000-5

-4

-3

-2

-1

0

1

2

PMOS 1er claquage

Modèle

ln(-

ln(1

-F))

Temps au Claquage [s]0.1 1 10 100 1000

-5

-4

-3

-2

-1

0

1

2

NMOS 1er claquage Modèle

ln(-

ln(1

-F))

Temps au Claquage [s]

Temps de contrainte [s]

Cou

rant

de

grill

e [m

A]

Courant [mA]

Nom

bre

de d

ispo

sitif

s

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

128

défauts dans l’oxyde. Ainsi, la probabilité d’avoir k évènements de claquages induits non

corrélés dans une surface d’oxyde est donnée par la relation (Suñé & Wu 2003):

μ =

! EEEEQQQQ.... 4444---- 1111

La distribution de Weibull correspondante est alors donnée par :

= − EEEEQQQQ.... 4444---- 2222

L’absence de corrélation signifie que le taux de claquages générés au cours d’une

contrainte ne dépend ni du temps du claquage ni de la localisation spatiale des éventuels

claquages précédents. Cette hypothèse parait plausible pour l’application de cette

statistique d’évènements de claquage successifs au niveau circuit ; en effet, il est plus

probable que les différents claquages apparaissent dans différents transistors MOS d’un

circuit plutôt que dans un même transistor. Toutefois, nous ne pouvons pas exclure

définitivement cette possibilité. En effet, une corrélation est attendue si le courant dû au

claquage de chaque évènement est suffisamment fort pour modifier la tension de l’oxyde.

Dans ce cas, la corrélation serait négative car la baisse de la tension défavoriserait

l’apparition de claquages. De ce point de vue, la théorie de claquages non corrélés serait

finalement une approche pire-cas de la fiabilité d’évènements de claquages successifs.

Pourtant, la possibilité d’avoir une corrélation positive a déjà été reportée. Par exemple,

le claquage peut se propager dans les régions voisines (Lombardo et al. 1998) ou peut

modifier localement la microstructure de l’oxyde dans ses environs (Tung et al. 2002). La

corrélation spatiale est à priori plus favorisée dans des dispositifs plus petits.

Par ailleurs, Alam s’est intéressé à la validité de la statistique des claquages d’oxyde

successifs au niveau circuit (Alam et al. 2002a; Alam et al. 2002b). Par une étude

théorique et une analyse quantitative, il a démontré que les corrélations spatiales et

temporelles des claquages soft successifs sont faibles. Il a ainsi pu discuter d’une

relaxation des marges de fiabilité liées au claquage d’oxyde au niveau circuit, dans le cas

de claquages soft dans des transistors MOS différents. Il a toutefois soulevé quelques

problèmes tels que la gestion de la puissance consommée car en effet, quelle est la

tolérance si le courant consommé augmente à cause des fuites dues aux claquages dans

un circuit ?

Nous avons cherché à vérifier expérimentalement la validité de cette statistique des

claquages d’oxyde successifs au niveau circuit. Pour cela, nous avons mesuré plusieurs

claquages successifs dans les inverseurs modifiés du Flipper. Comme l’illustre la FFFFIGURE IGURE IGURE IGURE

4444---- 8888, les distributions des claquages successifs (jusqu’à 4) des transistors NMOS et

PMOS des inverseurs modifiés (symboles bleus) suivent une loi de Weibull (Saliva14). De

plus, elles sont en adéquation avec le modèle statistique des claquages d’oxyde successifs

(lignes noires) donné par les équations EEEEQQQQ.... 4444----1111 et EEEEQQQQ.... 4444----2222.

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FFFFIGURE IGURE IGURE IGURE 4444---- 8888 :::: (Saliva14) Distributions des temps au claquage d’évènements successifs dans les transistors PMOS (à gauche) et NMOS (à droite) des inverseurs modifiés du Flipper sous une contrainte VstressP = -3.4V et VstressN = +3.2V respectivement à 125°C en 40nm LP. Les modèles des distributions de claquages successifs issus des équations EQ. 4-1 et EQ. 4-2 sont tracés en lignes noires. Les distributions des TBD des transistors PMOS et NMOS isolés de la FFFFIGURE IGURE IGURE IGURE 4444---- 6666 sont également reportées (en rouge).

A partir de ces résultats, il est possible de proposer une application de la méthodologie

des claquages successifs au niveau circuit/système qui consiste, par exemple, à fixer un

nombre n de claquages tolérés dans un circuit. Par la suite, la durée de vie associée à la

distribution du nième claquage peut être calculée. Ainsi, le ratio entre la durée de vie fixée

(au nième claquage) et le premier claquage à WS fixé sur l’échelle de Weibull (qui

correspond à un faible taux de défaillance) donne le facteur de l’amélioration de la durée

de vie, noté ∆A(n). Ce facteur est calculé à partir de la formule suivante (Suñé et al.

2004):

= !

EEEEQQQQ.... 4444---- 3333

Dans notre cas, pour les transistors NMOS et PMOS, les facteurs d’amélioration de la

durée de vie du Flipper sont donnés par le TTTTABLEAU ABLEAU ABLEAU ABLEAU 4444---- 1111.

∆∆∆∆AAAA(1)(1)(1)(1) ∆∆∆∆AAAA(2)(2)(2)(2) ∆∆∆∆AAAA(3)(3)(3)(3) ∆∆∆∆AAAA(4)(4)(4)(4) NMOSNMOSNMOSNMOS 1 (1st) 1550 (3rd) 3.98 106 (5th) 1.46 1010 (8th) PMOSPMOSPMOSPMOS 1 (2nd) 610 (4th) 4.97 105 (6th) 4.3 108 (7th)

TTTTABLEAU ABLEAU ABLEAU ABLEAU 4444---- 1111 :::: Valeurs des facteurs d’amélioration de la durée de vie du Flipper si plusieurs évènements de claquage sont acceptés. Entre parenthèses, l’ordre d’apparition des claquages dans le circuit est donné : il est calculé à partir du ratio ∆A(n) et du temps au claquage à un Weibit fixé.

Effectivement, si plusieurs claquages sont tolérés dans un circuit, la durée de vie peut

être fortement améliorée et le claquage n’est plus un aspect limitant en fiabilité.

Pourtant, il reste quelques points à vérifier, notamment si les claquages qui

apparaissent dans les circuits sont bien de nature soft, dans quelle mesure impactent ils

la fonctionnalité du circuit ou encore si un claquage soft est stable.

10 100 1000-5

-4

-3

-2

-1

0

1

2

PMOS 1er claquage 2e claquage 3e claquage 4e claquage Modèles

ln(-

ln(1

-F))

Temps au Claquage [s]0.1 1 10 100 1000

-5

-4

-3

-2

-1

0

1

2

NMOS 1er claquage 2e claquage 3e claquage 4e claquage Modèles

ln(-

ln(1

-F))

Temps au Claquage [s]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

130

4. Conclusions

Dans cette partie, à l’aide de mesures d’évènements de claquages sur le circuit dédié

Flipper en technologie 40nm LP, nous avons pu montrer que :

- Les distributions des temps au claquage aux niveaux transistor et circuit sont

identiques après normalisation en surface pour une même tension de contrainte

de type DC ;

- Les distributions des temps au claquage successifs dans un circuit numérique

de transistors NMOS et PMOS suivent une loi de Weibull, mais aussi le modèle

analytique proposé par Suñe pour la statistique des évènements successifs ;

- Il peut se produire un ou plusieurs claquages d’oxyde dans un circuit

numérique sans que cela cause sa défaillance ;

- Une nouvelle méthodologie peut être proposée pour l’évaluation de la durée de

vie des circuits numériques concernant le claquage d’oxyde : il est possible de

fixer un certain nombre de claquages tolérés par le circuit.

IV. Impact du claquage d’oxyde au niveau circuit

Dans cette partie, nous nous intéressons à l’impact du claquage sur des circuits

numériques. Nous nous proposons ici de mesurer et quantifier l’éventuel impact du

claquage sur des paramètres tels que la fréquence de fonctionnement d’un circuit et donc

le délai supplémentaire induit par le claquage dans un transistor MOS ou la

consommation d’un circuit ainsi que le courant de fuite induit par le claquage.

Pour cette étude, nous utiliserons le circuit Flipper en 40nm LP, la matrice de ROs en

28nm FDSOI et la structure avec les deux chemins de délais en 28nm FDSOI, déjà

décrite au §Chap.3-II-3.

1. Mise en évidence expérimentale du claquage d’oxyde

dans les circuits

Les contraintes en tensions appliquées à 125°C favorisent et accélèrent l’apparition

du claquage. C’est le cumul de ces deux facteurs d’accélérations qui le rend possible dans

des temps d’expérimentations raisonnables.

Dans un premier temps, nous nous intéressons à la dérive de la fréquence par rapport

à différents patterns du Flipper ainsi qu’à l’évolution du courant statique des inverseurs

customisés au cours d’une contrainte de type DC et égale à VstressN = +3.2V à 125°C. Pour

rappel, ces différents patterns activent différents chemins de différentes longueurs dans

le Flipper. Les mesures, réalisées à tension nominale (VDD = 1.1V) et à intervalles

temporels réguliers, sont tracées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 9999.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

131

FFFFIGURE IGURE IGURE IGURE 4444---- 9999 :::: (Saliva14) Evolutions de la dérive de la fréquence des patterns 1, 2, 3 et 4 (en bleu) et du ratio du courant statique (en noir) par rapport à sa valeur initiale (à t = 0s) du Flipper au cours d’une contrainte DC égale à VstressN = +3.2V à 125°C en 40nm LP.

Nous pouvons observer qu’il y a des sauts abrupts mais finis dans la dérive de la

fréquence de certains patterns du circuit. Ces sauts correspondent à des claquages soft qui, dans notre cas, ont eu lieu dans les transistors NMOS des inverseurs modifiés

(tension de contrainte positive). C’est pour cette raison que nous n’observons pas de

sauts pour le pattern 3 : aucun inverseur customisé n’est placé dans les chemins activés

par ce pattern.

De plus, chaque variation soudaine des dérives de fréquence des différents patterns

résulte également en un saut du courant statique des inverseurs customisés (Saliva14).

Cela signifie que dans un circuit numérique, un claquage soft se traduit par une

diminution soudaine et abrupte de la fréquence du chemin dans lequel le transistor MOS

claqué se trouve ainsi que par une augmentation elle aussi soudaine du courant statique.

D’après l’EEEEQQQQ.... 3333----1111, la fréquence est liée à l’inverse des temps de propagation des portes

logiques qui constituent le RO : cela signifie qu’une diminution soudaine de la fréquence

due à un claquage est provoquée par une augmentation soudaine du temps de

propagation de la porte logique dans laquelle le claquage a eu lieu.

Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 10101010, les évolutions des fréquences de différents patterns du Flipper,

sur lesquels se trouvent des inverseurs customisés, sont mesurées au cours d’une

contrainte DC sous VstressN = +3.2V à 125°C. Dans chaque chemin plusieurs évènements

de claquage surviennent dans les inverseurs customisés. Comme vu précédemment,

chaque saut de fréquence correspond à un claquage soft. De plus, chaque saut est de

hauteur variable.

Nous nous intéressons maintenant à la dérive des fréquences des différents ROs de la

matrice à base d’inverseurs et de portes NAND sous VDDR (> VDD) à 125°C. Durant la

contrainte, les ROs sont activés pour osciller tous en même temps : cela signifie que les

transistors MOS des ROs subissent une contrainte AC de fréquence égale à la fréquence

d’oscillation du RO. Dans chaque RO de la matrice, chaque inverseur est donc soumis à

la contrainte d’accélération en tension VDDR durant la moitié du temps de contrainte.

1 10 100 1000

-10

-5

0

5

10

I stat

ique

/I stat

ique

0

∆∆ ∆∆fr

éque

nce

[%]

Temps de Contrainte [s]

Current ratio Pattern 1 Pattern 2 Pattern 3 Pattern 4

-2.0

-1.5

-1.0

-0.5

0.0

0.5

1.0

1.5

2.0

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

132

FFFFIGURE IGURE IGURE IGURE 4444---- 10101010 :::: (Saliva14) Evolutions des dérives des fréquences de différents patterns du Flipper dans lesquels plusieurs claquages ont lieu au cours d’une contrainte DC sous VstressN = +3.2V à 125°C en 40nm LP.

Les mesures des dérives de fréquences des 32 ROs constitués d’inverseurs d’une

même matrice à 125°C sont présentées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 11111111. Nous observons une dérive

de la fréquence de tous les ROs, cette dérive est monotone et principalement due au

mécanisme de dégradation BTI. Nous pouvons également constater que deux claquages

ont eu lieu dans deux des 32 ROs d’inverseurs. Les dérives de fréquence de ces deux ROs

ont été volontairement tracées en rouge. Comme mesuré précédemment, la signature du

claquage soft est un saut de la dérive de la fréquence d’oscillation du RO. Toutefois, il

n’est dans ce cas pas possible de savoir si le claquage est celui d’un transistor NMOS ou

PMOS ; nous pouvons seulement supposer avec la FFFFIGURE IGURE IGURE IGURE 2222---- 4444 (b)(b)(b)(b) et les dimensions des

cellules (FFFFIGURE IGURE IGURE IGURE 4444---- 13131313) que le premier transistor à subir un claquage d’oxyde sera de type

PMOS en 28nm FDSOI. Par ailleurs, il n’a pas été possible dans ce cas de mettre en

avant des claquages par la mesure du courant statique. En effet, le courant statique

mesuré est celui des 64 ROs, nous pouvons ainsi supposer que le saut en courant dû au

claquage est négligeable devant le courant global et n’est simplement pas mesurable.

FFFFIGURE IGURE IGURE IGURE 4444---- 11111111 :::: (Saliva15c) Evolution de la dérive de la fréquence des 32 ROs d’inverseurs au cours d’une contrainte de type AC. Les ROs oscillent tous durant cette contrainte et sont alimentés à VDDR (> VDD) à 125°C en 28nm FDSOI. En rouge sont représentées les dérives de fréquence des deux ROs dans lesquels des claquages ont lieu.

1 10 100 10000.0

0.5

1.0

1.5

2.0

2.5

3.0

3.5

| ∆∆ ∆∆fr

éque

nce|

[%]

Temps de Contrainte [s]

0.5

5

1 10 100 1000

|∆fr

éque

nce|

[%]

Temps de contrainte [s]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

133

Le point important mis en avant par ces résultats est que, même après plusieurs

claquages soft, dans un même chemin ou dans des chemins différents, le circuit

numérique est toujours fonctionnel. Le claquage, dont l’apparition a été accélérée par

certaines conditions en tension et en température, se traduit par une augmentation du

temps de propagation de la porte dans laquelle un transistor a claqué ainsi qu’une

augmentation du courant statique.

2. Impact du claquage d’oxyde sur le temps de propagation

des portes logiques

Nous avons montré par des mesures expérimentales que le claquage d’oxyde soft au

niveau circuit se manifeste par un saut abrupt dans la dérive de la fréquence de

fonctionnement d’un circuit numérique durant l’application d’une contrainte. Ce saut en

fréquence se traduit par une dégradation du temps de propagation de l’inverseur dans

lequel il apparait. Il semble donc pertinent de s’intéresser désormais au réel impact du

claquage soft sur d’autres portes logiques.

Pour ce faire, nous allons tout d’abord utiliser la matrice de 64 ROs. Nous allons

appliquer des contraintes à différentes tensions et à haute température pour vérifier et

quantifier l’accélération en tension du claquage sur les ROs de la matrice. L’évolution du

délai supplémentaire induit par un claquage sur les temps de propagation des inverseurs

et des portes NAND est mesurée à différentes tensions de mesure (sense) et est tracée en

fonction de la tension de contrainte VDDR à 125°C sur la FFFFIGURE IGURE IGURE IGURE 4444---- 12121212 (Saliva15c).

Il faut tout d’abord noter que plus la tension de mesure est faible, plus l’impact du

claquage soft parait important : c’est l’effet sense. En effet, si nous considérons un RO :

plus la tension de mesure de la fréquence d’oscillation de ce RO est faible, plus la

fréquence mesurée est basse. En baissant la tension d’alimentation, le temps de

propagation de chaque porte logique parait plus grand ; de la même manière, le délai

induit par un claquage paraitra plus grand à basse tension qu’à tension nominale. Il faut

ensuite remarquer que différentes tensions de contrainte conduisent à différentes

sévérités de claquage. C’est-à-dire que, plus la tension de contrainte est élevée, plus

l’impact du claquage soft sur le délai de la porte est fort (la dégradation induite sera plus

importante). Ainsi, les conditions de contrainte en tension permettent d’accélérer

l’apparition du claquage comme nous le souhaitons, mais elles amplifient également son

impact sur le temps de propagation des portes logiques.

Pour connaître le réel impact du claquage soft sur des portes logiques à tension

nominale, il parait donc nécessaire de projeter ces résultats obtenus à différentes

tensions à la tension nominale qui dans le cas du 28nm FDSOI est de 1V. Pour cela, nous

constatons qu’une loi en puissance permet de reproduire le comportement mesuré et de

ce fait est choisie pour être en adéquation avec les mesures, comme illustré en lignes

pointillées noires sur la FFFFIGURE IGURE IGURE IGURE 4444---- 12121212.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

134

FFFFIGURE IGURE IGURE IGURE 4444---- 12121212 :::: (Saliva15c) Evolution de la dégradation du temps de propagation des inverseurs et des portes NAND des ROs de la matrice induite par le claquage en fonction de la tension de contrainte VDDR appliquée à 125°C en 28nm FDSOI. Les mesures suivent une loi en puissance tracée en lignes pointillées noires.

Dans le cas des inverseurs et des portes NAND, cette loi permet de montrer qu’à

tension nominale l’impact du claquage sur le temps de propagation des portes est faible :

moins de 0.5ps pour les portes dont le temps de propagation est de 11ps pour l’inverseur

et de 12ps pour la porte NAND, et que l’effet sense reste fortement limité à la tension

nominale de 1V.

D’autre part, l’impact du claquage soft sur les portes NAND est plus faible que sur les

inverseurs: pour VDDR = 2.2V, un claquage soft induit en moyenne une dégradation du

temps de propagation de 2.66ps pour un inverseur et de 1.98ps pour une porte NAND.

Cette différence peut s’expliquer par la manière dont les transistors sont connectés entre

eux dans la porte NAND (FFFFIGURE IGURE IGURE IGURE 4444---- 13131313) où les transistors NMOS sont placés en cascode

et les PMOS en parallèle, mais aussi par le fait que les dimensions des transistors MOS

sont différentes pour les deux portes, et donc que le courant circulant est différent. En

effet, le transistor MOS claqué dans l’inverseur a reçu un courant plus fort que le

transistor MOS claqué dans la porte NAND et cela conduirait à un claquage un peu plus

sévère. La simulation de la contrainte à VDDR = 2.2V à 125°C permet d’estimer les

valeurs de ces courants (voir FFFFIGURE IGURE IGURE IGURE 4444---- 13131313) : à l’entrée de l’inverseur (précédé d’un autre

inverseur), sur la grille commune des transistors NMOS et PMOS, un courant de 84µA

circule alors qu’à l’entrée B de la porte NAND (précédée par une autre porte NAND), sur

la grille commune des transistors NMOS et PMOS, un courant de 49µA circule. Ainsi, au

cours de la contrainte, les transistors de l’inverseur reçoivent plus de courant que ceux

de la porte NAND à même tension, ce qui explique la différence de dégradation. En effet,

nous avons déjà observé dans le Chapitre 2 que différents niveaux de compliance du

courant de grille d’un transistor MOS au cours d’une contrainte CVS permettent de

mettre en évidence différentes sévérités de dégradation.

1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.80

2

4

6

8

10

12

VDDR [V]

0

2

4

6

8

10

12

Vdd = 1V Vdd = 0.9V Vdd = 0.8V Vdd = 0.7V Loi en puissance

∆∆ ∆∆dél

ai in

duit

par

un c

laqu

age

[ps]

Inverseurs

NAND

α2 VDDR

3.44

α1 VDDR

3.68

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

135

FFFFIGURE IGURE IGURE IGURE 4444---- 13131313 :::: Schéma et dimensions des inverseurs et portes NAND utilisés dans les ROs de la matrice. Une simulation d’une contrainte sous VDDR = 2.2V à 125°C permet d’estimer les valeurs des courants notées en rouge. Le courant est plus important à l’entrée de l’inverseur qu’à l’entrée de la porte NAND.

Pour illustrer l’effet sense que nous avons mentionné dans le paragraphe précédent,

la FFFFIGURE IGURE IGURE IGURE 4444---- 14141414 donne l’évolution temporelle de la dérive de la fréquence d’un RO de la

matrice au cours de la contrainte à 125°C pour différentes tensions d’alimentation VDDR.

Plus la tension de mesure est basse, plus la dégradation mesurée parait importante, que

ce soit pour la contribution monotone de type BTI que pour le claquage d’oxyde. Le délai

induit par le claquage est tracé en fonction de la tension d’alimentation sur la FFFFIGURE IGURE IGURE IGURE 4444----

14141414 pour mettre en avant l’effet sense sur la mesure du claquage.

FFFFIGURE IGURE IGURE IGURE 4444---- 14141414 :::: Evolution de la dérive de la fréquence d’un RO de la matrice dans lequel un claquage se produit à 125°C en 28nm FDSOI. Les mesures ont été effectuées pour différentes tensions d’alimentation de 0.7V à 1V. Le ∆délai induit par le claquage est tracé en fonction de la tension d’alimentation pour mettre en avant l’effet sense sur la mesure du claquage.

Par ailleurs, plus il y a des portes dans un RO, moins l’impact dû au claquage sera

visible par la mesure de la fréquence. Nous pouvons dans ce cas parler d’un effet

d’atténuation. En effet, sur un RO avec une petite période (inverse de la fréquence) une

contribution de délai relative aura plus d’impact que sur un RO avec une grande période.

Nous allons maintenant utiliser la structure des moniteurs avec les deux chemins de

délais (déjà décrite au §Chap.3-II-3) en 28nm FDSOI. Nous effectuons des contraintes à

différentes tensions VDD2 et à haute température pour vérifier d’une part, les constations

précédentes et d’autre part, quantifier la dispersion du délai supplémentaire induit par

gnd

2.2 V

VA VZ

gnd

VZ

VB

VA

Inverseur NAND

84 µA49 µA

2.2 V 2.2 V

WP = 1.104µm

WN = 0.784µm

WP = 1.656µmWP = 1.656µm

WN = 1.176µm

WN = 1.176µm

1 10 100 10000

2

4

6

8

10

12

VDDR = 0.7V

VDDR = 0.8V VDDR = 0.9V

VDDR = 1V

| ∆∆ ∆∆fr

éque

nce|

[%]

Temps de contrainte [s]

0

2

4

6

8

10

12

0.6 0.7 0.8 0.9 1 1.1

∆D

elay

per

gat

e

Vdd [V]

Claquage

VDDR [V]

∆dé

lai p

ar p

orte

[ps]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

136

le claquage d’oxyde sur ces chemins de délais. Les délais supplémentaires induits par des

claquages sur les temps de propagation des buffers sont mesurés à tension nominale VDD

et sont tracées sous forme de distributions pour différentes tensions de contrainte VDD2

notée ici Vstress2 à 125°C sur la FFFFIGURE IGURE IGURE IGURE 4444---- 15151515 (Saliva15b).

FFFFIGURE IGURE IGURE IGURE 4444---- 15151515 :::: (Saliva15b) Distributions des délais supplémentaires induits par des claquages sur les temps de propagation des buffers de la chaine de délai mesurés à tension nominale VDD pour différentes tensions de contrainte VDD2 à 125°C. En considérant que ces délais induits suivent une loi en puissance en fonction de la tension de contrainte, les distributions sont projetées à une tension de contrainte nominale (en rouge).

De la même manière que précédemment, nous pouvons constater que plus la tension

de contrainte augmente (de Vstress2 à Vstress2 +20%), plus l’impact du claquage sur le temps

de propagation d’une porte est important. De plus, la dispersion des distributions des

délais supplémentaires induits par le claquage augmente avec la tension de contrainte.

A partir d’une loi en puissance qui reproduit l’évolution du délai par porte induit par

le claquage en fonction de la tension de contrainte (cf FFFFIGURE IGURE IGURE IGURE 4444---- 12121212), nous pouvons

projeter les différentes distributions de délais à tension nominale pour obtenir la

distribution de délais induits par un claquage dans des conditions nominales d’opération

du circuit (distribution de symboles rouges sur la FFFFIGURE IGURE IGURE IGURE 4444---- 15151515). Nous constatons que,

pour cette porte, un claquage d’oxyde de type soft résulte en moyenne en un délai

supplémentaire de 1ps sur le temps de propagation de 18ps dans des conditions

nominales d’opération.

Cette étude a permis de montrer que différentes tensions de contrainte conduisent à

différentes sévérités de claquage. C’est-à-dire que, plus la tension de contrainte sera

élevée, plus l’impact du claquage soft sur le délai de la porte sera fort car la dégradation

induite sera plus importante. Ainsi, les conditions de contrainte en tension ont permis

d’accélérer l’apparition du claquage (soft) comme nous le souhaitions, mais elles ont

également amplifié son impact sur le temps de propagation des portes logiques. Le délai

induit par un claquage suit une loi en puissance avec la tension de contrainte. Il est alors

possible de projeter les résultats mesurés à différentes tensions de contraintes à tension

nominale qui est la tension d’alimentation typique des circuits. Cette projection souligne

le fait que l’impact du claquage soft sur le temps de propagation des portes logiques (au

plus 1ps pour nos portes testées en 28nm) est relativement faible. De plus, le claquage

0 2 4 6 8 10 12-3

-2

-1

0

1

2

3

Vstress2

+ 20%

Vstress2 + 10%

Vstress2 + 5%

Vstress2

Projection à 1V

N(F

)

∆∆∆∆délai induit par un claquage [ps]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

137

d’oxyde mesuré dans nos structures est soft et ne résulta pas en une défaillance

fonctionnelle du circuit. Ces constatations sont valables pour les nœuds technologiques

40nm LP et 28nm FDSOI, qui ont été fabriqués avec une nature différente d’empilement

de grille, c’est-à-dire en SiON (2nm) pour le 40nm LP, et avec un diélectrique High-K et

couche d’interface IL en SiON dans le FDSOI. Ceci permet de souligner que les

précédents résultats suivent un comportement générique, indépendamment de ces deux

nœuds de technologies CMOS avancés.

3. Le claquage soft dans les circuits

Depuis quelques années, l’idée que le claquage hard causant la défaillance

fonctionnelle des circuits numériques tend à s’effacer pour laisser place à l’idée que les

claquages soft soient de plus en plus probables dans les circuits numériques à EOT très

faible. En effet, la méthode conventionnelle d’évaluation de la fiabilité de l’oxyde de grille

qui consiste à appliquer une contrainte de type CVS à très forte tension, pouvant aller

jusqu’à 3xVDD selon les dimensions sur un transistor MOS pour accélérer l’apparition

d’un claquage est très éloignée de ce qu’il se passe réellement dans les circuits (Linder et

al. 2001). En particulier, il a été montré que cette méthodologie est beaucoup plus sévère

que la contrainte véritablement subie par les transistors d’un circuit dans des conditions

nominales d’opération pour lesquelles le courant interne est limité par les transistors

MOS du circuit : il y a une compliance interne qui limite le courant de chaque transistor

car ils sont connectés à d’autres transistors et non pas totalement isolés. Par conséquent,

il parait plus plausible que ce soit des claquages soft qui surviennent dans des circuits

fonctionnant dans des conditions d’opérations standards (Alam et al. 2000; Huang et al.

2011).

Nous nous proposons maintenant d’expliquer pourquoi les claquages soft sont les plus

probables dans les portes logiques. Pour cela, nous allons simuler un claquage dans un

des ROs issu de la matrice de 64 ROs à l’aide d’une source de courant commandée en

tension. Nous nous plaçons dans un cas défavorable concernant la localisation du

claquage (cf §Chap.2-III-1) en ajoutant cette source de contrainte entre la source et la

grille d’un transistor. En effet, la localisation du claquage dans les extensions (source ou

drain) est un pire cas concernant la sévérité du claquage d’oxyde (Degraeve et al. 2001).

Pour cette source de courant commandée en tension, une loi en puissance donnée par

l’EEEEQQQQ.... 2222---- 22222222 a été utilisée pour le courant de fuite.

Cette source de courant a été ajoutée entre la grille et la source d’un transistor PMOS

d’un inverseur d’un RO de la matrice en 28nm FDSOI, technologie pour laquelle le

transistor PMOS est le dispositif limitant pour le claquage d’oxyde (cf §Chap.2-II-2). Le

courant statique de l’inverseur dans lequel un courant se produit est tracé en fonction de

la valeur de la constante K et ce pour différentes tensions de contrainte. La FFFFIGURE IGURE IGURE IGURE 4444---- 16161616

montre ces résultats pour une valeur de p fixée à 4 (Choudhury et al. 2010). Pour toutes

les valeurs de K considérées entre 10-11 et 0.01, le courant statique de l’inverseur

augmente jusqu’à une valeur finie. Pour une valeur de K donnée, indépendamment de la

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

138

tension de contrainte appliquée, le courant statique est limité et un plateau est

également observé (Saliva15c).

FFFFIGURE IGURE IGURE IGURE 4444---- 16161616 :::: Simulation de l’évolution du courant statique d’un inverseur du RO de la matrice dans lequel un claquage a eu lieu et dont la fuite est modélisée par une source de courant commandée en tension en fonction de la constante K. Dans tous les cas, le courant statique est limité par l’environnement circuit et est de grandeur finie.

Ce résultat est en accord avec le fait que le claquage d’oxyde est vraisemblablement

soft, comme cela a déjà été reporté par d’autres études (Rodríguez et al. 2003;

Choudhury et al. 2010). Comme nous l’avons mentionné précédemment, le transistor

MOS qui a claqué est connecté à d’autres transistors et le courant circulant est limité : il

y a une compliance liée au circuit qui limite le courant et donc la sévérité du claquage.

Ce point avait déjà été discuté au niveau transistor par Linder il y a plusieurs années

(Linder et al. 2001).

Si nous considérons le fait que l’environnement circuit limite la sévérité du claquage

d’oxyde dans les circuits, il nous faut nous intéresser aux différents types de portes

logiques avec des dimensions différentes, que nous trouvons usuellement dans des

circuits numériques. Nous décidons donc de simuler l’évolution de l’augmentation du

courant de grille due à un claquage, normalisée par la surface d’oxyde de grille ∆IG/AG,

pour différentes combinaisons de portes logiques disponibles dans les librairies, à l’aide

de combinaisons de type Agresseur-Victime considérées pour le corner pire-cas d’un

point de vue process, comme illustré sur la FFFFIGURE IGURE IGURE IGURE 4444---- 17171717. Cette augmentation du courant

de grille est toujours limitée par le réseau d’impédance (de l’agresseur) autour du

transistor MOS claqué (de la victime).

Ainsi, même dans les pires configurations possibles (cellule victime de petites

dimensions et cellule agresseur de grandes dimensions), le courant reste limité (zone

rouge sur la FFFFIGURE IGURE IGURE IGURE 4444---- 17171717). Ainsi il n’y a pas de combinaisons de portes favorisant des

sévérités hard pour le claquage d’oxyde. Le courant du transistor MOS claqué ou sur le

point de claquer est limité par les transistors auxquels il est connecté, ce qui crée un

réseau d’impédance et impose une compliance liée au circuit (dimensions et topologie)

qui favorise les sévérités de claquage soft plutôt que hard dans les portes logiques.

1E-12 1E-10 1E-8 1E-6 1E-4 0.01

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1.0p = 4

Ista

t [u.

a.]

K

VDDR = 1V

VDDR = 1.6V

VDDR = 2V

VDDR = 2.4V

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

139

FFFFIGURE IGURE IGURE IGURE 4444---- 17171717 :::: (Saliva15c) Evolution de l’augmentation du courant de grille normalisée par la surface ∆IG/AG, dans les différentes configurations de conception pour le corner pire-cas d’un point de vue process. Les numérotations de 1 à 19 concernent les dimensions des MOS des cellules : 1 étant la cellule avec les MOS avec des W les plus petits et 19 la cellule avec les MOS avec les W les plus grands (L étant nominale). Cette augmentation du courant de grille est toujours limitée par le réseau d’impédance (de l’agresseur) autour du transistor MOS claqué.

4. Corrélation entre l’évolution du courant statique et le

délai de portes induit par le claquage d’oxyde

Comme nous l’avons constaté au §IV-1, le claquage d’oxyde résulte en une

augmentation soudaine du délai et du courant statique de la porte logique dans laquelle

il survient. Nous nous proposons maintenant de vérifier une éventuelle corrélation entre

le délai et le courant statique induit par un claquage soft dans des portes logiques.

Concernant le circuit Flipper en 40nm, nous traçons alors l’évolution du rapport entre

le courant statique initial et après claquage de l’inverseur modifié en fonction de la

dérive de fréquence due à un claquage soft du pattern considéré pour différentes tensions

de contrainte à 125°C sur la FFFFIGURE IGURE IGURE IGURE 4444---- 18181818 (a)(a)(a)(a). Nous traçons également sur la FFFFIGURE IGURE IGURE IGURE 4444----

18181818 (b)(b)(b)(b) l’évolution du rapport du courant statique initial et après claquage de la chaine de

délai en fonction de la dérive de fréquence due à un claquage soft pour différentes

tensions de contrainte à 125°C de la structure de test avec les chaines de délais en 28nm

FDSOI.

Tout d’abord, nous retrouvons à nouveau le fait qu’une tension de contrainte qui

augmente, a un impact de claquage de plus en plus fort suivant sa valeur, à la fois sur le

courant statique (qui indirectement représente la fuite due au claquage) et sur la dérive

de la fréquence (qui représente le délai supplémentaire induit par le claquage). Cela est

valable dans les deux nœuds technologiques différents 40nm LP et 28nm FDSOI, testés

dans cette partie.

La différence entre les valeurs des rapports des courants statiques et de la dérive de

fréquence due au claquage sur la FFFFIGURE IGURE IGURE IGURE 4444---- 18181818 s’explique par les configurations

différentes des deux circuits :

14

710

1316

19

0.0

1.0m

2.0m

3.0m

4.0m

5.0m

1

47

1013

1619

dIg/

Ag

(A/u

m2)

Aggressor MOS dim

ensions

Broken MOS dimensions

∆I G

/AG

[A/µ

m²]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

140

- Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 18181818 (a)(a)(a)(a), seul le courant des inverseurs modifiés est mesuré, c’est

pourquoi le rapport est important (jusqu’à un facteur 20) alors que sur la FFFFIGURE IGURE IGURE IGURE

4444---- 18181818 (b(b(b(b)))), le courant de toutes les portes du RO est mesuré, c’est pourquoi le ratio

est plus petit (un facteur 2.4 au plus).

- Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 18181818 (a(a(a(a)))), le chemin est composé de beaucoup plus de portes que le

RO de la Error! Reference source not found. (environ un facteur 5 sur le

nombre de portes), c’est pourquoi la contribution d’un claquage a moins d’impact

sur la fréquence.

FFFFIGURE IGURE IGURE IGURE 4444---- 18181818 :::: (Saliva14; Saliva15c) (a) Evolution du ratio du courant statique initial et après claquage de l’inverseur modifié en fonction de la dérive en fréquence due à un claquage soft du pattern considéré, pour trois tensions de contrainte à 125°C, en 40nm LP. (b) Evolution du ratio du courant statique initial et après claquage de la chaine de délai en fonction de la dérive en fréquence due à un claquage soft, pour quatre tensions de contrainte à 125°C, en 28nm FDSOI.

Le circuit Flipper permettait d’appliquer une contrainte négative ou positive sur les

inverseurs customisés pour mettre en évidence successivement le claquage du transistor

PMOS ou du transistor NMOS. Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 19191919 est tracée l’évolution du ratio du

courant statique initial et après claquage de l’inverseur customisé en fonction de la

dérive de fréquence due à un claquage soft du pattern considéré pour des tensions de

contrainte positive (NMOS) et négative (PMOS) à 125°C.

Nous observons toujours une corrélation entre l’augmentation du courant statique et

le délai induit par les claquages soft qui ont lieu dans des transistors NMOS et PMOS.

La différence de tendance entre les corrélations pour les transistors NMOS/PMOS est

principalement due à la dégradation entre les mécanismes PBTI/NBTI. En effet, la

contrainte est interrompue à différents intervalles de temps (que nous définissons dans

le programme de test) pour mesurer, à tension nominale, les paramètres du circuit

considéré. Dans notre cas, pour l’étude du claquage d’oxyde dans nos circuits customisés,

nous effectuons 10 mesures par décade de temps dans une échelle logarithmique. Cela

signifie que, pendant la contrainte, entre deux mesures, un claquage peut se produire

mais il y aura également une contribution BTI.

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

0

2

4

6

8

10

12

14

16

18

20

Vstress

Vstress + 7%

Vstress + 14%

I stat

ique

/I stat

ique

0

|∆∆∆∆fréquence| due au claquage [%]1.6 1.8 2.0 2.2 2.4 2.6 2.8

1.4

1.6

1.8

2.0

2.2

2.4

Vstress2

Vstress2 + 5%

Vstress2 + 10%

Vstress2 + 20%

I stat

ique

/I stat

ique

0

|∆∆∆∆fréquence| due au claquage [%]

(a) (b)

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

141

FFFFIGURE IGURE IGURE IGURE 4444---- 19191919 :::: Evolution du ratio du courant statique initial et après claquage des transistors NMOS et PMOS de l’inverseur modifié en fonction de la dérive de fréquence due à un claquage soft du pattern considéré pour des tensions de contrainte positive et négative à 125°C, en 40nm.

Considérons par exemple, un transistor qui claque au bout de 700s de temps

d’application d’une contrainte : la mesure précédente aura été effectuée à 640s et la

suivante à 800s. Nous allons donc bien mesurer la contribution du claquage, facilement

reconnaissable vu son caractère abrupt, mais nous allons également mesurer une

contribution due à une dégradation BTI simultanément impliquée lors de la contrainte

en tension à haute température. Ceci est constaté sur la FFFFIGURE IGURE IGURE IGURE 4444---- 19191919 en se plaçant par

exemple à Istatique/Istatiqueo = 10, montrant un écart de 1% plus élevé sur la dérive de la

fréquence d’oscillation pour le transistor PMOS, ce qui est principalement dû à la plus

forte activation en température de la dégradation NBTI sur la tension de seuil et donc

sur le courant statique. D’autre part comme nous le voyons ci-après, l’effet de relaxation

dû au temps de mesure est faible, sans incidence importante sous contrainte BTI.

5. Les effets AC et DC sur le délai induit par le claquage d’oxyde

Dans cette partie, nous allons nous intéresser aux éventuels effets AC et DC sur le

délai induit sur les temps de propagation des portes logiques par le claquage soft. La

structure avec les chaines de délais en 28nm FDSOI permet d’appliquer une contrainte

sur ces chaines en boucle ouverte, avec en entrée soit un signal DC soit un signal dont la

fréquence est sélectionnable parmi quatre fréquences différentes ainsi qu’une tension

d’alimentation dédiée VDD2. Nous mesurons les sauts de fréquence provoqués par des

claquages soft dans ces chaines de délais pour une tension de contrainte VDD2 fixée pour

différentes conditions DC et AC à 2GHz et 500MHz en entrée, à 125°C. Les distributions

de ces sauts de fréquence sont tracées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 20202020. Nous pouvons constater que

les distributions sont pratiquement superposées, ce qui implique qu’il n’y a pas d’effet en

fréquence marqué ni d’effet DC sur l’impact du claquage en termes de délai

supplémentaire sur le temps de propagation des portes logiques. Seul un léger effet sur

la queue de distribution est mis en évidence mais étant donné que la variation induite en

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5

0

2

4

6

8

10

12

14

16

18

20

NMOS PMOS

I sta

tique

/I sta

tique

0

|∆∆∆∆fréquence| [%]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

142

fréquence reste faible proche de 0.1% (distribution très abrupte), ceci ne peut être

imputable clairement à un effet en fréquence sur cette technologie

FFFFIGURE IGURE IGURE IGURE 4444---- 20202020 :::: Distributions des sauts de fréquence causés par des claquages soft dans la structure de test avec les chaines de délais pour différentes conditions AC et DC à 125°C en 28nm FDSOI.

6. Conclusions

Dans cette partie, nous avons pu montrer à l’aide de mesures sur les différentes

structures dédiées en technologie 40nm LP et 28nm FDSOI que :

- Dans les circuits logiques, un claquage d’oxyde se manifeste par une

augmentation soudaine mais finie du courant statique et du temps de

propagation de la porte logique dans laquelle le claquage s’est produit ;

- Cette augmentation soudaine du courant statique est corrélée à la dégradation

du délai induit par le claquage d’oxyde ;

- La tension de contrainte accélère l’apparition du claquage d’oxyde mais amplifie

aussi son impact.

- L’évolution de l’impact du claquage sur le temps de propagation des portes

logiques suit une loi en puissance avec la tension de contrainte ;

- Les mesures obtenues dans des conditions de contraintes accélérées peuvent

être projetées à tension nominale et il en résulte que l’impact du claquage dans

les portes logiques reste faible ;

- Le claquage d’oxyde semble être principalement de type soft dans les portes

logiques, et cela peut être expliqué par un effet de compliance interne dû à la

topologie du circuit ;

1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0

-2

-1

0

1

2

Contrainte DC Contrainte AC à 2GHz Contrainte AC à 500MHz

N(F

)

|∆∆∆∆fréquence| due au claquage [%]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

143

V. Impact dû au claquage si la contrainte est en rampe

1. Contrainte en rampe (VRS)

Dans cette partie, la technique de contrainte en rampe, notée VRS pour Voltage Ramp Stress, va être appliquée pour accélérer et surtout atteindre de façon progressive le

claquage d’oxyde de grille soft ou hard dans un bloc d’une puce de test.

En parallèle de l’utilisation des techniques de type CVS, la technique VRS est souvent

utilisée pour détecter les défauts dans les oxydes lorsque le champ électrique est faible

(JEDEC STANDARD 2001). Dans le cas d’un circuit, la technique VRS consiste à

appliquer une contrainte en tension par palier au cours du temps comme le montre la

FFFFIGURE IGURE IGURE IGURE 4444---- 21212121. Comme dans le cas d’une contrainte CVS, les contraintes en tension et les

mesures à tension nominale sont alternées. La tension de départ (dans notre cas VDD), le

temps de contrainte pour chaque palier noté ∆t et le pas en tension ∆V entre chaque

palier sont les paramètres à définir pour une contrainte VRS.

FFFFIGURE IGURE IGURE IGURE 4444---- 21212121 :::: Schéma représentant l’évolution de la tension de contrainte en fonction du temps dans le cas d’une contrainte en rampe (VRS). Les mesures sont réalisées à tension nominale VDD. La contrainte VRS est définie par les paramètres ∆t le temps de chaque palier et ∆V le pas en tension entre chaque palier.

En ce qui nous concerne, nous voulons expérimenter cette technique VRS sur un

circuit d’une puce de test. En effet, la technique CVS classique est difficile à mettre en

place dans ce cas car les testeurs utilisés pour les puces de test ont l’inconvénient d’être

limités en courant et en tension. De plus, le temps de contrainte doit être inférieur à

15min, ce qui n’est pas vraiment compatible avec des tests (relativement longs) pour

évaluer du claquage d’oxyde.

2. Circuit testé

Le circuit utilisé dans cette partie est un circuit implémentant un codeur BCH (Bose,

Ray-Chaudhuri et Hocquenghem) opérant à 1.3GHz. Le code BCH est un code correcteur

utilisé pour corriger des erreurs aléatoires. Cette IP a été implémentée dans une puce de

Temps [s]

Tens

ion

de

Con

trai

nte

[V]

VDD

∆t

∆V

u.a.

u.a.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

144

test conçue et dessinée en technologie 28nm FDSOI dont le layout est donné FFFFIGURE IGURE IGURE IGURE 4444----

22222222 (a)(a)(a)(a). Le diagramme de l’autotest de cette IP est donné FFFFIGURE IGURE IGURE IGURE 4444---- 22222222 (b)(b)(b)(b).

Cette IP numérique a été implémentée avec les librairies standards de

STMicroelectronics. Elle a été conçue avec un mode autotest qui nécessite une seule pin

pour le démarrer. Elle permet de générer des données qui vont dans l’encodeur BCH.

Ensuite ces données sont décodées à l’aide du décodeur BCH et à la fin elles sont

comparées avec les données originales.

FFFFIGURE IGURE IGURE IGURE 4444---- 22222222 :::: A gauche, le layout de la puce de test dans laquelle se trouve le circuit BCH en 28nm FDSOI. A droite, le diagramme de l’autotest du BCH est donné.

3. Mesures

Le but ici est de mesurer l’impact de claquages d’oxyde dans un circuit numérique en

utilisant une contrainte de type VRS.

Afin de vérifier la validité de cette technique VRS, nous l’appliquons dans un premier

temps aux CPR (Critical Path Replica) composés de diverses portes logiques et issus de

la même puce de test que le BCH.

Nous fixons ici la première tension de contrainte à 1.2V avec un pas en tension ∆V

entre chaque palier de 20mV et le temps de contrainte pour chaque palier noté ∆t égal à

10s. La FFFFIGURE IGURE IGURE IGURE 4444---- 23232323 donne l’évolution de la fréquence des ROs en fonction de la tension

de contrainte pour plusieurs puces à 125°C en 28nm FDSOI.

Nous observons bien une dérive de la fréquence des CPR au cours de la contrainte

VRS, mais nous n’observons pas de sauts en fréquence relatifs à des claquages d’oxyde.

Or, dans le §Chap.1-III-1, nous avons vu que la tension de claquage du transistor PMOS

(pire cas) VBD est égale à 2.4V pour une surface d’oxyde de 0.3µm². Etant donné que les

mesures ont été réalisées dans les mêmes conditions et sur la même plaque, nous nous

attendions à observer des claquages avant la tension 2.4V. L’hypothèse pour expliquer ce

constat serait que des claquages d’oxyde ont eu lieu mais leur impact n’est pas

mesurable dans ce cas.

BCH_AUTOTEST

(a) (b)

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

145

FFFFIGURE IGURE IGURE IGURE 4444---- 23232323 :::: Evolution de la fréquence des CPR en fonction de la tension de contrainte VRS avec ∆t = 10s et ∆V = 20mV pour plusieurs puces à 125°C en 28NM FDSOI.

Les mesures suivantes ont été réalisées sur le BCH à 125°C. La technique VRS a été

utilisée pour accélérer potentiellement l’apparition des claquages d’oxyde de grille. Par

rapport à des contraintes de test, nous fixons ici la première tension de contrainte à 2.2V

avec un pas en tension ∆V entre chaque palier à 20mV et le temps de contrainte pour

chaque palier noté ∆t égal à 10s. La fréquence de l’horloge est fixée à 1GHz. Au cours de

la contrainte, la fréquence de fonctionnement du BCH est mesurée à tension nominale.

La FFFFIGURE IGURE IGURE IGURE 4444---- 24242424 donne l’évolution de la fréquence des BCH en fonction de la tension

de contrainte pour plusieurs puces à 125°C en 28nm FDSOI. Nous pouvons constater

qu’il y a bien une dérive de la fréquence des BCH mais aussi qu’il y a des sauts relatifs à

des claquages d’oxyde soft dans cette dérive de la fréquence. Dans tous les cas, nous ne

notons qu’aucune défaillance hard liée au claquage d’oxyde : le BCH fonctionne toujours.

FFFFIGURE IGURE IGURE IGURE 4444---- 24242424 :::: Evolution de la fréquence du BCH sous contrainte VRS en fonction de la tension de contrainte pour ∆t = 10s et ∆V = 20mV sur plusieurs puces à 125°C en 28nm FDSOI. Les évolutions de la fréquence des BCH pour lesquelles un claquage a eu lieu sont représentées en rouge et magenta.

1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6

340

360

380

400

420

440

460

480

500

520

Fré

quen

ce [k

Hz]

Tension de contrainte [V]

2.2 2.3 2.4 2.5 2.678

80

82

84

86

88

Fré

quen

ce [M

Hz]

Tension de contrainte [V]

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

146

Par ailleurs, pour atteindre la fréquence maximale qui est ici représentée, différents

chemins sont activés dans le BCH. Au cours de leur vieillissement, les activations

changent, ce qui provoque des discontinuités dans l’évolution de la fréquence sur la

FFFFIGURE IGURE IGURE IGURE 4444---- 24242424.

Le BCH a une surface d’oxyde de 1393µm². Sur les différentes puces testées, seules 3

ont à priori subi un claquage d’oxyde. Or pour cette gamme de tension de contrainte et

cette surface d’oxyde, nous nous attendions à observer au moins un claquage pour

chaque BCH. Deux hypothèses pourraient expliquer cela : soit des claquages ont bien eu

lieu mais leur impact n’est pas mesurable dans notre cas, soit le temps d’apparition du

claquage d’oxyde est surestimé au niveau circuit par rapport à son fonctionnement. En

effet, comme nous l’avons expliqué dans le Chapitre 3, les chemins de portes logiques ne

vieillissent pas de la même façon de par la topologie du circuit et par la manière dont ils

sont activés durant le fonctionnement de ce circuit.

Ces éléments soulignent le fait important que l’extrapolation par la loi d’échelle des

surfaces en temps de contrainte basée sur le premier claquage d’un transistor MOS vers

un circuit en fonctionnement représente un pire cas.

VI. Simulations avec le modèle compact

1. Introduction

Dans cette partie, le modèle compact du transistor MOS claqué développé dans le

§Chapitre 2-V est utilisé pour réaliser des simulations. A partir d’un cas d’étude simple,

nous souhaitons reproduire des comportements mesurés et amener une discussion. Ce

modèle est compatible avec des simulations SPICE au niveau circuit. Il peut être activé

pour différentes sévérités et configurations (notés S1, S2 et S3), comme illustré sur la

FFFFIGURE IGURE IGURE IGURE 2222---- 11111111 (dans le Chapitre 2). Lorsque le modèle est activé pour la sévérité S1, le

claquage est considéré soft et cette configuration est proche de ce qu’il se passe

vraisemblablement dans les circuits numériques. En effet, les mesures des parties

précédentes tendent à montrer que le claquage reste soft dans les circuits et son impact,

fini, peut être quantifié. Les sévérités S2 et S3 identifiées comme des claquages plus

sévères, sont considérées comme des pires cas qui, à priori, ne sont pas rencontrés dans

des circuits. De plus, les claquages de sévérités S2 sont localisés dans le canal et ceux de

sévérité S3 dans les extensions (source ou drain).

2. Application à un cas d’école

Nous considérons dans ce paragraphe un chemin de données réalisé à partir de 30

portes logiques diverses, et placées entre deux bascules, comme illustré sur la FFFFIGURE IGURE IGURE IGURE 4444----

25252525 (Saliva14). Le chronogramme donne l’évolution des principaux signaux avec :

l’horloge CLK

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

147

la donnée d’entrée D

la sortie de la bascule Q

les deux nœuds internes V(1) et V(31)

Nous avons choisi les valeurs logiques sur les autres entrées de portes du chemin, de

sorte que le chemin se propage de la façon suivante : lorsque D arrive à l’entrée de la

bascule avant un front montant de CLK, la sortie, ici notée V(1), est générée et va se

propager à travers les 30 portes logiques du chemin jusqu’à l’entrée V(31) de la deuxième

bascule. Si la donnée arrive à l’entrée de cette deuxième bascule avant le front montant

de CLK, la sortie Q est générée. Un délai induit par une dégradation monotone de type

BTI ou porteurs chauds ou par une dégradation soudaine si un claquage se produit peut

conduire à ce que nous appelons une violation de temps de setup et conduit donc à une

erreur en sortie. En effet, si la donnée qui se propage dans le chemin est retardée, elle

risque d’arriver trop tard à la deuxième bascule (c’est-à-dire après le front montant de

CLK) et dans ce cas la sortie Q n’est pas celle attendue. Le délai induit par les

mécanismes de dégradation aura conduit à une erreur en sortie.

FFFFIGURE IGURE IGURE IGURE 4444---- 25252525 :::: Schéma du chemin de données composé de 30 portes logiques et de deux bascules. Le chronogramme donne l’évolution des principaux signaux (l’horloge CLK, la donnée d’entrée D, la sortie de la bascule Q et les nœuds internes V(1) et V(31)).

Des simulations sont réalisées pour l’étude du claquage d’oxyde dans les portes

logiques et les bascules. Nous pouvons suivre tous les signaux logiques ainsi que les

nœuds internes V(i).

Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 26262626 la simulation du chronogramme de la sortie (nœud V(16)) d’une

porte AND du chemin de données dans laquelle un claquage s’est produit est

représentée. L’état bas en sortie de la porte AND n’est pas correctement maintenu (il

n’est pas nul) à cause du claquage. Toutefois nous remarquons que l’état est restauré par

la porte suivante. Ce claquage n’induira donc pas d’erreur liée à un retard en sortie du

chemin car le gain apporté au signal par la porte suivante est suffisant pour compenser

ce retard. Ainsi, le claquage d’oxyde provoque des niveaux logiques non franchis.

L’amplitude de cet impact peut varier (dans le cas de la FFFFIGURE IGURE IGURE IGURE 4444---- 26262626, il atteint 100mV),

mais globalement la porte CMOS suivante parvient à restaurer l’état. En sortie, il n’y

aura pas d’erreur, et l’impact du claquage ne sera pas mesurable via la fréquence. En

fait, cela signifie qu’un claquage peut avoir lieu dans un circuit numérique sans que cela

CLK

D

V(1)

V(31)

Q

RST RST

CLK CLK

DQV(1)

V(31)

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

148

perturbe ses fonctionnalités ni qu’il ne soit ‘’visible’’ sur un paramètre macroscopique du

circuit. En revanche, dans le cas de portes conçues à base de transistor de passage (pass-

transistor), la marge de bruit sera impactée de façon plus importante ce qui pourrait

provoquer des dysfonctionnements dans une structure cascadée.

FFFFIGURE IGURE IGURE IGURE 4444---- 26262626 :::: (Saliva15c) Simulation du chronogramme de la sortie V(16) d’une porte AND dans laquelle un claquage s’est produit. L’état bas n’est pas correctement maintenu (il n’est pas nul), cela est dû au claquage. Toutefois l’état est restauré par la porte suivante.

Nous nous intéressons maintenant au délai ajouté par un claquage dans des

conditions nominales de fonctionnement au délai du chemin, mais nous allons faire

varier la sévérité de claquage. Nous allons ici activer la sévérité S1 du modèle compact

pour réaliser des simulations Monte Carlo, puis nous activerons la sévérité S2. L’analyse

Monte Carlo va nous permettre de tracer des distributions de délais en tenant compte de

la variabilité du délai du chemin lui-même (variabilité initiale) ainsi que la variabilité

liée à l’impact du claquage.

Pour rappel, deux éléments, de grandeurs variables, sont combinés et utilisés pour

reproduire le comportement du transistor MOS claqué pour chaque sévérité du modèle

compact :

une fuite de grille additionnelle

et/ou une résistance parallèle grille-source (GS)

ou grille-drain (GD).

Il est possible de combiner ou non ces deux éléments mais aussi modifier leurs valeurs

pour que les caractéristiques du transistor MOS après claquage correspondent aux trois

niveaux de sévérité S1, S2 et S3 proposés.

Nous proposons également trois configurations différentes des deux éléments précités

pour les deux sévérités considérées ici : elles sont notées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 27272727 Config. A, B

et C pour la sévérité soft S1 et Config. D, E et F pour la sévérité S2 (pire cas de

dégradation canal). Pour rappel, ces différentes configurations correspondent à

différentes combinaisons de fuite de grille additionnelle (cas A, D) et résistance parallèle

GS (cas B, E) ou GD (cas C, F). Les distributions des délais du chemin de données

obtenues à partir de simulations Monte Carlo avec le modèle compact pour les deux

sévérités et les différentes configurations sont représentées sur la FFFFIGURE IGURE IGURE IGURE 4444---- 27272727.

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

0.0

0.2

0.4

0.6

0.8

1.0

Ten

sion

[V]

Temps [ns]

V(16) V(17)

V(16) V(17)

A

B

AND

Z

BD

Impact du claquage

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

149

FFFFIGURE IGURE IGURE IGURE 4444---- 27272727 :::: (Saliva15c) Distributions des délais du chemin de données de 30 portes obtenues avec des simulations Monte Carlo pour deux cas : à gauche la sévérité S1 (soft) est activée et à droite c’est la sévérité S2 (pire cas de dégradation de grille/canal). Dans ces deux cas, plusieurs configurations sont présentées dont le cas initial dans lequel il n’y a pas de claquage. Différents cas se distinguent : soit il n’y a pas d’impact sur le délai, soit celui-ci est amélioré ou dégradé.

Dans le cas de la sévérité S1, les distributions de délais du chemin de données sont

totalement superposées. Nous constatons que le claquage soft obtenu avec la sévérité S1

n’induit pas de délai supplémentaire notable à tension nominale, en particulier comparé

aux dégradations monotones de délais causées par les mécanismes de BTI et porteurs

chauds. Cela est cohérent avec les mesures réalisées dans la partie précédente et cela est

également en accord avec les projections à tension nominale obtenues à partir des

mesures réalisées dans des conditions de contraintes accélérées, comme nous l’avons

montré sur la FFFFIGURE IGURE IGURE IGURE 4444---- 12121212 et la FFFFIGURE IGURE IGURE IGURE 4444---- 15151515.

Concernant la sévérité S2, le claquage est hard mais n’induit pas de perte de

fonctionnalité. Toutefois nous pouvons remarquer que ce claquage plus sévère et localisé

dans le canal peut soit dégrader le délai du chemin soit l’améliorer. Ce comportement

avait déjà été reporté par Kaczer il y a une quinzaine d’années (Kaczer et al. 2000). En

fait, cela dépend du front de la donnée qui se propage et est différent lorsque le front est

montant ou descendant. Pourtant les mesures tendent à montrer que ce cas, très sévère,

est peu enclin à se produire dans les circuits fonctionnant dans des conditions nominales.

La sévérité S3 mène à des claquages sévères qui sont plus probablement localisés

dans les extensions (source ou drain) et peuvent conduire à une perte de fonctionnalité

du circuit.

3. Application au RO d’inverseurs de la matrice de 64 ROs

Nous allons maintenant nous intéresser à l’impact du claquage de l’oxyde de grille sur

le RO d’inverseurs issu de la matrice de 64 ROs en technologie 28FDSOI. Des

simulations Monte Carlo sont réalisées avant et après vieillissement avec le modèle

compact. Nous considérons ici le claquage d’oxyde mais aussi la dégradation due au BTI.

270 280 290 300 310 320

-3

-2

-1

0

1

2

3

initial Config. A Config. B Config. C

N(F

)

Délai du chemin de 30 portes [ps]270 280 290 300 310 320

-3

-2

-1

0

1

2

3

initial Config. D Config. E Config. F

N(F

)

Sévérité S1 Sévérité S2

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

150

L’analyse Monte Carlo va nous permettre de tenir compte de la variabilité liée au

vieillissement et à l’impact du claquage (Angot 2014).

Des simulations sont réalisées pour les trois différentes sévérités de claquage à 125°C.

Nous nous plaçons sur un nœud interne entre deux inverseurs pour tracer les

chronogrammes des oscillations du RO. Les simulations ont été réalisées pour trois

états : avant vieillissement (initial), après 10 ans de fonctionnement en tenant

uniquement compte de la dégradation due au BTI et après 10 ans de vieillissement en

tenant compte de la dégradation due au BTI et d’un claquage d’oxyde de sévérité

variable. Les chronogrammes respectifs sont donnés par les FFFFIGURE IGURE IGURE IGURE 4444---- 28282828, FFFFIGURE IGURE IGURE IGURE 4444---- 29292929

et FFFFIGURE IGURE IGURE IGURE 4444---- 30303030.

De manière générale, le mécanisme de dégradation BTI induit un délai

supplémentaire sur la période du RO (diminution de la fréquence d’oscillation) que nous

retrouvons dans les trois figures suivantes. Ce délai supplémentaire est indiqué par une

flèche grise entre les chronogrammes vert et bleu.

Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 28282828, la sévérité S1 est activée : le claquage est soft. Il induit dans ce

cas un faible délai supplémentaire (comme l’indique la flèche horizontale noire) qui est

inférieur au délai induit par la dégradation par BTI (indiqué par une flèche grise). Cela

signifie que l’impact du claquage sur la fréquence d’oscillation du RO est négligeable par

rapport aux dégradations par BTI et porteurs chauds. Un autre impact de ce claquage

est le non maintien des états hauts et bas : il y a une différence d’une dizaine de mV

entre l’état haut des oscillations et la tension d’alimentation VDD et entre l’état bas des

oscillations et la masse GND. Ces deux impacts ne gênent en rien la fonctionnalité du

RO. En fait d’un point de vue macroscopique, nous pouvons même dire que ces deux

impacts sont difficilement observables. Les mesures réalisées précédemment et leurs

projections à tension nominale sont cohérentes avec cette sévérité de claquage S1.

FFFFIGURE IGURE IGURE IGURE 4444---- 28282828 :::: Chronogramme du nœud interne considéré dans le RO à 125°C. La simulation initiale est en vert, les simulations Monte Carlo après un vieillissement de 10 ans sont tracées en bleu en considérant uniquement une dégradation BTI et en rouge en considérant une dégradation BTI et un claquage d’oxyde de sévérité S1. La flèche grise montre la dégradation induite par BTI et les flèches noires celle due au claquage.

0.0 1.0n 2.0n 3.0n 4.0n 5.0n

0.0

0.2

0.4

0.6

0.8

1.0

Ten

sion

[V]

Temps [s]

Initial BTI BTI + BD

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

151

Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 29292929, la sévérité S2 est activée : le claquage est hard et localisé dans le

canal du transistor. Dans ce cas, la fréquence d’oscillation est améliorée, comme

l’indiquent les deux flèches en gris (BTI) et en noir (claquage) qui sont en sens inverse.

L’impact de ce claquage en termes de délai est beaucoup plus fort que dans le cas

précédent car il compense presque la dégradation due au BTI. Une seconde conséquence

de ce claquage est le non maintien de l’état bas seulement, dans ce cas. D’un point de vu

produit, un claquage avec cette sévérité ne serait pas visible et ne serait à priori pas un

problème majeur.

FFFFIGURE IGURE IGURE IGURE 4444---- 29292929 :::: Chronogramme du nœud interne considéré dans le RO à 125°C. La simulation initiale est en vert, les simulations Monte Carlo après un vieillissement de 10 ans sont tracées en bleu en considérant uniquement une dégradation BTI et en rouge en considérant une dégradation BTI et un claquage d’oxyde de sévérité S2. La flèche grise montre la dégradation induite par BTI et la flèche noire celle due au claquage.

Sur la FFFFIGURE IGURE IGURE IGURE 4444---- 30303030, la sévérité S3 est activée : le claquage est hard et localisé dans

les extensions (source ou drain). L’impact de ce claquage est très fort et parfois même

fatal pour le RO. Tout d’abord, il dégrade très visiblement la fréquence d’oscillation du

RO. Il implique également le non maintien des états hauts et bas, mais cette fois la

différence par rapport à VDD/GND est de plus de 100mV. Dans certains cas, ce claquage

provoque un arrêt des oscillations du RO. Cette sévérité de claquage n’a pas été observée

lors de l’ensemble des mesures.

0.0 1.0n 2.0n 3.0n 4.0n 5.0n

0.0

0.2

0.4

0.6

0.8

1.0

Ten

sion

[V]

Temps [s]

Initial BTI BTI + BD

0.0 1.0n 2.0n 3.0n 4.0n 5.0n

0.0

0.2

0.4

0.6

0.8

1.0

Ten

sion

[V]

Temps [ns]

Initial BTI BTI + BD

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

152

FFFFIGURE IGURE IGURE IGURE 4444---- 30303030 :::: Chronogramme du nœud interne considéré dans le RO à 125°C. La simulation initiale est en vert, les simulations Monte Carlo après un vieillissement de 10 ans sont tracées en bleu en considérant uniquement une dégradation BTI et en rouge en considérant une dégradation BTI et un claquage d’oxyde de sévérité S3. Les flèches noires montrent la dégradation due au claquage.

4. Bilan

Un modèle compact, pouvant reproduire le comportement de transistor MOS claqué, a

été proposé dans le §Chapitre 2-V. Il a été réalisé partir de mesures de transistors MOS

claqués. Nous avons pu distinguer trois cas différents liés à la localisation et la sévérité

du claquage: le claquage soft (S1), le claquage hard dans le canal (S2) et le claquage hard

dans les extensions (S3) ; c’est pourquoi trois sévérités de MOS claqué ont été

implémentées. Les simulations réalisées à partir du modèle compact ont permis de

discuter de l’impact du claquage selon la sévérité activée. Il en ressort plusieurs points

importants quant à la sévérité du claquage dans les circuits numériques :

- Un claquage de sévérité S3 impacte fortement le circuit et peut provoquer une

perte de fonctionnalité. Ce cas n’a pas été reporté dans les mesures effectuées, pourtant

il ne faut pas l’écarter complètement. En effet, c’est la localisation du claquage dans les

extensions qui est en cause. Il faudrait évaluer la probabilité qu’un claquage de ce type

se produise dans les extensions plutôt que dans le canal dans un circuit, aussi appelée

prévalence ratio. Ce prévalence ratio a déjà été abordé sous un autre angle par Suñe il y

a une quinzaine d’années (Suñé et al. 2001).

- Un claquage de sévérité S2 impacte modérément le circuit : il peut provoquer une

dégradation comme une amélioration de la fréquence de fonctionnement. Cependant

l’ordre de grandeur de cette dégradation ou amélioration reste inférieure ou égale à la

dégradation induite par les mécanismes par BTI et porteurs chauds sur une certaine

durée. Toutefois, la caractéristique post-claquage d’un transistor pour cette sévérité S2

indique une très forte fuite de grille qui n’est à priori pas possible dans un

environnement circuit dans lequel le transistor MOS n’est pas isolé mais se trouve

plutôt contraint par une compliance liée au circuit.

- Un claquage de sévérité S1 (soft) impacte peu le circuit : même s’il peut induire

un délai, celui-ci est faible et négligeable (de l’ordre de 1ps ou moins) comparé au délai

ajouté par la dégradation des autres mécanismes (BTI et porteurs chauds) dans les

nœuds CMOS avancés. Les mesures réalisées dans ce chapitre sont en total accord avec

cette constatation. Cela signifie que, vraisemblablement, ce sont les claquages d’oxyde

soft sont plus prédisposés à se produire dans les circuits numériques.

VII. Conclusions

Dans ce chapitre, des structures dédiées ont été dessinées et testées en 40nm LP et

28nm FDSOI pour étudier le claquage d’oxyde de grille au niveau circuit. Elles ont à la

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

153

fois permis de mettre expérimentalement en évidence le claquage d’oxyde dans les

circuits ; et d’adresser deux points majeurs : les distributions de temps au claquage au

niveau circuit et l’impact du claquage d’oxyde sur les fonctionnalités d’un circuit.

L’ensemble des mesures et simulations réalisées dans ce chapitre permettent de

discuter du réel impact du claquage d’oxyde dans les circuits numériques. Tout porte à

penser que le claquage est plus favorablement soft dans les circuits. Il induit une

dégradation du transistor dans lequel il se produit ce qui, au niveau circuit, se traduit

par une dérive de la fréquence de fonctionnement qui se traduit par une réaction des

performances, et une augmentation du courant statique, par une augmentation de la

consommation. Cependant il ne faut pas oublier que les conditions de test utilisées pour

accélérer l’apparition du claquage d’oxyde sont très éloignées des conditions nominales

(Vstress >> Vnom à haute température) et amplifient ainsi l’impact du claquage. Les

projections à tension nominale tendent à montrer que dans ce cas, l’impact du claquage

soft est comparable, voire inférieur, aux dégradations induites par les mécanismes de

dégradation monotone BTI et porteurs chauds.

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Chapitre 4 : Le claquage de l’oxyde de grille au niveau circuit __________________________________________________________________________

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

157

Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité

I. Introduction

Les variations du processus de fabrication, tension et température dénommées

Process Voltage Temperature (PVT) doivent être évaluées avec précision à l’aide de

simulations pour garantir à la fois la fonctionnalité des circuits et son comportement

temporel avant la fabrication. L’impact des variations PVT sur les mécanismes de

défaillance est difficile à évaluer parce qu’il dépend de plusieurs paramètres. Les

mécanismes de dégradations monotones comme le BTI ou les porteurs chauds ou encore

les mécanismes de dégradation plus soudains comme le claquage de l’oxyde de grille sont

connus pour être sources de risques en fiabilité. L’impact de ces mécanismes sur les

circuits numériques est souvent observé en termes de dégradation de délai et peut même

résulter en une violation de setup ou de valeur logique, comme cela a déjà été vu dans les

Chapitres 3 et 4.

Plusieurs stratégies sont possibles pour suivre les dégradations de délais induites au

cours du vieillissement et face aux variations PVT.

Les chemins redondants (Replica paths) constituent une solution innovante qui

consiste à recopier le délai du chemin de propagation original en logique combinatoire en

parallèle. Toutefois, nous notons que les effets de température ou de réduction de la

tension d’alimentation par rapport à la tension nominale du chemin original peuvent

malheureusement être surestimés en mesurant le délai des chemins redondants (Drake

et al. 2007). De plus, les chemins redondants ont le défaut de souffrir des variations

locales et globales en comparaison du chemin original : cela induit des inexactitudes et

un manque de précision préjudiciable pour la détection des erreurs.

Une autre solution consiste à ajouter des moniteurs de délai in-situ pour mesurer le

délai au plus proche des bascules dans les circuits pour fournir une information fiable en

considérant les variations locales et globales. Le délai est initialement impacté par le

process, la tension et la température ; puis par le vieillissement au cours du temps

d’utilisation. Les moniteurs de délai, placés à la fin de chemins critiques, tels que le

Razor I (Das et al. 2005) et le Razor II (Das et al. 2009) sont capables de détecter les

erreurs liées aux délais dans le chemin dans lequel ils se trouvent mais aussi de corriger

ces erreurs (Fojtik et al. 2012; Fojtik et al. 2013).

La méthodologie Slack-Probe (Lai et al. 2014; Chandra 2014) est une autre approche

dans laquelle des moniteurs de délai sont insérés comme des sondes sur certains nœuds

sélectionnés au préalable, incluant également des nœuds intermédiaires sur des chemins

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

158

critiques. Cette approche permet à priori de réduire la consommation et la surface par

rapport à une méthode classique dans laquelle les moniteurs sont insérés à la fin de

chemins critiques. Toutefois, la méthodologie d’insertion des moniteurs est assez

complexe et nécessite des approfondissements et de nouveaux développements.

Au lieu de détecter des erreurs de délais, il est possible de détecter des pré-erreurs de

délais en détectant les transitions critiques (Nicolaidis 1999; Anghel et al. 2000;

Wirnshofer et al. 2011; Fuketa et al. 2012). Dans ce cas, les moniteurs in-situ peuvent

être utilisés comme une technique fiable capable de fournir des alertes avant qu’une

violation de délai ne se produise dans les circuits numériques. En effet, le délai d’un

circuit est dégradé au cours du temps et les moniteurs in situ peuvent fournir une

information en temps réal concernant cette dégradation de délai (Agarwal et al. 2007).

Le chronogramme de la FFFFIGURE IGURE IGURE IGURE 5555---- 1111 illustre deux cas différents : un moniteur d’erreur

et un moniteur de pré-erreur. Dans le premier cas à gauche, la donnée D arrive avant le

signal d’horloge CLK : la sortie Q est générée, ainsi il n’y a pas de signal d’erreur généré

par le moniteur. Par contre, comme la donnée D se rapproche du front montant de

l’horloge, un signal de pré-erreur est généré pour prévenir. Dans le second cas à droite,

la donnée D arrive après le signal d’horloge D : aucune sortie Q n’est générée, et un

signal d’erreur se lève pour le signaler. Dans ce cas, le signal de pré-erreur n’est pas

généré.

FFFFIGURE IGURE IGURE IGURE 5555---- 1111 :::: Chronogramme d’une bascule à la fin d’un chemin sur lequel est placé un moniteur in-situ représentant l’horloge CLK, la donnée D en entrée de la bascule, la sortie Q de la bascule ainsi que les signaux de pré-erreur et d’erreur du moniteur in-situ. Deux cas sont présentés : à gauche, la donnée Q arrive avant le front montant de CLK, la sortie Q est générée mais un signal d’avertissement pré-erreur est généré ; droite, la donnée Q arrive après le front montant de CLK, la sortie Q n’est pas générée mais un signal d’erreur se lève.

A partir de l’information du moniteur, qu’il s’agisse d’une erreur ou une pré-erreur, il

est possible de prendre une décision et d’agir sur le circuit. Les trois techniques les plus

utilisées avec les moniteurs in-situ sont :

- L’Adaptive Voltage Scaling (AVS) qui consiste à augmenter ou diminuer la tension

d’alimentation du circuit (Bowman et al. 2009; Wirnshofer et al. 2011; Huard et al.

2014) pour augmenter les performances du circuit ou baisser sa consommation;

- Le Dynamic Voltage Frequency Scaling (DVFS) qui consiste à adapter la fréquence

de l’horloge du circuit (Gu et al. 2006; Kahng et al. 2013; Spiliopoulos et al. 2013);

- L’Adaptive Body Bias (ABB) qui consiste à modifier la tension de polarisation des

substrats N et P (Lee et al. 2010; Mostafa et al. 2012b).

CLK

D

Q

Pré-erreur

Erreur

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

159

Comme l’illustre la FFFFIGURE IGURE IGURE IGURE 5555---- 2222, les moniteurs in-situ sont placés à la fin de plusieurs

chemins critiques d’un circuit ou d’un produit. Les informations de ces moniteurs in-situ

sont gérées par une unité de contrôle, qui dans ce cas, permet d’agir sur la PLL en

modifiant la fréquence d’horloge du circuit. Dans notre cas, nous allons nous intéresser

uniquement aux moniteurs in-situ.

FFFFIGURE IGURE IGURE IGURE 5555---- 2222 :::: Schéma représentant un circuit dans lequel sont placés des moniteurs in-situ à la fin de chemins critiques.

Dans les chapitres précédents, nous nous sommes intéressés à l’impact des

mécanismes de dégradation sur les portes logiques et les circuits numériques. Nous

avons pu quantifier les contributions des mécanismes monotones tels que le BTI et la

dégradation par porteurs chauds mais aussi le claquage de l’oxyde de grille. Nous

souhaitons étudier maintenant l’application des moniteurs in-situ à la fiabilité. Nous

nous proposons donc de valider différentes structures de moniteurs in-situ et de discuter

de leur application au suivi de la dégradation de certains chemins de circuits

numériques.

Ainsi, dans ce chapitre, nous allons tout d’abord présenter la structure qui a été

conçue, dessinée et testée en 28nm FDSOI pour la caractérisation de moniteurs in-situ.

Nous verrons qu’elle dispose de deux modes de fonctionnement : un mode moniteur pour

tester les moniteurs in-situ et un mode mesure qui permet de la caractériser.

Dans un second temps, nous aborderons les moniteurs in-situ. Nous expliciterons ce

qu’est un moniteur in-situ de pré-erreur et nous verrons qu’il en existe deux catégories :

certains sont basés sur le rapport cyclique du signal d’horloge et les autres sont basés

sur un élément de délai. Nous nous intéresserons en particulier à la seconde catégorie.

Nous présentons trois approches différentes de l’élément de délai, ce qui correspond à

trois moniteurs in-situ que nous avons dessinés, réalisés et testés. La fenêtre de

détection de ces moniteurs in-situ sera le paramètre clé étudié pour la sensibilité du

moniteur et son efficacité à déterminer les délais imputables aux erreurs.

Ensuite, nous verrons qu’il est possible d’appliquer les moniteurs in-situ à la fiabilité. En

effet, ces blocs sont capables de fournir une information fiable en termes de délai sur les

dégradations des chemins à la fin desquels ils se trouvent. A partir de ces informations il

est ensuite possible de prendre une décision avant qu’une erreur se produise. Nous nous

Monitor in situ

Unité de Contrôle

PLL

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

160

intéresserons en particulier à la modulation dynamique de la tension de polarisation des

caissons des transistors (ABB) qui offre des perspectives très intéressantes pour adapter

en temps réel le compromis entre les performances et la fiabilité du circuit.

II. Structure de test dédiée à la caractérisation des

moniteurs in-situ

1. Schéma de la structure

Dans un premier temps, l’objectif a été de quantifier l’impact des PVT sur les

moniteurs. Pour tester et caractériser les moniteurs in-situ qui seront présentés dans la

partie suivante, une structure de test dédiée a été conçue et dessinée en technologie

28nm FDSOI (Saliva15b). Dans toute la suite de ce chapitre, les simulations présentées

ont été réalisées avec un corner personnalisé centré sur le silicium de la plaque utilisée.

Le schéma et le layout de la structure de test dédiée sont donnés par la FFFFIGURE IGURE IGURE IGURE 5555---- 3333.

Elle est composée de quatre ROs qui permettent de générer le signal d’horloge ainsi que

deux chemins de délais. La fréquence d’horloge peut être sélectionnée parmi plusieurs

valeurs : ici nous avons choisi 500MHz, 1GHz, 1.5GHz et 2GHz. Ces fréquences

correspondent à la gamme de fréquence de fonctionnement des circuits numériques. Ce

signal se propage dans les deux chemins de délai identiques afin de générer un signal de

donnée D et un signal d’horloge CLK pour tester et caractériser le moniteur in-situ (bloc

rouge). Le signal CLK peut être retardé du signal D en appliquant un délai δ à l’aide

d’une alimentation dédiée VDD2 (bloc bleu).

FFFFIGURE IGURE IGURE IGURE 5555---- 3333 :::: (Saliva15b) Schéma et layout de la structure dédiée au test et à la caractérisation des moniteurs in-situ en 28nm FDSOI. Il est possible de choisir la fréquence d’oscillation du signal entre les quatre possibles. Ce signal se propage dans deux chemins de délai identiques afin de générer un signal de donnée D et un signal d’horloge CLK pour tester et caractériser le moniteur in-situ (en rouge). Le signal CLK peut être retardé du signal D en appliquant un délai δ à l’aide d’une alimentation dédiée VDD2 (en bleu).

δ0+δ(délai)

CLK

D

Moniteur

Pré-error

δ0 (délai)

VDD

VDD2

2 GHZ

1.5 GHz

1 GHz

500 MHz

CLK

fRO1

fRO2

fbea

t

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

161

2. Modes de fonctionnement de la structure

Cette structure a deux modes de fonctionnement : un mode caractérisation de

moniteur et un mode mesure.

a) Dans ce mode de fonctionnement, le signal oscillant dont la fréquence a été

choisie se propage dans les deux chemins identiques en parallèle. Cela permet de

générer le signal d’horloge CLK et le signal de donnée D afin de tester et caractériser le

moniteur in-situ placé à la fin de ces deux chemins.

Le signal CLK peut être retardé par rapport au signal D en appliquant un délai δ,

obtenu avec une alimentation dédiée notée VDD2 comme l’illustre le chronogramme de la

FFFFIGURE IGURE IGURE IGURE 5555---- 4444. Dans les deux cas présentés, le signal D arrive à la bascule avant le front

montant de la CLK et de ce fait la sortie Q est générée. Dans le cas de droite, le signal D

arrive avant la fenêtre de détection du moniteur in-situ délimitée en pointillés noirs.

Dans le cas de gauche, le signal D arrive dans la fenêtre de détection : le signal pré-

erreur est alors généré pour avertir que le signal D se rapproche du front montant de la

CLK (violation de temps de setup).

En effet, pour caractériser un moniteur in-situ, il faut mesurer sa fenêtre de détection

(notée DW pour Detection Window) qui est indiquée sur la FFFFIGURE IGURE IGURE IGURE 5555---- 4444 et correspond à la

couverture temporelle du moniteur in-situ. Avec cette structure de test, il suffit de faire

varier l’alimentation dédiée VDD2 de 0.8V à 1V jusqu’à ce que le signal de pré-erreur se

lève. A cette plage de variation du VDD2 correspond une gamme de délais δ.

Il nous faut donc déterminer le délai δ entre le signal D et l’horloge CLK en

déterminant la valeur minimale de l‘alimentation VDD2 pour laquelle le signal pré-erreur

commence à se lever.

FFFFIGURE IGURE IGURE IGURE 5555---- 4444 :::: Chronogramme de la structure de test en mode caractérisation de moniteur. La fenêtre de détection du moniteur (DW) est délimitée par les pointillés noirs. Le délai δ appliqué entre la CLK et la D grâce à l’alimentation dédiée VDD2 est délimité par les pointillés rouges.

b) En mode mesure, nous cherchons à mesurer le délai δ entre les signaux D et CLK.

Il y a deux manières de l’obtenir. Les deux chemins générant les signaux CLK et D

peuvent être individuellement connectés en RO afin de mesurer leurs fréquences

d’oscillations respectivement notées fRO1 et fRO2 sur la FFFFIGURE IGURE IGURE IGURE 5555---- 3333. La tension

d’alimentation VDD est nominale et donc maintenue à 1V, alors que la tension VDD2 peut

être variable. Les fréquences d’oscillation des deux ROs sont supposées être identiques

CLK

D

Q

Pre error

DW DW

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

162

mais à cause des variations, ce n’est pas le cas. Si nous diminuons la tension

d’alimentation VDD2, la fréquence du RO CLK sera réduite.

La première méthode consiste à mesurer les fréquences individuelles d’oscillation des

deux chemins connectés en RO. Dans ce cas le délai δ représente la différence temporelle

entre ces deux fréquences. Les mesures et simulations des fréquences fRO1 et fRO2 et du

délai δ sont tracées sur la FFFFIGURE IGURE IGURE IGURE 5555---- 5555.

La seconde méthode consiste à extraire le délai δ de la mesure de la fréquence fbeat qui

représente directement la différence entre les fréquences fRO1 et fRO2. Sur la FFFFIGURE IGURE IGURE IGURE 5555---- 6666,

les mesures et les simulations de la fréquence fbeat et du délai δ extrait sont tracés en

fonction de la tension VDD2 à 25°C.

FFFFIGURE IGURE IGURE IGURE 5555---- 5555 :::: Mesures des fréquences fRO1 et fRO2 (en bleu) et du délai δ extrait (en rouge) avec la tension d’alimentation dédiée VDD2 à 25°C. Les simulations ont également été réalisées (en lignes noires) avec un corner personnalisé. Un échantillon de 192 puces a été mesuré sur la même plaque de silicium.

FFFFIGURE IGURE IGURE IGURE 5555---- 6666 :::: Mesures de la fréquence fbeat (en bleu) et du délai δ extrait (en rouge) avec la tension d’alimentation dédiée VDD2 à 25°C. Les simulations ont également été réalisées (en lignes noires) avec un corner personnalisé. Un échantillon de 192 puces a été mesuré sur la même plaque de silicium.

0.80 0.82 0.84 0.86 0.88 0.90 0.92 0.94 0.96 0.98 1.00900

950

1000

1050

1100

1150

1200

1250

1300

fRO1

fRO2

CAD délai

VDD2 [V]

Fré

quen

ce [M

Hz]

0

50

100

150

200

250

300

350

δδ δδ [p

s]

0.80 0.82 0.84 0.86 0.88 0.90 0.92 0.94 0.96 0.98 1.00350

300

250

200

150

100

50

0

fbeat CAD délai

VDD2 [V]

Fré

quen

ce [M

Hz]

0

50

100

150

200

250

300

350

400

δδ δδ [p

s]

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

163

La seconde méthode est plus simple à utiliser et est plus économique car elle nécessite moins de surface de silicium. En effet, dans ce cas une seule bascule est nécessaire - la bascule dont la sortie est fbeat sur la FFFFIGURE IGURE IGURE IGURE 5555---- 3333. Pour la première méthode, un multiplexeur et des inverseurs ont dû être ajoutés pour faire de sorte que chaque RO ait une fréquence d’oscillation mesurable. De plus, la seconde méthode est plus précise lorsque l’on rencontre des petites différences de fréquences, ce qui est notre cas. Dans le cas de grandes différences de fréquence, la seconde méthode n’est plus valable car le signal en sortie n’est plus périodique. Dans notre cas, pour de faibles différences de fréquence, nous favoriserons cette méthode d’extraction dans la suite de ce chapitre.

III. Moniteurs in-situ de pré-erreur

1. Architecture et fonctionnalité

Les moniteurs in-situ de délai sont composés par des bascules conventionnelles (ou

des verrous) traditionnellement placées à la fin de chemins critiques pour obtenir une

information sur le délai de ce chemin. Les moniteurs de pré-erreur sont calibrés de façon

à distinguer une transition critique d’une transition normale durant le fonctionnement

d’un circuit. Ils se composent d’une bascule conventionnelle mais aussi d’éléments

additionnels qui lui permettent de détecter les pré-erreurs sous forme de transitions de

données.

Une pré-erreur est un signal d’alerte qui se lève lorsque le signal de la donnée D se

rapproche du front montant du signal d’horloge au niveau de la bascule considérée,

pouvant entrainer des violations du temps de setup. Ce type de moniteur in-situ peut

être basé soit sur le rapport cyclique du signal d’horloge soit sur un élément de délai

(Nicolaidis 1999; Anghel et al. 2000; Eireiner et al. 2007; Pour Aryan et al. 2012). Dans

le premier cas, l’état bas du signal d’horloge est utilisé comme fenêtre de détection ; alors

que dans le second cas, la fenêtre de détection est directement liée à l’élément de délai.

FFFFIGURE IGURE IGURE IGURE 5555---- 7777 :::: Schéma d’un moniteur in-situ basé sur un élément de délai.

Nous avons choisi de nous intéresser aux moniteurs in-situ basés sur des éléments de

délais. La FFFFIGURE IGURE IGURE IGURE 5555---- 7777 donne le schéma de principe d’un moniteur in-situ basé sur un

élément de délai (Nicolaidis 1999). Une bascule fantôme est ajoutée en parallèle de la

bascule normale créant un faux chemin. La donnée qui arrive à la bascule fantôme est le

Pré-erreur

Chemin critique

CLK

délai

CLK

DBascule normale

Bascule fantôme

Fau

x ch

emin

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__________________________________________________________________________ signal D issue du chemin critique et retardé par l’élément de délai. Ensuite, les sorties

des deux bascules sont comparées et le signal de pré

l’occurrence d’éventuelles erreurs de délai du chemin critique considéré.

De manière générale une porte XOR est utilisée pour comparer les deux sorties issues

de la bascule normale et de la bascul

donnés par le TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 1111.

moniteur ce sont les deux sorties des bascules) sont identiques, il y a un ‘0’ en sortie

contraire, lorsque les deux entrées diffèrent la sortie se lève à ‘1’.

Nous avons choisi d’utiliser plutôt la porte NOR2A dont le schéma et la table logique

sont données par le TTTTABLEAU ABLEAU ABLEAU ABLEAU

= ‘1’ et B = ‘0’ mais cela n’est pas un problème car ce cas n’est pas supposé se p

cela impliquerait que la sortie de la bascule normale n’est pas générée mais celle de la

bascule fantôme l’est. En effet, le seul cas dans lequel la pré

pour lequel A = ‘0’ et B = ‘1’, c’est

générée mais la sortie de la bascule fantôme ne l’est pas. Dans les deux autres cas

(sorties des bascules identiques), il n’y a pas de pré

retournent un ‘0’. D’autre part, la surface de la porte

petite que celle de la porte XOR

de portes de petite dimension en 28FDSOI. Ce paramètre est important à considérer

particulier dans le cas de moniteurs in

AAAA BBBB ZZZZ

0 0 0

0 1 1

1 0 1

1 1 0

TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 1111 :::: Schémas et tables logiques des portes (NON-OU avec une entrée inversée) à droite.

Par la suite, l’avertissement fourni par les bascules de pré

chemins critiques peut être utilisé dans une boucle fermée de contrôle de la fiabilité du

circuit.

Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

164

signal D issue du chemin critique et retardé par l’élément de délai. Ensuite, les sorties

mparées et le signal de pré-erreur est généré pour prédire

l’occurrence d’éventuelles erreurs de délai du chemin critique considéré.

De manière générale une porte XOR est utilisée pour comparer les deux sorties issues

de la bascule normale et de la bascule fantôme. Sa table logique et son schéma sont

. Lorsque les deux entrées de la porte XOR (dans le cas d’un

les deux sorties des bascules) sont identiques, il y a un ‘0’ en sortie

contraire, lorsque les deux entrées diffèrent la sortie se lève à ‘1’.

Nous avons choisi d’utiliser plutôt la porte NOR2A dont le schéma et la table logique

ABLEAU ABLEAU ABLEAU ABLEAU 5555---- 1111. D’une part, le tableau logique diffère dans le cas où A

= ‘1’ et B = ‘0’ mais cela n’est pas un problème car ce cas n’est pas supposé se p

cela impliquerait que la sortie de la bascule normale n’est pas générée mais celle de la

bascule fantôme l’est. En effet, le seul cas dans lequel la pré-erreur doit se lever est celui

pour lequel A = ‘0’ et B = ‘1’, c’est-à-dire, lorsque la sortie de la bascule normale est

générée mais la sortie de la bascule fantôme ne l’est pas. Dans les deux autres cas

(sorties des bascules identiques), il n’y a pas de pré-erreur et les portes XOR et NOR2A

retournent un ‘0’. D’autre part, la surface de la porte NOR2A est plus de deux fois plus

petite que celle de la porte XOR : 0.544µm x 1.2µm contre 1.224µm x 1.2µm dans le cas

de portes de petite dimension en 28FDSOI. Ce paramètre est important à considérer

particulier dans le cas de moniteurs in-situ à intégrer dans des circuits.

ZZZZ

0

1

1

0

AAAA BBBB

0 0

0 1

1 0

1 1

Schémas et tables logiques des portes XOR (OU exclusif) à gauche et NOR2A avec une entrée inversée) à droite.

Par la suite, l’avertissement fourni par les bascules de pré-erreur insérées à la fin de

chemins critiques peut être utilisé dans une boucle fermée de contrôle de la fiabilité du

situ appliqués à la fiabilité __________________________________________________________________________

signal D issue du chemin critique et retardé par l’élément de délai. Ensuite, les sorties

erreur est généré pour prédire

l’occurrence d’éventuelles erreurs de délai du chemin critique considéré.

De manière générale une porte XOR est utilisée pour comparer les deux sorties issues

Sa table logique et son schéma sont

Lorsque les deux entrées de la porte XOR (dans le cas d’un

les deux sorties des bascules) sont identiques, il y a un ‘0’ en sortie ; au

Nous avons choisi d’utiliser plutôt la porte NOR2A dont le schéma et la table logique

D’une part, le tableau logique diffère dans le cas où A

= ‘1’ et B = ‘0’ mais cela n’est pas un problème car ce cas n’est pas supposé se produire :

cela impliquerait que la sortie de la bascule normale n’est pas générée mais celle de la

erreur doit se lever est celui

e de la bascule normale est

générée mais la sortie de la bascule fantôme ne l’est pas. Dans les deux autres cas

erreur et les portes XOR et NOR2A

NOR2A est plus de deux fois plus

: 0.544µm x 1.2µm contre 1.224µm x 1.2µm dans le cas

de portes de petite dimension en 28FDSOI. Ce paramètre est important à considérer, en

intégrer dans des circuits.

ZZZZ

0

1

0

0

XOR (OU exclusif) à gauche et NOR2A

erreur insérées à la fin de

chemins critiques peut être utilisé dans une boucle fermée de contrôle de la fiabilité du

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

165

2. Moniteurs in-situ basés sur un élément de délai

Nous proposons ici trois approches différentes concernant la conception de l’élément

de délai: des buffers (FFFFIGURE IGURE IGURE IGURE 5555---- 8888), un élément passif (FFFFIGURE IGURE IGURE IGURE 5555---- 9999) et le nœud après le

maître de la bascule (FFFFIGURE IGURE IGURE IGURE 5555---- 10101010). Ces moniteurs in-situ ont été conçus et dessinés en

technologie 28nm FDSOI (Saliva15b).

Deux valeurs de délais ont été choisies pour le moniteur in-situ basé sur des buffers pour

vérifier la dispersion induite sur la fenêtre de détection par les buffers. Dans le cas du

moniteur in-situ basé sur un élément de délai passif, la résistance est de 6.7kΩ (WR =

150nm et LR = 800nm) et le transistor a pour dimensions WN = 2µm et LN = 200nm. Il

s’agit d’un compromis entre la longueur de la résistance LR et la largeur du transistor

WN, afin que la donnée soit suffisamment retardée mais que le signal ne soit pas

déformé. Pour illustration, une simulation a été réalisée pour différentes valeurs de

résistance R comme le montre la FFFFIGURE IGURE IGURE IGURE 5555---- 9999.

FFFFIGURE IGURE IGURE IGURE 5555---- 8888 :::: Schéma du moniteur in-situ basé sur un élément de délai à partir de buffers. Deux valeurs de délais sont ici proposées : délai 1 et délai 2.

FFFFIGURE IGURE IGURE IGURE 5555---- 9999 :::: A gauche, schéma du moniteur in-situ basé sur un élément de délai à partir d’un élément passif. A droite, simulation de la donnée retardée D’ pour différentes valeurs de résistance. Plus la valeur de résistance est faible, moins le signal est déformé mais moins la donnée est retardée.

FFFFIGURE IGURE IGURE IGURE 5555---- 10101010 :::: A gauche, schéma du moniteur in-situ basé sur le délai dû au maître de la bascule normale. A droite, le chronogramme explicite le fonctionnement de ce moniteur in-situ, dans les cas où la pré-erreur se lève ou non.

Lorsque la transition d’une donnée arrive trop près du front montant du signal

d’horloge à la bascule considérée, la donnée qui se propage dans le faux chemin incluant

pré-

erro

r

D

délai1

C

bascule

délai2

CLK

CLK

D

pré-

erro

r

C

bascule

CLK

CLK

D’D’

R

C

CLK

D

pré-

erro

rverrou verrou

CLK

CLK

D’

Q

Q’Q

Q’

Pré-erreur

D’

CLK

D

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

166

le délai additionnel va arriver à la bascule fantôme trop tard : cela signifie que la donnée

d’entrée de cette bascule fantôme ne sera pas verrouillée (la sortie Q de cette bascule ne

sera pas générée) provoquant la génération du signal de pré-erreur.

Le chronogramme du moniteur in-situ basé sur le délai du maitre présenté sur la

FFFFIGURE IGURE IGURE IGURE 5555---- 10101010 illustre les deux cas où la pré-erreur se lève ou pas. Dans le premier cas (à

gauche), la donnée D ainsi que la donnée retardée D’ arrivent avant le front montant de

l’horloge CLK. Ainsi les sorties correspondantes Q et Q’ sont générées et aucun signal de

pré-erreur n’est généré. Dans le second cas (à droite), bien que la donnée D arrive avant

le front montant de l’horloge CLK, la donnée retardée D’ arrive trop tard. Ce qui signifie

que la sortie Q est générée mais pas la sortie Q’, de ce fait un signal de pré-erreur se

lève.

3. Fenêtre de détection des moniteurs in-situ proposés

La fenêtre de détection d’un moniteur in-situ représente la marge temporelle entre

une pré-erreur et une erreur. L’élément de délai est directement responsable de la

longueur de la fenêtre de détection du moniteur in-situ. De plus, pour une application

liée à la fiabilité, il est important de définir une fenêtre de détection la plus précise et la

plus fiable possible.

La fenêtre de détection des moniteurs in-situ est obtenue à l’aide de la structure de

test présentée dans la section précédente. Il suffit de mesurer la gamme de tension

d’alimentation VDD2 pour laquelle le signal pré-erreur du moniteur in-situ considéré se

lève. Une plage de délai δ correspond à cette gamme de tension VDD2 mesurée. Cette

plage de délai δ représente la fenêtre de détection du moniteur in-situ en question et

sera considérée pour le dimensionnement des moniteurs (FFFFIGURE IGURE IGURE IGURE 5555---- 8888, FFFFIGURE IGURE IGURE IGURE 5555---- 9999 et

FFFFIGURE IGURE IGURE IGURE 5555---- 10101010).

Un échantillon de 192 puces d’une même plaque a été testé et mesuré en technologie

28nm FDSOI. Dans chaque puce, il y a différentes barrettes contenant les moniteurs in-

situ présentés sur les FFFFIGURE IGURE IGURE IGURE 5555---- 8888, FFFFIGURE IGURE IGURE IGURE 5555---- 9999 et FFFFIGURE IGURE IGURE IGURE 5555---- 10101010. Les simulations

présentées ont été réalisées avec un corner personnalisé centré sur le silicium de la

plaque (Saliva15b). L’évolution de la fenêtre de détection avec la tension d’alimentation

VDD est mesurée pour les moniteurs in-situ considérés à 25°C, comme l’illustre la FFFFIGURE IGURE IGURE IGURE

5555---- 11111111. Des simulations ont également été réalisées (tracées en lignes noires sur la FFFFIGURE IGURE IGURE IGURE

5555---- 11111111) avec le corner personnalisé. Ces simulations sont en adéquation avec les mesures.

Les longueurs des fenêtres de détection des moniteurs considérés varient entre 28ps et

48ps à tension nominale (VDD=1V). Le moniteur in-situ avec le délai de buffers (1&2)

présente la plus forte dépendance en tension et celui avec l’élément de délai passif la

plus faible : pour respectivement une déviation de la fenêtre de détection égale à 46ps et

11ps lorsque VDD=0.7V. En effet, la longueur de la fenêtre de détection dépend

directement de l’élément de délai lui-même. Or, dans le cas d’un élément passif, la

grandeur de celui-ci ne varie pas avec la tension d’alimentation ; de ce fait la fenêtre de

détection dépend très peu de la tension d’alimentation ; contrairement au cas des buffers

1&2 dont les temps de propagation sont directement liés à la tension d’alimentation.

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

167

FFFFIGURE IGURE IGURE IGURE 5555---- 11111111 :::: (Saliva15b) Mesures (symboles bleus) et simulations (lignes noires) des fenêtres de détection des différents moniteurs in-situ considérés pour différentes tensions d’alimentation VDD à 25°C.

Bien que le moniteur in-situ avec l’élément de délai passif présente la plus petite

fenêtre de détection et la plus faible dépendance en tension, il ne pourra pas être utilisé

ni intégré dans des circuits numériques.

Dans le cas du moniteur in-situ basé sur le délai du maître, le risque est d’avoir une

faute de rétention à faible tension d’alimentation VDD. Pour essayer d’éviter ce risque, il

faudrait ajouter un buffer entre le maître de la bascule normale et l’entrée de la bascule

fantôme.

4. Variabilité des moniteurs in-situ et des chemins de délai

Nous nous intéressons maintenant à l’impact de la variabilité des moniteurs in-situ

sur les distributions des fenêtres de détection pour établir leur niveau de confiance

malgré l’impact possible des effets PVT. La FFFFIGURE IGURE IGURE IGURE 5555---- 12121212 et la FFFFIGURE IGURE IGURE IGURE 5555---- 13131313 présentent

les distributions des fenêtres de détection des moniteurs in-situ avec le délai du maître

de la bascule et le délai de buffers pour différentes tensions d’alimentation VDD. Les

distributions en bleu représentent seulement la variabilité des moniteurs in-situ alors

que les distributions en magenta montrent la variabilité des moniteurs in-situ cumulé

avec la variabilité de leur chemin de délai.

Lorsque la plage de délai δ d’un moniteur in-situ d’une puce de la plaque est

déterminée à partir de la caractérisation de la structure de test de cette même puce,

seule la variabilité locale du moniteur in-situ est considérée ; alors que si elle est

déterminée à partir de la médiane de la caractérisation des structures de toutes les

puces de la plaque, la variabilité du chemin de délai est également considérée.

Sur la FFFFIGURE IGURE IGURE IGURE 5555---- 12121212 qui concerne les moniteurs in-situ basés sur le délai du maître de

la bascule, la variabilité induite par le chemin de délai peut être observée pour des

tensions d’alimentation VDD inférieures à la tension d’alimentation nominale (de 1V). La

fenêtre de détection et la variabilité locale augmentent avec la diminution de la tension

0.7 0.8 0.9 1.0 1.1

20

40

60

80

100

120

Délai passif Délai du maître Délai de buffers 1 Délai de buffers 2 CAD

Fen

être

de

déte

ctio

n [p

s]

VDD [V]

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

168

d’alimentation VDD à cause de l’effet sense. Les déviations standards des distributions

bleues pour les deux moniteurs in-situ considérés ici sont données dans le TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 2222.

FFFFIGURE IGURE IGURE IGURE 5555---- 12121212 :::: Distributions des fenêtres de détection du moniteur in-situ basé sur le délai du maître pour différentes tensions d’alimentation à 25°C en considérant soit la variabilité du moniteur (en bleu) soit la variabilité du moniteur in-situ et du chemin de délai (en magenta). Les simulations Monte Carlo réalisées avec Eldo sont représentées par des symboles noirs.

FFFFIGURE IGURE IGURE IGURE 5555---- 13131313 :::: Distributions des fenêtres de détection du moniteur in-situ basé sur le délai de buffers pour différentes tensions d’alimentation à 25°C en considérant soit la variabilité du moniteur (en bleu) soit la variabilité du moniteur in-situ et du chemin de délai (en magenta). Les simulations Monte Carlo réalisées avec Eldo sont représentées par des symboles noirs.

Les moniteurs basés sur le délai de buffers sont considérés ici comme le pire cas car

les buffers utilisés pour constituer l’élément de délai contribuent à augmenter l’impact

de la variabilité et ainsi la dispersion des distributions pour les deux types de moniteurs

in-situ. Des simulations Monte Carlo (symboles noirs) ont été réalisées avec le

simulateur Eldo pour reproduire la dispersion liée à la variabilité pour les tensions

d’alimentation VDD de 0.7V et 1V à 25°C. Ces simulations Monte Carlo permettent de

reproduire la dispersion des distributions liée à la variabilité, en particulier dans le cas

du moniteur basé sur le délai du maître. Dans le cas du moniteur basé sur le délai des

buffers (FFFFIGURE IGURE IGURE IGURE 5555---- 13131313), la dispersion est sous-estimée avec les simulations Monte Carlo.

En effet, les mesures donnent une déviation standard de la fenêtre de détection de

20 30 40 50 60 70 80 90 100

-3

-2

-1

0

1

2

3

VDD = 0.7V

VDD

= 0.8V

VDD = 0.9V

VDD = 1V

VDD = 1.1V Monte Carlo

N(F

)

Fenêtre de détection [ps]

30 40 50 60 70 80 90 100 110 120 130 140

-3

-2

-1

0

1

2

3

VDD = 0.7V

VDD = 0.8V

VDD = 0.9V

VDD = 1V

VDD = 1.1V

Monte Carlo

N(F

)

Fenêtre de détection [ps]

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

169

6.18ps pour VDD = 0.7V (cf TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 2222) alors que les simulations Monte Carlo donnent

4.9ps ; et respectivement 1.87ps et 1.52ps pour VDD = 1V.

0.7 V0.7 V0.7 V0.7 V 0.8 V0.8 V0.8 V0.8 V 0.9 V0.9 V0.9 V0.9 V 1 V1 V1 V1 V 1.1 V1.1 V1.1 V1.1 V

Délai du maîtreDélai du maîtreDélai du maîtreDélai du maître 4.52 ps 3.31 ps 2.28 ps 1.99 ps 1.79 ps

Délai de buffersDélai de buffersDélai de buffersDélai de buffers 6.18 ps 5.63 ps 3.39 ps 1.87 ps 1.44 ps

TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 2222 :::: Déviations standards σ des distributions des fenêtres de détection des moniteurs basés sur le délai du maître et sur le délai de buffers à 25°C.

5. Vieillissement des moniteurs in-situ

Nous allons maintenant nous intéresser au vieillissement de nos moniteurs in-situ.

Nous allons appliquer une contrainte de type CVS sur toute la structure. Pendant un

temps donné, la structure de test et les moniteurs in-situ seront alimentés à une tension

supérieure à la tension nominale que nous appellerons tension de contrainte et ce à

haute température afin d’accélérer le vieillissement des transistors MOS. Cela signifie

que la structure de test et les moniteurs in-situ vont vieillir et être dégradés

simultanément. Toutefois, comme nous allons caractériser la structure de test après le

vieillissement pour ensuite caractériser les moniteurs in-situ, seul le vieillissement des

moniteurs sera considéré.

Nous appliquons une contrainte CVS à 1.8V pendant 3000s à 125°C. Nous mesurons

ensuite à tension nominale la fenêtre de détection des moniteurs in-situ basés sur le

délai de buffers et sur le délai du maître avant et après le vieillissement. Les

distributions des fenêtres de détection mesurées sont données sur la FFFFIGURE IGURE IGURE IGURE 5555---- 14141414.

FFFFIGURE IGURE IGURE IGURE 5555---- 14141414 :::: Distributions des fenêtres de détection des moniteurs in-situ basés sur le délai de buffers (croix) et sur le délai du maître (cercles) avant (en bleu) et après (en rouge) une contrainte CVS à 1.8V pendant 3000s à 125°C.

Le vieillissement a induit un élargissement de la fenêtre de détection pour les deux

moniteurs in-situ. Nous remarquons que la dispersion de la distribution des fenêtres de

-3

-2

-1

0

1

2

3

0 10 20 30 40 50 60 70 80

N(F

)

Detection Window [ps]

Monitor Mastered data fresh

Monitor Mastered data aged

Monitor Delayed data fresh

Monitor Delayed data aged

Fenêtre de détection [ps]

Délai du maitre avant CVS

Délai du maitre après CVS

Délai de buffers avant CVS

Délai de buffers après CVS

σ [ps] Tension [V]

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

170

détection du moniteur in-situ basé sur le délai de buffers a augmenté, cela est

principalement dû à l’élément de délai lui-même, soit les buffers.

Par conséquent avec les résultats clairement mis en évidence ici, nous pouvons

souligner que durant le fonctionnement nominal d’un circuit, les moniteurs in-situ et le

circuit vont vieillir simultanément, ce qui se traduit par un élargissement de la fenêtre

de détection et éventuellement une augmentation de la dispersion selon le moniteur in-

situ utilisé.

6. Comparaison des moniteurs in-situ de pré-erreur

Il existe différents types de moniteurs in-situ de pré-erreur comme cela a été indiqué

précédemment au §III-1 (Eireiner et al. 2007; Pour Aryan et al. 2012). Nous pouvons par

exemple citer le moniteur dynamique, le moniteur statique et le Crystal-ball (Pour Aryan

et al. 2012). Les deux premiers sont des moniteurs in-situ basés sur le rapport cyclique

du signal d’horloge alors que le troisième est basé sur un élément de délai. Les schémas

des moniteurs dynamique et statique sont donnés par la FFFFIGURE IGURE IGURE IGURE 5555---- 15151515. La conception de

ces moniteurs est optimale. Pour notre étude, ils ont été conçus en 28nm FDSOI pour

réaliser des simulations et comparer certains paramètres avec les moniteurs in-situ qui

ont été testés. Comme nous l’avons constaté dans le paragraphe précédent, les

simulations SPICE sont assez conformes aux mesures (cf FFFFIGURE IGURE IGURE IGURE 5555---- 12121212 et FFFFIGURE IGURE IGURE IGURE 5555---- 13131313) ;

ainsi, il n’a pas été nécessaire de fabriquer ces moniteurs pour les comparer aux nôtres.

FFFFIGURE IGURE IGURE IGURE 5555---- 15151515 :::: (Pour Aryan et al. 2012) Schémas des moniteurs in-situ de pré-erreur basés sur le rapport cyclique du signal d’horloge. A gauche, il s’agit du moniteur dynamique et à droite du moniteur statique.

Nous allons nous intéresser à différents paramètres de ces moniteurs in-situ: leurs

dimensions, fenêtre de détection et puissance consommée. Ces éléments de comparaison

sont regroupés dans le TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 3333.

Tout d’abord, il faut noter qu’il y a une grande disparité entre les dimensions des

différents moniteurs in-situ. Bien que la hauteur soit celle d’une cellule standard fixée à

1.2µm, les longueurs varient de 4.35µm pour le moniteur avec le délai du maître à

11.42µm pour le Crystal-ball. Entre la cellule la plus petite et la plus grande, nous avons

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

171

un facteur 2.6, ce qui constitue un paramètre important en termes d’intégration. Quant à

la fenêtre de détection, elle est évidemment petite pour les moniteurs in-situ basés sur

un élément de délai (entre 29ps et 60ps) et plus grande pour les moniteurs in-situ basés

sur le rapport cyclique de l’horloge (1000ps pour une fréquence d’horloge de 500MHz).

Enfin, la puissance consommée est plus faible dans le cas des moniteurs in-situ basés sur

un élément de délai. Elle est exorbitante dans le cas du moniteur in-situ dynamique.

En considérant les dimensions, la fenêtre de détection et la puissance, les moniteurs

in-situ basés sur les buffers et celui basé sur le délai du maître se distinguent par leur

petite fenêtre de détection, leur faible puissance consommée et leur longueur.

MoniteurMoniteurMoniteurMoniteur LayoutLayoutLayoutLayout LongueurLongueurLongueurLongueur Fenêtre de Fenêtre de Fenêtre de Fenêtre de détectiondétectiondétectiondétection

(SS 0.9V 125°C)(SS 0.9V 125°C)(SS 0.9V 125°C)(SS 0.9V 125°C) PuissancePuissancePuissancePuissance

(FF 1.1V 125°C)(FF 1.1V 125°C)(FF 1.1V 125°C)(FF 1.1V 125°C)

StatiqueStatiqueStatiqueStatique (Pour Aryan et al.

2012) 4.89 µm 1000 ps 7.385 µW

DynamiqueDynamiqueDynamiqueDynamique (Pour Aryan et al.

2012) 8.84 µm 1000 ps 502.7 µW

CrystalCrystalCrystalCrystal----ballballballball (Pour Aryan et al.

2012)

11.42 µm

60 ps 21.56 µW

Délai passifDélai passifDélai passifDélai passif (fait maison)

8.37 µm 29 ps 2.790 µW

Délai de Délai de Délai de Délai de buffersbuffersbuffersbuffers (fait maison)

5.98 µm 49 ps 2.749 µW

Délai du maîtreDélai du maîtreDélai du maîtreDélai du maître (fait maison)

4.35 µm 40 ps 2.076 µW

Canary (+ bloc Canary (+ bloc Canary (+ bloc Canary (+ bloc de rétention)de rétention)de rétention)de rétention) (fait maison)

10.61 µm

41 ps/82 ps 4.115 µW

TTTTABLEAU ABLEAU ABLEAU ABLEAU 5555---- 3333 :::: Comparaison des moniteurs in-situ de pré-erreur en technologie 28nm. Nous prenons pour le test une fréquence d’horloge de 500MHz. La hauteur des cellules est celle de cellules standards soit 1.2 µm.

Nous considérons la fenêtre de détection idéale comme celle à tension d’alimentation

nominale, soit VDD=1V, pour un process normal et à la température ambiante. Nous

définissons la déviation d’une fenêtre de détection comme la différence entre la fenêtre

de détection à une tension d’alimentation donnée et la fenêtre de détection idéale.

La FFFFIGURE IGURE IGURE IGURE 5555---- 16161616 illustre les déviations des fenêtres de détection avec la tension

d’alimentation de plusieurs moniteurs in-situ de pré-erreur : les moniteurs dynamique et

statique basés sur le rapport cyclique du signal d’horloge et les moniteurs avec un délai

passif, délai de buffers, délai du maître de la bascule et Cristal-ball. Les simulations de

ces déviations sont représentées par des lignes et les mesures par des symboles à 25°C.

Dans le cas des moniteurs in-situ basés sur le rapport cyclique de l’horloge, la

déviation de la fenêtre de détection avec VDD est causée par des variations dues au

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

172

process qui sont indépendantes de la longueur de la fenêtre de détection nominale

(directement liée à la fréquence de l’horloge). De plus, le moniteur statique est plus

résistant aux variations locales et globales que le moniteur dynamique, car il est plus

petit et est composé de moins d’éléments de délais. En effet, comme nous le voyons sur la

FFFFIGURE IGURE IGURE IGURE 5555---- 15151515, le moniteur statique se compose de bascules, d’un inverseur et de deux

portes logiques pour comparer les signaux ; alors que le moniteur dynamique contient en

plus plusieurs buffers et des transistors servant le rôle de pass gates. Ces éléments

contribuent à augmenter la dépendance du moniteur en VDD et la variabilité.

FFFFIGURE IGURE IGURE IGURE 5555---- 16161616 :::: Déviation de la fenêtre de détection avec la tension d’alimentation VDD pour différents moniteurs in-situ de pré-erreur à 25°C. Les simulations sont représentées avec des lignes et les mesures avec des symboles.

Dans le cas du moniteur Cristal-ball, la longueur de la fenêtre de détection dépend

fortement du délai de l’élément de délai lui-même, qui est sensible aux variations

process. Cette constatation est aussi valable pour le moniteur in-situ basé sur des buffers

mais la différence est la longueur de l’élément de délai. Ainsi, l’utilisation de buffers ou

inverseurs comme élément de délai dans les moniteurs permet de moduler la longueur

de la fenêtre de détection ce qui constitue un degré de liberté intéressant ; mais ces

éléments contribuent à augmenter la dépendance en VDD et avec la variabilité.

En résumé, la déviation de la fenêtre de détection avec la tension d’alimentation est

modérée voire faible dans le cas de moniteurs in-situ basés sur le rapport cyclique de

l’horloge ; alors qu’elle peut être très forte lorsque le moniteur est basé sur un élément de

délai. Cet élément de délai peut également ajouter du délai dû à la variabilité ; mais il

permet d’avoir une fenêtre de détection de longueur variable, selon l’application

souhaitée et indépendante du signal d’horloge.

Pour conclure, le choix du moniteur dépend de l’application que nous souhaitons en

faire car chacun présente ses avantages et ses inconvénients. Toutefois, les moniteurs in-

situ basés sur un délai de buffers et sur le délai du maître semblent être de bons

compromis entre les dimensions, la performance et la consommation. Toutefois, il faut

éviter d’utiliser des éléments de délai trop longs (avec de nombreuses portes) car cela

induit de la variabilité locale supplémentaire et augmente la dépendance avec la tension

0.7 0.8 0.9 1.0 1.1

0

50

100

150

200

Dév

iatio

n de

la fe

nêtr

e de

dét

ectio

n [p

s]

VDD [V]

Cristal Ball Dynamique Statique Délai passif Délai du maître Délai de buffers 2 Délai de buffers 1 CAD

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

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d’alimentation VDD. Mais s’il n’y a pas de forte contrainte concernant la longueur de la

fenêtre de détection, le moniteur in-situ statique est une bonne alternative.

IV. Application des moniteurs in-situ à la fiabilité

1. Vieillissement du chemin de délai

A partir des résultats présentés dans les Chapitres 3 et 5, il est possible de projeter

les mesures à un temps donné et prédire le délai induit par le vieillissement en

considérant les mécanismes de dégradation monotones BTI et par injections de porteurs

chauds HCI ainsi que le claquage d’oxyde.

Nous choisissons d’estimer le délai induit par le vieillissement de notre chemin de

délai composé de buffers (cf FFFFIGURE IGURE IGURE IGURE 5555---- 3333) à 10 ans de fonctionnement nominal.

Nous avons vu dans le Chapitre 3 que les dégradations monotones de type BTI et

porteurs chauds suivent une loi en puissance avec le temps et la tension (cf EEEEQQQQ.... 3333----3333). Les

lois d’accélération en tension permettent de projeter les mesures à tension nominale.

Ainsi, dans notre cas, la dégradation induite par BTI et porteurs chauds est de 0.5ps par

porte pour un inverseur dont le temps de propagation est de 11ps à tension nominale,

pour 10 ans de fonctionnement.

FFFFIGURE IGURE IGURE IGURE 5555---- 17171717 :::: Projections des délais induits par le vieillissement du chemin de délai composé de buffers à 10 ans de fonctionnement nominal sont données pour différentes tensions VDD.

Il est également possible d’estimer la contribution du claquage d’oxyde à partir des

mesures du Chapitre 4. En particulier la FFFFIGURE IGURE IGURE IGURE 4444---- 17171717 donne les distributions des délais

supplémentaires induits par des claquages sur les temps de propagation des buffers de la

chaine de délai mesurés à tension nominale VDD pour différentes tensions de contrainte.

Nous avons considéré que ces délais induits par le vieillissement suivent une loi en

puissance en fonction de la tension de contrainte et nous avons pu projeter les

distributions à une tension de contrainte nominale. Ainsi, dans notre cas, un claquage

d’oxyde dans un buffer avec un temps de propagation de 24ps résulterait par ce modèle

0.7 0.8 0.9 1.00

5

10

15

20

25

30

35

40

45

Dél

ai [

ps]

VDD [V]

Variations locales Claquage d'oxyde Vieillissement (BTI + HCI)

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

174

en un délai supplémentaire de 1.5ps au cours d’un fonctionnement nominale. De plus,

nous supposerons qu’il peut se produire en moyenne deux claquages d’oxyde en 10 ans.

Les projections des délais induits par le vieillissement de notre chemin de délai

composé de buffers après 10 ans de fonctionnement nominal sont données pour

différentes tensions d’alimentation VDD sur la FFFFIGURE IGURE IGURE IGURE 5555---- 17171717. Le délai induit par la

dégradation augmente nettement avec la réduction de la tension d’alimentation à cause

de l’effet sense. De plus, il est intéressant de constater à travers la réduction de VDD

l’importance respective des différentes contributions entre la variabilité locale (PVT), le

claquage de l’oxyde de grille et le vieillissement progressif comme le BTI et les porteurs

chauds. La FFFFIGURE IGURE IGURE IGURE 5555---- 17171717 montre en effet que ce sont ces deux derniers mécanismes qui

prennent le plus d’importance à 1V et dont la proportion augmente fortement avec l’effet

sense avec la réduction de VDD.

2. Application à la fiabilité

Dans ce chapitre, différents moniteurs in-situ basés sur des éléments de délai, aussi

appelés bascules de détection de pré-erreur, ont été conçus, dessinés et testés à l’aide

d’une structure de test dédiée. Nous avons vu que la fenêtre de détection du moniteur in-

situ basé sur l’élément de délai passif dévie moins que les deux autres basés sur un délai

de buffers et le délai du maître avec la tension d’alimentation VDD. Toutefois, l’utilisation

d’un élément passif dans un circuit numérique n’est pas un choix commun ni

envisageable (cf §III-3).

Le moniteur in-situ basé sur le délai de buffers est le plus simple à utiliser et à mettre

en place puisqu’il s’agit d’un bloc composé de cellules standards que nous trouvons dans

les librairies et qu’il peut être directement connecté à un nœud en fin du chemin critique.

De plus, il est possible de moduler la longueur de la fenêtre de détection en modifiant le

nombre de buffers et/ou leurs dimensions.

Les moniteurs in-situ que nous avons présentés dans ce chapitre peuvent être par

exemple utilisés comme des blocs passifs seulement pour obtenir une information

concernant l’impact du vieillissement du circuit induit par les mécanismes de

dégradation étudiés dans les chapitres précédents sur la fiabilité de ce circuit. Dans les

conditions nominales de fonctionnement d’un circuit, lorsqu’un signal de pré-erreur se

lève, nous savons qu’il reste le temps correspondant à la fenêtre de détection avant

qu’une erreur ne se produise. Comme rappelé dans le paragraphe précédent, il est

possible de prédire et quantifier les variations locales ainsi que les dégradations de délai

induites par le vieillissement durant un certain temps pour un chemin donné. Dans

notre cas, nous avons choisi de projeter à 10 ans (une durée de vie standard pour les

applications numériques) les dégradations de délai induites par les mécanismes de BTI,

porteurs chauds et claquage d’oxyde ainsi que les variations locales du chemin de délai.

La FFFFIGURE IGURE IGURE IGURE 5555---- 18181818 présente les distributions des fenêtres de détection du moniteur in-

situ basé sur le délai du maître de la bascule et les marges temporelles correspondant à

10 ans de fonctionnement en considérant les variations locales, le claquage d’oxyde et le

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

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vieillissement monotone (par BTI et porteurs chauds) pour différentes tensions

d’alimentation (Saliva15b). Les projections des marges temporelles augmentent avec la

diminution de la tension d’alimentation VDD à cause de l’effet sense qui augmente

significativement la durée de la fenêtre de détection pour une même quantité

d’évènements qualifiés de défaillance. Nous observons également que la majeure

contribution en termes de délai est due aux dégradations monotones induites par les

mécanismes de BTI et d’injection de porteurs chauds (HCI) qui prennent plus d’impact

avec l’élargissement de la fenêtre de détection.

Par ailleurs, la fenêtre de détection du moniteur in-situ s’élargit au cours du

vieillissement bien que cela soit relatif à l’élément de délai utilisé. Toutefois cela reste

négligeable comparé à l’importance dû au vieillissement impliqué sur les portes du

chemin considéré.

FFFFIGURE IGURE IGURE IGURE 5555---- 18181818 :::: (Saliva15b) Distributions des fenêtres de détection des moniteurs in-situ basés sur le délai du maître de la bascule pour différentes tensions d’alimentation. Les barres horizontales correspondent aux délais induits après 10 ans de fonctionnement qui sont couverts par ce moniteur in-situ. Les contributions de la variation locale (en rouge), du claquage d’oxyde (en vert) et du vieillissement monotone (en magenta) sont considérées.

La probabilité de défaillance cumulée (CPF) pour 10ans de fonctionnement est tracée

FFFFIGURE IGURE IGURE IGURE 5555---- 19191919, pour chaque tension d’alimentation VDD, la probabilité de défaillance

cumulée (CPF) pour 10 ans de fonctionnement est tracée pour les trois moniteurs in-situ

basés sur des éléments de délai. Ces CPF sont issues de la FFFFIGURE IGURE IGURE IGURE 5555---- 18181818 et correspondent

à un niveau de défaillance du circuit en tenant compte des 10 ans de vieillissement du

chemin considéré ainsi que de la variabilité des moniteurs. De plus, cette probabilité de

défaillance CPF est directement liée à la longueur de la fenêtre de détection : plus la

fenêtre est petite, plus la marge temporelle sera ‘’consommée’’ rapidement par le

vieillissement et plus le temps à la défaillance sera court. Ceci conduit donc à des

implications importantes pour la fiabilité du circuit vis-à-vis de la longueur de la fenêtre

de détection.

0 10 20 30 40 50 60 70 80 90 100-9

-8

-7

-6

-5

-4

-3

-2

-1

0

1

2

3

N(F

)

Fenêtre de détection [ps]

Variations locales

Claquage d’oxyde

Vieillissement (BTI+HCI)

VDD

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

176

FFFFIGURE IGURE IGURE IGURE 5555---- 19191919 :::: Evolution des Probabilités de Défaillance Cumulées (CPF) des différents moniteurs in-situ basés sur des éléments de délais pour différentes tensions d’alimentation VDD en considérant les marges temporelles du vieillissement et des variations locales pour 10 ans de fonctionnement.

Ainsi nous pouvons souligner que les CPF des moniteurs in-situ basés sur le délai du

maître et l’élément passif évoluent peu avec la tension d’alimentation VDD en restant à

une valeur plus élevée que la défaillance liée au délai induit par les buffers. A l’inverse,

la probabilité de défaillance CPF du moniteur in-situ basé sur le délai des buffers dépend

de la tension d’alimentation et atteint une valeur beaucoup plus faible à la tension VDD =

1.1V. En effet, aux conditions nominales de fonctionnement, la CPF du moniteur in-situ

basé sur le délai de buffers est la plus faible car dans ce cas, la fenêtre de détection

présente une plus grande marge temporelle, i.e. traduisant que la probabilité

d’apparition de la défaillance intervient sur des temps plus longs.

3. Compensation avec le Body Bias

Jusqu’à présent nous avons développé plusieurs approches pour suivre les effets du

vieillissement (la dégradation BTI et HCI dans ce chapitre, claquage soft au Chapitre 4)

et des effets PVT qui tous deux peuvent être considérés comme des facteurs aggravant la

variabilité dans les circuits. C’est cette variabilité sur Vth, IOn, IOff qui impacte la

fréquence du circuit en fonctionnement conduisant à la réduction nette de ses

performances jusqu’à l’apparition des pré-erreurs et erreurs dans le circuit. Nos travaux

se sont donc concentrés sur le choix d’éléments de suivis et de contrôle de cette

variabilité, les moniteurs de délai, placés à la fin de chemins critiques. Il a été ensuite

nécessaire de développer les éléments qui permettent la correction de la dérive en

fréquence et réduction des performances. Plusieurs tentatives ont été réalisées par

d’autres groupes comme les Razor I (Das et al. 2005) et le Razor II (Das et al. 2009) qui

sont capables de corriger ces erreurs (Fojtik et al. 2012; Fojtik et al. 2013), toutes basées

sur le principe de compenser le vieillissement du circuit à l’aide de différentes techniques

d’adaptation à partir d’informations fournies par les moniteurs in-situ. Comme discuté

au début de ce chapitre, les trois principales techniques d’adaptations sont l’AVS, le

0.7 0.8 0.9 1.0 1.1

Délai des Buffers Délai du Maître Délai Passif

Pro

babi

lité

de D

éfai

llanc

e C

umul

ée à

10a

ns [u

.a.]

VDD [V]

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

177

DVFS et l’ABB. Nous avons choisi la technique ABB particulièrement simple

d’adaptation et performante pour la technologie 28nm FDSOI.

La modulation dynamique de la tension de polarisation des caissons des transistors

(ABB) permet de compenser la variabilité de la tension de seuil au niveau circuit (

Kuroda et al. 1996; Kuroda et al. 1996a; Oowaki et al. 1998; Keshavarzi et al. 1999).

Cette technique peut être également combinée à une modulation dynamique de la

tension d’alimentation pour compenser les problèmes de variabilité au niveau circuit

(Tschanz et al. 2005). Plus récemment, un circuit, validé par simulations post-layout (PLS), a été proposé pour compenser par ABB les variations locales et globales mais

aussi le vieillissement induit par le NBTI au niveau circuit (Mostafa et al. 2012a).

Ces études nous ont amené à compenser le délai induit par le vieillissement et les

variations locales dans un chemin de données d’un circuit en modulant la tension de

polarisation des caissons des transistors dans les circuits avancés CMOS 28nm FDSOI

qui par principe peuvent fonctionner en double grille (Chapitre 1).

En technologie FDSOI, la dépendance Vth – VB est considérée linéaire comme nous

l’avons vu au Chapitre 1. En fonction du signe de la polarisation VB qui est appliquée au

caisson des transistors, nous parlons de polarisation FBB (Forward Back Bias) pour une

tension positive sur le substrat N et une tension négative sur le substrat P et de

polarisation RBB (Reverse Back Bias) pour une tension négative sur le substrat N et une

tension positive sur le substrat P. Dans le cas de la technologie FDSOI, la gamme de

polarisation VB est très large (typiquement 10V) en raison de l’épaisseur du BOX, et cela

n’aggrave ni n’accélère le vieillissement des transistors MOS (Angot 2014; Federspiel et

al. 2014), contrairement à la technique AVS. Dans le principe déjà discuté au Chapitre 1,

les polarisations FBB et RBB permettent de moduler la tension de seuil Vth des

transistors MOS (FFFFIGURE IGURE IGURE IGURE 1111---- 14141414). Ainsi, la polarisation FBB permet d’augmenter les

performances par la réduction de Vth (en valeur absolue) alors que la polarisation RBB

permet de réduire la consommation en augmentant Vth et par conséquent en réduisant le

courant de fuite sous seuil Ioff (VGS = 0, VDS = VDD).

Nous allons nous intéresser aux transistors LVT en 28nm FDSOI car ils ont été

utilisés pour concevoir le chemin de délai étudié. La particularité des transistors LVT est

que leurs substrats sont inversés par rapport au cas standard (transistors RVT) : les

transistors NMOS ont un caisson de substrat N et les transistors PMOS ont un caisson

de substrat P. Nous calculons sur la FFFFIGURE IGURE IGURE IGURE 5555---- 20202020 l’amélioration du délai du chemin

étudié, notée |∆τ|, en fonction de la polarisation VB appliquée en FBB sur les substrats

N (+VB) et P (-VB), respectivement pour les transistors NMOS et PMOS des buffers du

chemin de délai.

Nous observons que plus nous augmentons la tension de polarisation VB, plus le délai

du chemin est raccourci. Avec les résultats précédents, nous établissons au’au bout de 10

ans de fonctionnement, ce chemin sera dégradé seulement de 11ps à VDD=1V et comme le

montre la FFFFIGURE IGURE IGURE IGURE 5555---- 20202020 (en rouge). Il suffit donc d’appliquer une polarisation VB=19mV

sur les substrats (caisson à back plane de la filière FDSOI 28nm) des portes du chemin

de délai pour compenser totalement ce vieillissement. De la même manière, pour 45ps de

dégradation obtenue à VDD=0.7V, il suffit d’appliquer VB=1.04V (soit +VB sur le substrat

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

178

et -VB sur le substrat P) pour annuler l’effet du vieillissement maximisé par l’effet sense

à basse tension d’alimentation.

FFFFIGURE IGURE IGURE IGURE 5555---- 20202020 :::: Simulation de l’amélioration |∆τ| du chemin de délai en fonction de la tension de la polarisation VB en FBB à 25°C.

Nous souhaitons maintenant vérifier l’effet de compensation avec la polarisation FBB

à l’aide de mesures expérimentales. Nous choisissons donc des ROs composés

d’inverseurs en technologie 28nm FDSOI. Nous appliquons une tension de contrainte à

VDD = 1.8V sur le RO en boucle fermé pour le faire osciller à 125°C. Comme le montre la

FFFFIGURE IGURE IGURE IGURE 5555---- 21212121, la fréquence des ROs se dégrade au cours de la contrainte. Au bout de

60000s, nous appliquons une tension VB = 0.3V (FBB soit +0.3V sur le caisson N et -0.3V

sur le caisson P) pour compenser la dérive de la fréquence et continuons la contrainte en

tension.

FFFFIGURE IGURE IGURE IGURE 5555---- 21212121 :::: Evolution de la dégradation de la fréquence de quatre ROs en fonction du temps sous une contrainte VDD = 1.8V et VB = 0V à 125°C. Au bout de 60000s, la dérive de la fréquence est compensée par FBB en appliquant une tension VB = 0.3V.

Ainsi, il est possible de compenser la dégradation due aux mécanismes BTI et

porteurs chauds par FBB. Cette technique ne perturbe pas le vieillissement : il n’induit

ni amplification ni accélération du vieillissement (Mora et al. 2015) mais plutôt un

ralentissement de la dégradation comme nous le constatons sur la fréquence d’oscillation

des ROs avec la polarisation en direct. Ceci offre l’avantage de réduite directement la

0.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4

0

10

20

30

40

50

60

∆τ∆τ ∆τ∆τ [p

s]

VB [V]

11ps

0.19V

45ps

1.04V

-

0 20000 40000 60000 80000 100000 120000

Dég

rada

tion

de la

fréq

uenc

e [u

.a.]

Temps de contrainte [s]

VDD = 1.8V et VB = 0V

VB

= 0.

3V

VDD = 1.8V et VB = 0.3V

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

179

dégradation et décaler la dépendance temporelle par rapport à la durée de vie de la

technologie FDSOI pour un critère fixé de réduction de la fréquence de fonctionnement.

Avec la technique ABB en polarisation substrat, nous constatons sa facilité de mise

en œuvre et son efficacité pour compenser la dégradation BTI et par injections de

porteurs chauds dans les oscillateurs en anneau ce qui permet de gagner en durée de vie

pour la technologie 28nm FDSOI.

V. Conclusions et perspectives

Dans ce chapitre, nous avons fait une revue des différents types de moniteurs in-situ

qui étaient proposés dans la littérature jusqu’au démarrage et développement de cette

thèse. Parmi différentes solutions de suivis et contrôles des erreurs induites par la

variabilité temporelle et rencontrés dans les dispositifs et circuits fresh réalisés à base

de technologie 28nm FDSOI, nous nous sommes intéressés en particulier aux moniteurs

in-situ de pré-erreur qui permettent de générer un signal d’avertissement avant qu’une

éventuelle erreur ne se produise réellement. Dans cette catégorie de moniteurs in-situ

nous avons distingué ceux basés sur un élément de délai et ceux basés sur le rapport

cyclique du signal d’horloge. Nous avons proposé trois approches différentes pour

l’élément de délai que nous avons testées et caractérisées à l’aide d’une structure dédiée

en technologie 28nm FDSOI. Dans notre étude, le paramètre clé de ces moniteurs in-situ

a été la fenêtre de détection ; et c’est à travers ce paramètre que nous nous sommes

intéressés à la variabilité des moniteurs et du chemin de délai. Enfin, à partir de

simulations, nous avons dressé une comparaison de différents moniteurs in-situ de pré-

erreur.

Les moniteurs in-situ insérés dans les circuits numériques sont maintenant

couramment utilisés pour suivre, mesurer et contrôler l’effet de la dégradation et/ou

l’impact de la variabilité et dans un second temps, adapter en temps réel le compromis

entre la fiabilité et les performances en réduisant la tension d’alimentation de ce circuit

et donc la consommation. Ainsi, après l’efficacité de détection suivi et contrôle du nombre

des erreurs validé, nous avons étudié plusieurs principes de corrections des erreurs et

réduction des performances par des techniques auto-adaptatives performantes. A partir

des informations fournies par les moniteurs in-situ qui sont capables de suivre

précisément les délais des chemins dans lesquels ils sont placés, il est dorénavant

possible de prendre les décisions pour la méthodologie de correction. Pour cela,

différentes techniques ont été présentées dans ce chapitre : l’AVS, la DVFS et l’ABB.

Nous avons donc réalisé des moniteurs in-situ appliqués au suivi de la fiabilité pour

les mécanismes de dégradation BTI et par porteurs chauds. Etant donné qu’au cours de

son fonctionnement normal, un circuit vieillit, cela se traduit principalement par une

dégradation des délais intrinsèques des portes logiques qui constituent ce circuit. Les

moniteurs in-situ peuvent être un bon indicateur du vieillissement de certains chemins

critiques car une fois que le signal de pré-erreur se lève, nous obtenons une marge

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Chapitre 5 : Moniteurs in-situ appliqués à la fiabilité __________________________________________________________________________

180

temporelle correspondant à la fenêtre de détection suffisante. Le deuxième point

innovant de cette technique abordé par nos travaux a consisté à choisir une méthode de

corrections en temps réel de la dérive en fréquence à l’origine de l’apparition des erreurs.

Vu que notre structure et nos moniteurs ont été conçus en technologie 28nm FDSOI,

nous avons développé une technique de modulation dynamique de la tension de

polarisation des caissons des transistors (ABB) pour compenser la dégradation induite

par le vieillissement d’un chemin, ce qui offre une technique efficace pour éliminer la

dégradation atteinte à un temps ts de fonctionnement sous contrainte, et regagner en

durée de vie du circuit, en se basant sur la mesure de la fréquence d’oscillation des

oscillateurs en anneau représentative de ses performances dynamiques.

Ces moniteurs in-situ basés sur un élément de délai ont été insérés dans un circuit

numérique prototype (sur puce de test) ayant pour but de démontrer la validé et la

fonctionnalité de ces moniteurs ainsi que la boucle de rétroaction par ABB (avec un

générateur de Body Bias) en 28nm FDSOI.

Le grand défi est maintenant de savoir où et comment placer ces moniteurs in-situ

dans un circuit numérique suivant son type d’application. Par exemple, les chemins

critiques à t0 ne sont pas forcément les mêmes au cours et après un vieillissement. En

effet, tous les chemins ne sont pas activés de la même manière ni le même nombre de

fois. Pour cela, il est possible de faire des analyses de délai (TA) du circuit avec des

librairies standards et des librairies ‘’vieillies’’. Il faut également trouver le bon

pourcentage de couverture des chemins, car l’ajout de moniteurs in-situ impacte la

consommation globale du circuit voire sa surface ou sa densité. De nombreux travaux

proposent des méthodes d’insertion. Certaines sont basées sur une approche statistique

maximisant la couverture des chemins (Gomez et al. n.d.), d’autres sur les chemins

redondants en utilisant la méthodologie slackprobe (Lai & Gupta 2014), ou même une

méthode d’insertion robuste aux variations et au vieillissement (Sadi et al. n.d.) ou

encore une méthode intervenant au niveau Back-end (Benhassain et al. 2015).

Cependant ces dernières approches montrent également des désavantages qu’il est

nécessaire d’évaluer en termes de placement, routage, surface sur silicium et donc de

coûts, qui doivent faire face au gain attendu en robustesse et durée de vie pour les

applications basse consommation ou hautement sécurisées qui le nécessitent.

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Conclusions et perspectives __________________________________________________________________________

185

Conclusions et perspectives

Dans cette thèse, nous nous sommes intéressés au mécanisme de claquage de l’oxyde

de grille mais aussi aux mécanismes induisant une dégradation progressive BTI et

porteurs chauds, en particulier au niveau circuit dans trois nœuds technologiques 40nm

LP, 28nm LP et 28nm FDSOI. Le but a été d’examiner ces trois mécanismes de

dégradation dans des conditions proches de celles du fonctionnement standard des

circuits numériques et ainsi de quantifier leur réel impact sur les paramètres

macroscopiques. Pour cela des structures dédiées ont été dessinées, réalisées et testées,

elles ont permis par exemple, d’augmenter le nombre d’échantillons testés par matriçage,

ou même de reproduire sur silicium un environnement circuit.

Dans le chapitre 1, nous avons introduit au niveau transistor les principaux

paramètres liés aux performances en vitesse et consommation des technologies CMOS

silicium-bulk LP 40-28nm et FDSOI 28nm. Les principales innovations de la technologie

FDSOI à oxyde de grille high-K ont été abordées, car elles permettent la poursuite de

l’intégration vers le nœud 14nm. L’accent a été mis sur les principales modifications que

cela entraine en termes de caractéristiques électriques et de paramètres fondamentaux,

notamment avec l’utilisation de la tension substrat VBS qui fait de la technologie FDSOI

des dispositifs commandés en double grille. La polarisation substrat est mise à profit

pour obtenir différents niveaux de performances pour les applications basse

consommation et haute fréquence. La deuxième partie s’est attachée à présenter les

principaux modes de dégradations progressives tels que les mécanismes BTI et HC, qui

limitent les performances des transistors NMOS et PMOS en réduisant les courants Ion

et augmentant les tensions de seuil Vth. L’objectif a été de souligner les particularités de

chaque mode de dégradation en cinétique temporelle, activation en température et

uniformité ou localisation qui conduisent à une variabilité des paramètres dépendante

du temps de contrainte dans les transistors NMOS et PMOS.

Dans le chapitre 2, nous avons étudié l’impact du claquage d’oxyde sur les paramètres

du transistor MOS dans deux nœuds technologiques. Nous avons introduit les deux

techniques principales de mise en évidence du claquage (CVS et RVS) ainsi que la notion

de compliance qui permet de limiter le claquage à un certain niveau de sévérité en se

révélant pertinentes. Des claquages d’oxyde de sévérités différentes ont été mesurés et

caractérisés, du plus soft au plus hard. Une figure de mérite utilisant les courants de

grille, drain et source a été proposée pour discuter de la sévérité des événements au

claquage et de leur localisation pour les trois nœuds technologiques considérés. De plus,

nous avons présenté une méthode de normalisation permettant de comparer les

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Conclusions et perspectives __________________________________________________________________________

186

distributions des paramètres, en séparant les contributions des dégradations dues au

BTI et au claquage d’oxyde de grille. Enfin, un modèle compact a été développé et calibré

par des mesures dans les transistors MOS canal N et canal P. La sévérité du modèle

peut être modifiée, pour réaliser des simulations complètes dans des circuits

élémentaires et les confronter aux mesures dynamiques et configurations réalistes, dans

le but de discuter des résultats dans le Chapitre 4. Ce modèle compact a permis de

reproduire l’apparition du claquage des transistors MOS dans un circuit, pour ensuite

analyser la sensibilité du mécanisme comparé au mécanisme BTI dans nos exemples.

Dans le chapitre 3, nous avons présenté les différentes structures de tests conçues,

réalisées et testées pour l’étude des mécanismes de dégradation BTI et porteurs chauds

en technologies 28nm LP et FDSOI. Ces structures sont dédiées à l’étude de la fiabilité

de ces mécanismes de dégradations progressives dans des conditions proches du circuit

réel mettant en avant les effets AC et DC, l’activité variable, l’effet de la température et

sur divers types de portes logiques. Pour le nœud 28nm (technologies FDSOI et LP), le

mécanisme de dégradation BTI est dominant à 125°C : aucun effet AC sur la partie

permanente du BTI n’est observé alors qu’un effet de l’activité est mesuré. Le mécanisme

de dégradation par porteurs chauds est dominant à 25°C où l’on observe les effets AC et

d’activité liés à la fréquence de contrainte et donc au nombre de transitions. Ces études,

réalisées sur des chemins d’inverseurs et de portes logiques montrent que dans notre

cas, la dégradation induite sur ces chemins est plus faible que celle induite sur les

chemins d’inverseurs pour un délai équivalent. Cela signifie que la dégradation du délai

d’un chemin au cours de son vieillissement dépend fortement de la nature des portes qui

le composent.

Dans le chapitre 4, des structures dédiées ont été conçues réalisées et testées en

technologie 40nm LP et 28nm FDSOI afin d’étudier le claquage d’oxyde de grille au

niveau circuit. Elles ont à la fois permis de mettre en évidence expérimentalement le

claquage d’oxyde dans les circuits et d’adresser deux points majeurs : les distributions de

temps au claquage au niveau circuit et l’impact du claquage d’oxyde sur ses

fonctionnalités. L’ensemble des mesures et simulations réalisées ont permis de

déterminer l’impact du claquage d’oxyde dans les circuits numériques montrant

clairement que le claquage est plus favorablement soft bien que les conditions de tests

utilisées pour accélérer son apparition sont très éloignées des conditions nominales

(Vstress >> Vnom à haute température) et amplifient fortement son impact. De plus, les

projections à tension nominale ont montré que dans ce cas, l’impact du claquage soft est

comparable, voire inférieur aux dégradations induites par les mécanismes de

dégradation progressive BTI et porteurs chauds.

Dans le chapitre 5, nous nous sommes intéressés à la réalisation de moniteurs in-situ

de pré-erreur qui permettent de générer un signal d’avertissement avant qu’une

éventuelle erreur ne se produise réellement dans un circuit numérique. Trois approches

différentes pour l’élément de délai ont été testées et caractérisées à l’aide d’une structure

dédiée en technologie 28nm FDSOI. Enfin, à partir de simulations, nous avons dressé

une comparaison de différents moniteurs in-situ de pré-erreur. Ces moniteurs in-situ

insérés dans des circuits numériques sont dorénavant utilisés pour réduire la tension

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Conclusions et perspectives __________________________________________________________________________

187

d’alimentation du circuit et sa consommation : différentes techniques sont utilisées

comme l’AVS, la DVFS et l’ABB. Nous avons choisi de développer nos moniteurs in-situ

pour le suivi dynamique de la fiabilité BTI, porteurs chauds et claquage soft à travers la

variation des délais intrinsèques des portes logiques qui constituent ce circuit. Les

moniteurs in-situ peuvent être de bons indicateurs du vieillissement de certains chemins

critiques car une fois que le signal de pré-erreur est mis en évidence, il reste alors une

marge temporelle suffisante correspondante à la fenêtre de détection. Finalement, une

fois la mesure et le contrôle des pré-erreurs et erreurs validés, nous avons choisi de

tester une technique de compensation pour nos structures fabriqués en technologie 28nm

FDSOI. Cette technique de modulation dynamique à l’aide de la tension substrat (ABB)

propre à la polarisation en double grille (forward/reverse) de la technologie 28nm FDSOI

nous a servi à compenser de façon efficace la dégradation induite par le vieillissement

d’un chemin dans des circuits de type oscillateurs en anneau.

Les travaux développés au cours de cette thèse ont permis de proposer et valider des

solutions de tests in-situ dites ‘intelligentes’ et auto-adaptatives, pour reproduire

spécifiquement l’environnement circuit autour de blocs élémentaires ou plus complexes

de circuits numériques avancés. Cette approche de type "circuit résilient" est la première

tentative réalisée dans les laboratoires de ST Microelectronics (Crolles) qui a permis

avec succès, de valider une approche complète de design in Reliability développée depuis

plus de vingt ans, dans la hiérarchie bottom-up de la conception de circuits avancés

CMOS. En effet, avec la continuité de l’intégration vers le nœud CMOS 14nm, la

variabilité intrinsèque liée aux dépendances process, température et fonctionnement,

conjointe au vieillissement accéléré dû à l’utilisation, nous ont conduits à proposer ces

nouvelles solutions innovantes de suivis et compensation en temps-réel pour gagner en

durée de vie d’utilisation des technologies haute performance et basse consommation.

Il est encore possible d’améliorer ces solutions de moniteurs in-situ et d’aller toujours

plus loin, notamment en termes de diversité des circuits étudiés ou du matriçage pour

améliorer les temps de test et la statistique des résultats. Ces solutions confrontées aux

mesures servent à développer des modèles permettant de réaliser des simulations plus

réalistes vis-à-vis du comportement réel des circuits en vieillissement. Cela permet ainsi

d’étendre les durées de vie des circuits d’un point de vue de la fiabilité en considérant des

cas de fonctionnements réels et non plus seulement des pires cas comme les méthodes

traditionnelles le faisaient jusqu’à présent. Les études sur le claquage d’oxyde de grille

ont permis de quantifier son impact réel sur circuits, sa sévérité et ses distributions

statistiques d’apparition dans les circuits, afin de l’inclure dans les simulateurs. La

réduction des dimensions réduit les marges de fiabilité malgré la réduction des tensions

d’alimentation. C’est pourquoi, il a été nécessaire de continuer cette démarche qui

consiste à se rapprocher des vrais comportements des circuits pour la qualification

réaliste des technologies.

Les moniteurs in-situ constituent donc une solution avantageuse pour repousser les

marges de fiabilité, notamment pour les applications automobiles plus contraignantes en

termes de température et puissance consommée. En effet, les moniteurs in situ peuvent

permettre un suivi du vieillissement adapté aux chemins critiques en générant des

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Conclusions et perspectives __________________________________________________________________________

188

avertissements lorsque les marges se réduisent et ce avant que d’éventuelles erreurs ne

se produisent. Un défi important réside maintenant dans la manière dont ces moniteurs

sont insérés dans les circuits numériques et seront conçus suivant les différents types

d’applications. Différentes techniques que nous avons décrites existent déjà dans

l’industrie, mais les enjeux les plus importants restent le gain de surface, la

consommation du circuit, l’efficacité de couverture des chemins critiques, la

reproductibilité des résultats suivant le type d’événements, l’usure des moniteurs eux-

mêmes sous contrainte. Tout ceci sans perdre de vue que la conception de ces circuits

auto-adaptatifs ne doit pas engendrer de surcoûts importants, en garantissant leur

durée de vie pour des applications de plus en plus variées en termes de performances et

consommation.

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Bibliographie de l’auteur __________________________________________________________________________

189

Bibliographie et Communications de l’auteur

(Saliva15c) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, C. Ndiaye, V. Huard, D. Angot, A. Bravaix, L. Anghel,

‘’Impact of Gate Oxide Breakdown in Logic Gates from 28nm FDSOI CMOS technology’’,

IEEE International Reliability Physics Symposium 2015

(Saliva15b) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, V. Huard, X. Federspiel, D. Angot, A. Benhassain, A.

Bravaix, L. Anghel, ‘’Digital Circuit Reliability with In-Situ Monitors in 28nm Fully

Depleted SOI’’, IEEE Design Automation & Test in Europe 2015

DATE 2015 Best paper Award in Track T: Test and RobustnessDATE 2015 Best paper Award in Track T: Test and RobustnessDATE 2015 Best paper Award in Track T: Test and RobustnessDATE 2015 Best paper Award in Track T: Test and Robustness

(Saliva15a) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, A. Bravaix, L. Anghel, ‘’Dynamic and statistical

reliability modeling assessment and circuit reliability modeling & monitoring

enablement’’, South European Test Seminar 2015

(Saliva14) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, V. Huard, D. Angot, X. Federspiel, M. Durand, M. Parra,

A. Bravaix, L. Anghel, ‘’New Insights About Oxide Breakdown Occurrence at Circuit

Level’’, IEEE International Reliability Physics Symposium 2014

(Saliva13b) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, D. Angot, V. Huard, M. Rafik, A. Bravaix, L. Anghel,

‘’Foundations for Oxide Breakdown Compact Modeling Towards Circuit-Level

Simulations’’, IEEE International Reliability Physics Symposium 2013

(Saliva13a) M. SalivaM. SalivaM. SalivaM. Saliva, F. Cacho, D. Angot, V. Huard, A. Bravaix, L. Anghel, ‘‘Fondation

pour le claquage d’oxyde de grille dans la filière CMOS 28nm High-K grille métal: du

modèle compact aux simulations circuits’’, Journées Nationales du Réseau Doctoral en Micro-nanoélectronique 2013

V. Huard, F. Cacho, X. Federspiel, W. Arfaoui, M. SalivaM. SalivaM. SalivaM. Saliva, D. Angot, ‘’Technology scaling

and Reliability: Challenges and Opportunities’’, IEEE International Electron Device Meeting 2015

A. Benhassain, F. Cacho, V. Huard, M. SalivaM. SalivaM. SalivaM. Saliva, L. Anghel, C. Parthasarathy, A. Jain, F.

Giner, ‘’Timing in-situ monitors: implementation strategy and applications results”,

IEEE Custom Integrated Circuits Conference 2015

V. Huard, F. Cacho, F. Giner, M. SalivaM. SalivaM. SalivaM. Saliva, A. Benhassain, D. Patel, N. Torres, S. Naudet,

A. Jain, C. Parthasarathy, ‘Adaptive Wearout Management with In Situ Aging

Monitors’’, IEEE International Reliability Physics Symposium 2014

Page 190: l'Université d'Aix-Marseille et Sud Toulon-Vartima.univ-grenoble-alpes.fr/publications/files/th/2015/dca_0424.pdf · Jean Baptiste, Gauthier, Giulo, Lama, Salim, Ahmed, Ajith, Elodie,

Bibliographie de l’auteur __________________________________________________________________________

190

D. Angot, V. Huard, M. Quoirin, X. Federspiel, S. Haendler, M. SalivaM. SalivaM. SalivaM. Saliva, A. Bravaix, ‘’The

Impact of high Vth drift tails and real workloads on SRAM reliability’’, IEEE

International Reliability Physics Symposium 2014

D. Angot, V. Huard, L. Rahhal, A. Cros, X. Federspiel, A. Bajolet, Y. Carminati, M. M. M. M.

SalivaSalivaSalivaSaliva, E. Pion, F. Cacho, A. Bravaix, ‘BTI variability: Fundamental understandings and

Impact on digital logic by the use of extensive dataset’’, IEEE International Electron Device Meeting 2013

A. Bravaix, Y. Mamy Randriamihaja, V. Huard, D. Angot, X. Federspiel, W. Arfaoui, P.

Mora, F. Cacho, M. SalivaM. SalivaM. SalivaM. Saliva, C. Besset, S. Renard, D. Roy, E. Vincent, ‘’Impact of the gate-

stack change from 40nm node SiON to 28nm High-K Metal Gate on the Hot-accrier and

Bias Temperature damage’’, IEEE International Reliability Physics Symposium 2013

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Résumé __________________________________________________________________________

Résumé

Dans la chaine de développement des circuits, une attention particulière est portée sur le

comportement en fiabilité du dispositif MOS comme brique de base ainsi que sur le prototype d’un

circuit (CMOS) de référence lors du développement d’une technologie. Au niveau du dispositif, les

comportements des différents mécanismes de dégradation sont caractérisés. A l’opposé dans le

prototype final, le produit est caractérisé dans des conditions accélérées de vieillissement, mais

seuls des paramètres macroscopiques peuvent être extraits. Il apparait donc primordial de faire le

lien entre le comportement en fiabilité d’un circuit ou système et ses briques élémentaires. De

plus, un autre point important est le développement de solutions de test dites ‘intelligentes’ afin

d’améliorer la testabilité et le gain de place des structures. Au cours du développement de la

technologie, de nombreux tests au niveau dispositif élémentaire sont réalisés pour évaluer sa

fiabilité; et à ce stade, le temps de test des structures est primordial. Une autre famille de

solutions ‘intelligentes’ consiste à reproduire directement dans la structure l’excitation ou la

configuration réelle vue par les dispositifs ou circuits élémentaires lors de leur vie d’utilisation

(lab in situ). Ce travail de thèse effectué au sein de STMicroelectronics est développé sur cinq

chapitres, où nous nous intéressons dans le premier chapitre aux évolutions technologiques

nécessaires pour passer des technologies CMOS standards (40LP, 28LP) à la technologie FDSOI

pour le nœud 28nm ainsi qu’aux mécanismes de dégradations progressives de type BTI et HCI.

Puis dans le second chapitre, nous abordons le mécanisme de dégradation du claquage d’oxyde de

grille (TDDB) des transistors MOS. Le troisième chapitre porte sur l’impact des mécanismes de

dégradations de type BTI et HCI au niveau circuit pour différentes conditions AC/DC et d’activité.

Ensuite, le quatrième chapitre se concentre sur l’étude de l’impact du claquage d’oxyde de grille

dans les circuits numériques. Enfin, les moniteurs in-situ sont introduits puis appliqués à la

fiabilité du circuit en considérant les résultats obtenus dans les chapitres précédents sur les

vieillissements induits par le BTI, le HCI et le TDDB.

Mots Clés : FDSOI, BTI, HCI, TDDB, circuit, moniteurs in-situ.

Summary

In the circuit development, specific attention is paid to the MOS device reliability as a building

block as well as a prototype reference circuit (CMOS) during the technology development. At

device level, the different degradation mechanisms are characterized. In the final prototype, the

product is characterized in accelerated aging conditions, but only the macroscopic parameters can

be extracted. It therefore appears important to link the circuit or system reliability and its

building blocks. Also, another important point consists in the development of 'smart' test solutions

to improve testability and gain up structures. During the technology development, many tests are

performed at device level to assess its reliability; at this point, the test time is critical. Another

family of ‘smart’ solutions is to directly reproduce in the structure the excitement or the actual

configuration as it is seen by elementary circuits or devices during their usage life (lab in situ).

This work has been done in STMicroelectronics and is developed over five chapters. In the first

chapter we are interested in technological developments that have been necessary from standard

CMOS technologies (40LP, 28LP) to FDSOI technology for 28nm node as well as progressive

degradation mechanisms such as BTI and HCI. Then in the second chapter, we discuss the

degradation mechanism of the gate oxide breakdown (TDDB) in MOS transistors. The third

chapter will focus on the impact of BTI and HCI degradation mechanisms at circuit level for

different AC/DC and activity conditions. Then, the fourth chapter tackles the impact of gate oxide

breakdown in digital circuits. Finally, the in-situ monitors are introduced and then applied to the

circuit reliability, considering the results obtained in previous chapters of aging induced by BTI,

HCI and TDDB.

Key words: FDSOI, BTI, HCI, TDDB, circuit, in-situ monitors.

N° ISBN: 978-2-11-129201-7