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Générateur de fonction programmable 1/13 ENSIEG-INPG

Générateur de fonction programmable

Préparation et dimensionnement

Principe

On souhaite générer une forme quelconque de signal périodique (tabulé dans une mémoire), évoluantentre 0 et -5V et dont la fréquence est réglable entre 100Hz et 1.5kHz, par pas de 100Hz.

HorlogeMultiplicateur

de fréquence

Générateur d’adresses

MémoireConversion numérique-analogique

HH0

Données

adresses

Vs forme (de Vs)

N Œ [1 ; 15]

(F0) (N*F0)

74HC4060 74HC193 74HC4046

74HC4040

28C64A

TLC7524CD TL081

HorlogeMultiplicateur

de fréquence

Générateur d’adresses

MémoireConversion numérique-analogique

HH0

Données

adresses

Vs forme (de Vs)

N Œ [1 ; 15]

(F0) (N*F0)

74HC4060 74HC193 74HC4046

74HC4040

28C64A

TLC7524CD TL081

1/ Horloge

Fréquence de l'horloge de référence F0Il s'agit de créer un signal de fréquence 100Hz à partir de 256 échantillons par période d'où

25.6kHz==F0 256100*

Obtention de F0 à partir d’un quartzSi Fquartz = 3.2768MHz, division par 128.Si Fquartz = 6.5536MHz, division par 256.

Utilisation du 74HC4060Dans le cas de l’application d’un quartz à 6.5536MHz (cas retenu), il faut utiliser la sortie QH.

Version du 19 mai 2003


2828

Le schéma de câblage du composant est alors le suivant.

GND

QH

CLKI

VCC

10

11

+5V

1674HC4060

8

100k

100pF

14Signal divisé par 256

CLR12

CLK0

100pF

1.5k

GND

QH

CLKI

VCC

10

11

+5V

1674HC4060

8

100k

100pF

14Signal divisé par 256

CLR12

CLK0

100pF

1.5k

2/ Génération du signal

Cette partie comporte les différents blocs permettant de créer les adresses, récupérer les donnéesmises en mémoire à cette adresse et fournir la tension de sortie.

2.1/ Bloc générateur d'adresse (Utilisation du compteur asynchrone 12 bits 74HC4040)Ce bloc permet de décrire les adresses pour obtenir les données stockées dans la mémoire.


Il faut relier les huit premières sorties (Qa à Qh) à la mémoire. CLKNOTE!: Il n’est pas nécessaire de provoquer le reset du compteur quand on arrive en bout du comptagesur 8bits. CLR est donc relié à la masse.

Chronogramme détaillé du passage de 7E$ à 81$ (soit de 01111110 à 10000001)

CLK

QA 0

QB 1

1

1

QE 1

QF 1

QG 1

QD

QC

QH 0

tt

tpd

CLK

QA 0

QB 1

1

1

QE 1

QF 1

QG 1

QD

QC

QH 0

tt

tpd

Détermination du temps de propagationLes données du composant sont les suivantes!: tpd=16ns typ (30ns max)!; tt=8ns typ (15ns max)


Le temps de propagation lié à l’obtention des adresses le plus long est donc!:• Valeur typique!: 16+8*7=72ns• Valeur max!: 30+8*15=135ns

Schéma de câblage du 74HC4040

+5V

horloge

+5V

horloge

+5V

horloge

2.2/ Bloc mémoire 28C64A

Ce bloc mémoire doit être en mode lecture (Read) afin de fournir les données stockées aux adressesfournies par le 74HC4040.

Schéma de liaison entre le générateur d’adresse et le bloc mémoire


HC4040 28C64AQa (9) A0 (10)Qb (7) A1 (9)Qc (6) A2 (8)Qd (5) A3 (7)Qe (3) A4 (6)Qf (2) A5 (5)Qg (4) A6 (4)Qh (13) A7 (3)

Le signal «!forme!» permettant de sélectionner la forme du signal (4 motifs sont disponibles) doit doncêtre codé sur 2bits et intervenir sur les pattes A8 (25) et A9 (24).

2.3/ Bloc «!conversion numérique-analogique!» TLC7524CD

+

-

+15V

-15V

Vs+

-

+15V

-15V

Vs

L’amplificateur opérationnel est supposé parfait!: quelles que soient les positions des interrupteurs, lesrésistances 2R sont toujours reliées à la masse. On a donc le schéma équivalent suivant.

2R 2R 2R 2R

R R

Vref

V2 V3

i1 i2 i3

2R 2R 2R 2R

R R

Vref

V2 V3

i1 i2 i3

Le courant i1 vaut!:

RVref

i2

1 =

Le pont diviseur permet d’exprimer les tensions V2 et V3!: 22

3V

V = et 2

2Vref

V =


Le courant i2 s’exprime alors de la façon suivante!: R

VrefR

Vi

422

2 ==

Le courant i3 vaut alors!: R

VrefR

Vi

823

3 ==

La tension de sortie Vs vaut alors!: VrefiiiRVs87

)321( -=++-=

Quel signal doit-on appliquer sur WR pour que le circuit fonctionne!?WR correspond à l’impulsion (créneau à l’état bas) qui permet le fonctionnement de la mémoire(transfert des données stockées à une certaine adresse par exemple). La documentation précise quetw(WR ) doit au moins durer 40ns.

Chronogramme complet

CLK

Adresse

Données

135ns

150nstAAC

25ns10ns

tSU(D) th(D)

WR

CLK

Adresse

Données

135ns

150nstAAC

25ns10ns

tSU(D) th(D)

WR

Détermination de la fréquence maximale de l’horlogeDéterminons les durées maximales pour chacun des éléments de la partie génération du signal.

compteur 74HC4040!: 135ns (cf calcul du temps de propagation établi auparavant)

mémoire 28C64A!: 150ns


convertisseur TLC7524CD!: 25ns

Le temps maximum de chargement des données est donc!:135+150+25 = 310ns (durée correspondante pour l’état bas de l’horloge)

La période correspondante du signal est donc 620ns. Ceci correspond à une fréquence maximale del’horloge de 1.612MHz.

Schéma de câblage de la partie génération du signal

CLK

CLR

GND

QA

QB

QC

QD

QE

QF

QG

QH

VCC

A0

A1

A2

A3

A4

A5

A6

A7

9

7

6

5

3

2

4

13

10

9

8

7

6

5

4

3

A8

A9forme

VSS A10 A11 A12

D0

D1

D2

D3

D4

D5

D6

D7

11

12

13

15

16

17

18

19

11

10

9

8

7

6

5

4

DB0

DB1

DB2

DB3

DB4

DB5

DB6

DB7

GND CS

WR VDD

REF

RFB

OUT1

OUT2

VCCOEWECE

15 +5V

+5V

1413

CLK

1

2

2

36

16

Vs

7

4

+15V

-15V

123

TL081

2232114

TLC 7524 CD

+5V

28

+5V

27 2220

28C64A

10

11

8

+5V

16

74HC4040

3/ Le multiplicateur de fréquence

Le principe de cette multiplication de fréquence est représenté dans la figure suivante. Nous avons iciun circuit bouclé avec, à l'entrée, la fréquence de référence F0, une chaîne directe (composée d'uncomparateur de phase, d'un filtre et d'un VCO) et d'une chaîne de retour dont le gain est variableselon la valeur de N.


Courant dans le condensateur (montage avec le 74HC4046)

r

R

Vc

V

C

Va

Vcc

r

R

Vc

V

C

Va

Vcc

H0

H/N

Va

irRVcVcc

+

-

rRVc+

-

t

t

t

t

H0

H/N

Va

irRVcVcc

+

-

rRVc+

-

t

t

t

t

Si __ est positif, pj

2D

+-

=rRVcVcc

Ic

Si __ est négatif, pj

2D

+-

=rR

VcIc

Simplification de l’expression pour Vc = Vcc/2

p

j

2)(2

D

+=

rRVcc

Ic

Expression de la tension V

74HC4046

74HC193


pj

2)(21

)(D

+

+=

rRVcc

CprCp

pV

Schéma bloc complet de l’asservissement

Fo p1

CprRrCpVcc

)(1

4 +

+

p 2

10Vcc

Fo

p

1

N

1

FV

Äöö

o

F/N

-+Fo p1

CprRrCpVcc

)(1

4 +

+

p 2

10Vcc

Fo

p

1

N

1

FV

Äöö

o

F/N

-+

Note!: la présence d’un intégrateur dans la boucle ouverte assure que l’on ait une erreur statique nulle.

Expression du gain de boucle

2)(

12

10210)(

14 CprR

rCpFoNpNVcc

FoCprR

rCpVcc

+

+=

+

+

pp

Diagrammes de Bode

Application numérique r=1kΩ!; R = 100kΩ et C=10µF

-50

0

50

100Gm=-393.61 dB (at 0 rad/sec), Pm=53.074 deg. (at 133.06rad/sec)

100 101 102 103-180

-160

-140

-120

-100

-80

Pour N= 1

Frequency (rad/sec)

Bode Diagrams


-40

-20

0

20

40

60

80Gm=-381.66 dB (at 0 rad/sec), Pm=29.01 deg. (at 55.454rad/sec)

100 101 102 103-180

-160

-140

-120

-100

-80

Pour N= 15

Frequency (rad/sec)

Bode Diagrams

Etude de la stabilité!: le cas le plus défavorable est obtenu pour N=15. Quand le gain est nul, on a undéphasage plus grand que -180°. Le montage est donc toujours stable.

Diviseur de fréquence 74HC193

Roue codeuse

Décomptage

Comptage

Chargement desdonnées

Fin décomptage

Fin comptage

Clear

Roue codeuse

Décomptage

Comptage

Chargement desdonnées

Fin décomptage

Fin comptage

Clear

Quels sont les potentiels à appliquer pour assurer le fonctionnement du montage!?CPu à +5V pour pouvoir décompter.MR à 0V pour éviter les remises à zéro.PL est connecté à TCD pour enchaîner les cycles de décomptages.


D’où le schéma de câblage proposé

15

1

10

9

D0

D1

D2

D3

GND

VCC

CPD

CPU

4 CLK

+5V

16

11

16

8

74HC193

MR

14

+5V

TCD

PL

13

Fo

15

1

10

9

D0

D1

D2

D3

GND

VCC

CPD

CPU

4 CLK

+5V

16

11

16

8

74HC193

MR

14

+5V

TCD

PL

13

Fo

Chronogramme complet pour N=3

CPD

Q0

Q1

TCD

action sur PL

CPD

Q0

Q1

TCD

action sur PL

Choix des composants R1 et C1La fréquence maximale est de 512kHz (20*25.6). On fonctionne avec le VCO sans offset (c’est-à-direR2 est infinie). La fréquence centrale est de 256kHz.


Pour une résistance de 10kΩ, la capacité C1 est de l’ordre de 690pF.

Câblage de la partie multiplication de fréquence.

15

1

10

9

D0

D1

D2

D3

GND

VCC

CPD

CPU

4

CLK vers CLK du 74HC4040et WR du 28C64A+5V

16

11

16

8

74HC193

MR

14

+5V

TCD

PL

13Fo

SIGN IN

CIA

VSS

CompII

VCO in

VCO out

VDD

13

9

4

14

6

+5V

1674HC4046

COMP IN

CIB

RI

3

7

11

8

INHIBIT

5

100k

10k

1k

10µF470pF

QH

15

1

10

9

D0

D1

D2

D3

GND

VCC

CPD

CPU

4

CLK vers CLK du 74HC4040et WR du 28C64A+5V

16

11

16

8

74HC193

MR

14

+5V

TCD

PL

13Fo

SIGN IN

CIA

VSS

CompII

VCO in

VCO out

VDD

13

9

4

14

6

+5V

1674HC4046

COMP IN

CIB

RI

3

7

11

8

INHIBIT

5

100k

10k

1k

10µF470pF

QH


4/ Implantation recommandée sur la plaque à trous

+5V 74HC4060

Quartz

74HC193 74HC4046

74HC4040 28C64 TLC7524 TL081

-15V

+15V

GND

+5V 74HC4060

Quartz

74HC193 74HC4046

74HC4040 28C64 TLC7524 TL081

-15V

+15V

GND

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