Examen d'électronique numériqueEN102] Logique_s_quentielle... · en cours de cycle. 1) Combien de...

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ENSEIRB-MATMECA mercredi 20 janvier 2010 ELECTRONIQUE - l ère année Examen d'électronique numérique Durée : 2 H - Documents, calculatrices, téléphones portables interdits I) EXERCICE 1 : SYNTHESE D'UN SOUSTRACTEUR On souhaite réaliser un système permettant d'effectuer la soustraction entre un nombre A = (Ai Ao)2 et un nombre B = (Bi BO)I, tous deux positifs et codés en binaire naturel (non signé). Le résultat pouvant être négatif, un bit de signe Sgn représente le signe du résultat de l'opération A - B. S=A-B I /r< o \ i _ 7J| 80 g i Sgn } Sgn-OsiA-B>0 ^^ =lsiA-B<0 1) Cette fonction est-elle de type combinatoire ou séquentielle. Justifier votre réponse. 2) Représenter, en utilisant des tableaux de Karnaugh, les valeurs de S = {Sgn , (Si 80)2 }en fonction des différentes valeurs de A = (Ai A 0 )i et B = (Bi 80)2. 3) En déduire la l ere forme normale de Sgn, Si et SQ.
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  • ENSEIRB-MATMECA mercredi 20 janvier 2010

    ELECTRONIQUE - lre anne

    Examen d'lectronique numrique

    Dure : 2 H - Documents, calculatrices, tlphones portables interdits

    I) EXERCICE 1 : SYNTHESE D'UN SOUSTRACTEUR

    On souhaite raliser un systme permettant d'effectuer la soustraction entre un nombre

    A = (Ai Ao)2 et un nombre B = (Bi BO)I, tous deux positifs et cods en binaire naturel (non

    sign). Le rsultat pouvant tre ngatif, un bit de signe Sgn reprsente le signe du rsultat de

    l'opration A - B.

    S=A-B

    I /r< o \ i _ 7J|

    80 g i Sgn } S g n - O s i A - B > 0

    ^ ^ = l s i A - B < 0

    1) Cette fonction est-elle de type combinatoire ou squentielle. Justifier votre rponse.

    2) Reprsenter, en utilisant des tableaux de Karnaugh, les valeurs de S = {Sgn , (Si 80)2 }en

    fonction des diffrentes valeurs de A = (Ai A0)i et B = (Bi 80)2.

    3) En dduire la lere forme normale de Sgn, Si et SQ.

  • II) EXERCICE 2 : SYNTHESE D'UN COMPTEUR/DECOMPTEUR

    On dsire concevoir un compteur/dcompteur 2 bits fonctionnant sur 4 tats

    reprsents par Q = (Qi Qo)2 . Ce systme est synchrone de l'entre d'horloge H active sur

    front montant.

    E

    UPQo

    H Qi

    La succession des tats s'effectue de faon croissante ou dcroissante en fonction de

    l'tat de l'entre de commande UP :

    - si UP = 0 (mode dcompteur) : Q prend successivement les valeurs 3,2,1, 0,3,... en boucle

    - si UP = 1 (mode compteur) : Q prend successivement les valeurs 0,1, 2,3, 0,... en boucle

    Une autre entre, l'entre de validation E, permet d'autoriser ou non le

    comptage/dcomptage :

    - si E = 0 (arrt) : Q est inchange mme lors des fronts actifs de l'horloge.

    - si E = 1 (validation) : Q volue selon l'tat de l'entre UP tel que dcrit ci-dessus.

    Les entres E et UP ont un effet sur le systme sur chaque front actif de l'horloge, mme

    en cours de cycle.

    1) Combien de bascules D sont ncessaires la ralisation de compteur/dcompteur ?

    2) Donner le diagramme d'tats de cet automate (les tats seront directement dsigns par les

    valeurs de Q).

    3) Donner les tables de Karnaugh d'excitation de Qin+i et Qon+i (valeurs futures de Qi et Qo)

    en fonction de E, UP, Qi et Qo.

    4) En dduire les expressions des quations d'excitation Qin+i et Qon+i en cherchant bien sr

    les simplifier au maximum (noter que l'utilisation de l'oprateur OU EXCLUSIF permet de

    compacter considrablement l'criture de ces expressions...).

  • EXERCICE III : Description VHDL d'un circuit

    Soit la description VHDL ci-dessous

    ENTITY circuit ISPORT ( A, B : IN stdjogic;

    E : IN std_logic_vector (1 downto 0);RESET : IN stdjogic;H : IN stdjogic;S : OUI stdjogic);

    END circuit;

    ARCHITECTURE Behavioral OF circuit IS

    SIGNAL K : stdjogic;SIGNAL CODE : stdjogic_vector (1 downto 0);

    BEGIN

    S

  • 5) Dans le process mon_process, le signal RESET agit-il de faon synchrone ou

    asynchrone ? Justifier votre rponse.

    1) Dessiner avec des circuits combinatoires de base (portes logiques, multiplexeur) et des

    bascules D le schma du circuit une fois le code VHDL synthtis (on appelle ce schma

    le schma RTL Rgis ter Transfert Level).

    5) Compltez sur la dernire feuille les chronogrammes de fonctionnement de ce circuit

    (dans la version non modifie). Vous penserez bien noter votre nom sur cette feuille et

    la rendre avec votre copie. Remarque : pour le signal CODE utiliser la reprsentation

    dcimale comme cela est fait pour le signal E.

    6) Donner la description en VHDL de l'architecture (ne pas mettre l'entit) d'un

    multiplexeur 4 vers 1 purement combinatoire ayant les caractristiques suivantes :

    - 4 entres A, B, C et D (signaux sur 1 bit)

    - 1 entre d'adresse CODE (vecteur de 2 bits)

    -1 sortie S (signal sur 1 bit)