CST 101 : Conception des systèmes de télécommunication

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ours Architecture des machines informatiques Page 1 CST 101 : Conception des systèmes de CST 101 : Conception des systèmes de télécommunication télécommunication Introduction Introduction Un cours généraliste Un cours généraliste Un cours indispensable pour la seconde année Un cours indispensable pour la seconde année Un cours pluridisciplinaire Un cours pluridisciplinaire Encadrants Encadrants Romain Casel ( Chercheur département ITI ) Romain Casel ( Chercheur département ITI ) Frédéric Flicker ( Stagiaire département ITI ) Frédéric Flicker ( Stagiaire département ITI ) Robert Facq ( Chercheur département CMS ) Robert Facq ( Chercheur département CMS ) Sylvain Kardon ( Thésard département CMS ) Sylvain Kardon ( Thésard département CMS )

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CST 101 : Conception des systèmes de télécommunication. Introduction Un cours généraliste Un cours indispensable pour la seconde année Un cours pluridisciplinaire Encadrants Romain Casel ( Chercheur département ITI ) Frédéric Flicker ( Stagiaire département ITI ) - PowerPoint PPT Presentation

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CST 101 : Conception des systèmes de télécommunicationCST 101 : Conception des systèmes de télécommunication

IntroductionIntroduction Un cours généralisteUn cours généraliste

Un cours indispensable pour la seconde annéeUn cours indispensable pour la seconde année

Un cours pluridisciplinaireUn cours pluridisciplinaire

EncadrantsEncadrants Romain Casel ( Chercheur département ITI )Romain Casel ( Chercheur département ITI )

Frédéric Flicker ( Stagiaire département ITI )Frédéric Flicker ( Stagiaire département ITI )

Robert Facq ( Chercheur département CMS )Robert Facq ( Chercheur département CMS )

Sylvain Kardon ( Thésard département CMS )Sylvain Kardon ( Thésard département CMS )

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CST 101 : Conception des systèmes de télécommunicationCST 101 : Conception des systèmes de télécommunication

EnseignementEnseignement

Modèle de machine RISC, le PowerPC 603Modèle de machine RISC, le PowerPC 603

Chaînes de conversion CAN/CNAChaînes de conversion CAN/CNA

Processus aléatoires et statistiques Processus aléatoires et statistiques

Exclusion mutuelle sur noyau mono et multiprocesseur. Exclusion mutuelle sur noyau mono et multiprocesseur. Mise en œuvre particulière de la concurrence Mise en œuvre particulière de la concurrence

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CST 101 : Conception des systèmes de télécommunicationCST 101 : Conception des systèmes de télécommunication

ObjectifsObjectifs Acquérir les connaissances minimales nécessaires à la Acquérir les connaissances minimales nécessaires à la

conception d’un système de télécommunicationconception d’un système de télécommunication

Avoir un premier aperçu des sciences des Avoir un premier aperçu des sciences des télécommunicationstélécommunications

Travail personnelTravail personnel Suivi régulier des cours ( 120 H )Suivi régulier des cours ( 120 H )

Exercices en PC ( 50 H )Exercices en PC ( 50 H )

Projet de fin de module ( 200 H )Projet de fin de module ( 200 H )

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AC_C3: Modèle de machine RISC, le PowerPC 603AC_C3: Modèle de machine RISC, le PowerPC 603

Le PowerPC 603Le PowerPC 603 structure internestructure interne

modèle de programmationmodèle de programmation

mnémoniquemnémonique

modes d'adressagemodes d'adressage

jeu d'instructionjeu d'instruction

pgm "assembleur"pgm "assembleur"

Développement de programmeDéveloppement de programme directives d ’assemblagedirectives d ’assemblage

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Modèle de machine RISC: le PowerPC 603Modèle de machine RISC: le PowerPC 603

Un processeur RISCUn processeur RISC les instructions de calcul  opèrent sur des registres les instructions de calcul  opèrent sur des registres l'accès aux opérandes en mémoire se fait par l'accès aux opérandes en mémoire se fait par

l'intermédiaire d'instructions spécialisées (load ou store)l'intermédiaire d'instructions spécialisées (load ou store)

Un processeur SUPER SCALAIREUn processeur SUPER SCALAIRE Plusieurs instructions sont en phase exécution Plusieurs instructions sont en phase exécution

simultanément dans des unités d'exécution différentes. simultanément dans des unités d'exécution différentes. XU: XU: calcul sur les entierscalcul sur les entiers LSU:LSU: chargement et stockage de données en mémoirechargement et stockage de données en mémoire FPU: FPU: calcul sur les flottants calcul sur les flottants

Un processeur qui gère la hiérarchie mémoireUn processeur qui gère la hiérarchie mémoire cache données et cache instructionscache données et cache instructions unité de gestion mémoire virtuelle unité de gestion mémoire virtuelle

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Modèle de machine RISC: le PowerPC 603Modèle de machine RISC: le PowerPC 603

Un processeur PipelinéUn processeur Pipeliné chaque instruction est exécutée en plusieurs phases chaque instruction est exécutée en plusieurs phases

dans plusieurs unités fonctionnelles. dans plusieurs unités fonctionnelles. FU:FU: Fetch UnitFetch Unit DU:DU: Dispatch & Decode UnitDispatch & Decode Unit XU:XU: Integer Unit (une des unités d ’exécution )Integer Unit (une des unités d ’exécution ) LSU:LSU: Load and Store Unit (une des unités d ’exécution Load and Store Unit (une des unités d ’exécution

)) FPU:FPU: Floating Point Unit (une des unités d ’exécution )Floating Point Unit (une des unités d ’exécution ) CU:CU: Completion UnitCompletion Unit

Les unités d'exécution sont elles mêmes pipelinéesLes unités d'exécution sont elles mêmes pipelinées 1 étage pour la XU1 étage pour la XU 2 étages pour la LSU2 étages pour la LSU 3 étages pour la FPU3 étages pour la FPU

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PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

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Cours Architecture des machines informatiques Page 8

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

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Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

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Cours Architecture des machines informatiques Page 10

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

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Floating Point Unit: Etage de réductionFloating Point Unit: Etage de réduction

S1 exp1 mantisse1

H

S2 exp2 mantisse2

S1 exp’1  mantisse’1 S2 exp’2  mantisse’2

Comparaison exposantsModification d ’un exposant, Décalage d ’une mantisse

fadd

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Floating Point Unit: Etage de calcul Floating Point Unit: Etage de calcul

faddS1 exp’1 mantisse’1

H

S2 exp’2 mantisse’2

S exp mantisse

Page 13: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 13

Floating Point Unit: Etage de normalisationFloating Point Unit: Etage de normalisation

H

S exp mantisse

Suivant valeur de la mantisse, et de l ’exposantModification de l ’exposant, Décalages de la mantisse

S  exp ’ mantisse ’

Page 14: CST 101 : Conception des systèmes de télécommunication

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Les instructions du PowerPCLes instructions du PowerPC

Les instructions sont réparties en groupe, correspondant aux Les instructions sont réparties en groupe, correspondant aux

unités fonctionnelles dans lesquelles elles s'exécutent. unités fonctionnelles dans lesquelles elles s'exécutent.

Les instructions sont réparties en groupe, correspondant aux Les instructions sont réparties en groupe, correspondant aux

unités fonctionnelles dans lesquelles elles s'exécutent. unités fonctionnelles dans lesquelles elles s'exécutent.

Integer InstructionsInteger Instructions elles s'exécutent dans la XUelles s'exécutent dans la XU

les opérandes sont des registres entiers, ou/et des valeurs les opérandes sont des registres entiers, ou/et des valeurs immédiates immédiates

Les instructions sont réparties en groupe, correspondant aux Les instructions sont réparties en groupe, correspondant aux

unités fonctionnelles dans lesquelles elles s'exécutent.unités fonctionnelles dans lesquelles elles s'exécutent.

Integer InstructionsInteger Instructions elles s'exécutent dans la XUelles s'exécutent dans la XU

les opérandes sont des registres entiers, ou/et des valeurs les opérandes sont des registres entiers, ou/et des valeurs immédiates immédiates

Floating Point InstructionsFloating Point Instructions elles s'exécutent dans la FPUelles s'exécutent dans la FPU

les opérandes sont des registres flottantsles opérandes sont des registres flottants

Page 15: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 15

Load & Store InstructionsLoad & Store Instructions elles s'exécutent dans la LSUelles s'exécutent dans la LSU

les opérandes sont un registre (entier ou flottant) et un les opérandes sont un registre (entier ou flottant) et un opérande en mémoire désigné par un adressage indirect opérande en mémoire désigné par un adressage indirect (avec déplacement ou registre d'index) (avec déplacement ou registre d'index)

Branch InstructionsBranch Instructions elles s'exécutent dans la BPUelles s'exécutent dans la BPU

elles font souvent référence au cr, au lr, ou au ctrelles font souvent référence au cr, au lr, ou au ctr

un déplacement ou une adresse précise l'adresse de un déplacement ou une adresse précise l'adresse de l'instruction suivante à exécuterl'instruction suivante à exécuter

Les instructions du PowerPCLes instructions du PowerPC

Load & Store InstructionsLoad & Store Instructions elles s'exécutent dans la LSUelles s'exécutent dans la LSU

les opérandes sont un registre (entier ou flottant) et un les opérandes sont un registre (entier ou flottant) et un opérande en mémoire désigné par un adressage indirect opérande en mémoire désigné par un adressage indirect (avec déplacement ou registre d'index) (avec déplacement ou registre d'index)

Page 16: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 16

Sémantique du mnémonique (instruction XU et FPU)Sémantique du mnémonique (instruction XU et FPU)

Mnémoniques avec/sans "."Mnémoniques avec/sans "." and rD,rA,rBand rD,rA,rB (rA) & (rB) (rA) & (rB) ->-> rD rD

andand.. rD,rA,rB rD,rA,rB (rA) & (rB) (rA) & (rB) ->-> rD rD crf0: LT,EQ,GT crf0: LT,EQ,GT

"." <=> référence implicite au cr en destination"." <=> référence implicite au cr en destination pour les instructions entières:pour les instructions entières:

modification du champ crf0 du registre d'état cr. modification du champ crf0 du registre d'état cr. (en (en comparant le résultat obtenu à 0)comparant le résultat obtenu à 0)

pour les instructions flottantes:pour les instructions flottantes:modification du champ crf1 du registre d'état cr. modification du champ crf1 du registre d'état cr. (en (en comparant le résultat obtenu à 0.0)comparant le résultat obtenu à 0.0)

Page 17: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 17

Sémantique du mnémonique (instruction LSU)Sémantique du mnémonique (instruction LSU)

Mnémoniques avec/sans "x", avec/sans "u"Mnémoniques avec/sans "x", avec/sans "u""x" => adressage indirect avec index."x" => adressage indirect avec index." " => adressage indirect avec déplacement." " => adressage indirect avec déplacement."u" => modification du registre qui a servi de base au "u" => modification du registre qui a servi de base au

calcul d'adresse de l'opérande en mémoire.calcul d'adresse de l'opérande en mémoire." " => pas de modification." " => pas de modification.

lwz rD,d(rA)lwz rD,d(rA) le mot d'adresse d + (rA) le mot d'adresse d + (rA) ->-> rD rD

lwzu rD,d(rA)lwzu rD,d(rA) le mot d'adresse d + (rA) le mot d'adresse d + (rA) ->-> rD et d + (rA) rD et d + (rA) ->-> rA rA

lwzux rD,rA,rBlwzux rD,rA,rB le mot d'adresse (rA) + (rB) le mot d'adresse (rA) + (rB) ->-> rD et (rA) + (rB) rD et (rA) + (rB) ->-> rA rA

Page 18: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 18

Sémantique du mnémonique (instruction LSU)Sémantique du mnémonique (instruction LSU)

lwzu r3,20(r1)lwzu r3,20(r1) avec r1 = 0x0000C000avec r1 = 0x0000C000

contenu du mot d'adresse 0x0000C014 contenu du mot d'adresse 0x0000C014 r3 r3

0x0000C014 0x0000C014 r1 r1

lwzx r9,r6,r4lwzx r9,r6,r4 avec r6 = 0x00002000 et r4 = 8avec r6 = 0x00002000 et r4 = 8

contenu du mot d'adresse 0x00002008 contenu du mot d'adresse 0x00002008 r9 r9

lwz r7,4(r0)lwz r7,4(r0)

contenu du mot d'adresse 0x00000004 contenu du mot d'adresse 0x00000004 r7 r7

Page 19: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 19

Instructions de branchementInstructions de branchement

Il existe deux types d'instruction de branchement :Il existe deux types d'instruction de branchement : sans condition, toujours effectués.sans condition, toujours effectués.

conditionnels, effectués suivant des conditions :conditionnels, effectués suivant des conditions : soit valeur d'un bit du registre d'étatsoit valeur d'un bit du registre d'état

soit le contenu du registre ctrsoit le contenu du registre ctr

Si adr est l'adresse en mémoire de l'instruction de Si adr est l'adresse en mémoire de l'instruction de

branchement, adr + 4 peut être sauvegardée ou branchement, adr + 4 peut être sauvegardée ou

non dans le lr (Link Register).non dans le lr (Link Register). branch sans sauvegarde branch sans sauvegarde

branch avec sauvegarde (le mnémonique se termine par l)branch avec sauvegarde (le mnémonique se termine par l)

Page 20: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 20

Instructions de branchementInstructions de branchement

Il existe plusieurs façons de déterminer l'adresse de Il existe plusieurs façons de déterminer l'adresse de

l'instruction à exécuter si le branchement est l'instruction à exécuter si le branchement est

effectué : effectué : en précisant le déplacement par rapport à l'adresse de en précisant le déplacement par rapport à l'adresse de

l'instruction branch (branchement relatif)l'instruction branch (branchement relatif)

en précisant que cette adresse est dans le lren précisant que cette adresse est dans le lr

en précisant que cette adresse est dans le ctren précisant que cette adresse est dans le ctr en précisant l'adresse exacte de l'instruction (branchement absolu)en précisant l'adresse exacte de l'instruction (branchement absolu)

Page 21: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 21

Instructions de branchementInstructions de branchement

b -40b -40 Si l'instruction est située à l'adresse adr, l'instruction exécutée Si l'instruction est située à l'adresse adr, l'instruction exécutée

après "b -40" sera celle d'adresse adr - 40après "b -40" sera celle d'adresse adr - 40

btl crf3_GT,28btl crf3_GT,28 Si l'instruction est située à l'adresse adr et le bit GT du crf3 vaut 1 Si l'instruction est située à l'adresse adr et le bit GT du crf3 vaut 1

• alors l'instruction exécutée après "btl crf3_GT,28" sera celle d'adresse alors l'instruction exécutée après "btl crf3_GT,28" sera celle d'adresse adr + 28, et adr + 4 sera sauvegardé dans le lr. adr + 28, et adr + 4 sera sauvegardé dans le lr.

• sinon l'instruction exécutée après "btl crf3_GT,28" sera celle d'adresse sinon l'instruction exécutée après "btl crf3_GT,28" sera celle d'adresse adr + 4, et le lr ne sera pas modifié. adr + 4, et le lr ne sera pas modifié.

bflr crf2_EQbflr crf2_EQ Si l'instruction est située à l'adresse adr et le bit EQ du crf2 vaut 0 Si l'instruction est située à l'adresse adr et le bit EQ du crf2 vaut 0

• alors l'instruction exécutée après "bflr crf2_EQ" sera celle dont alors l'instruction exécutée après "bflr crf2_EQ" sera celle dont l'adresse est contenue dans le lr. l'adresse est contenue dans le lr.

• sinon l'instruction exécutée après "bflr crf2_EQ" sera celle d'adresse sinon l'instruction exécutée après "bflr crf2_EQ" sera celle d'adresse adr + 4.adr + 4.

Page 22: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 22

Développement de programmes, C <=> MnémoniqueDéveloppement de programmes, C <=> Mnémonique

#define #define IMAX 100IMAX 100main() { main() {

int N, int i;int N, int i;N = 0; N = 0; (for i = 1; i < IMAX; i++)(for i = 1; i < IMAX; i++)

N = N + i;N = N + i;}}

ETI0ETI0 equ 100equ 100ETI1 ETI1 li r8,0li r8,0 li r9,1li r9,1

ETI2ETI2 cmpi crf3,r9,ETI0cmpi crf3,r9,ETI0 bf crf3_LT,ETI3-*bf crf3_LT,ETI3-* add r8,r8,r9add r8,r8,r9

addi r9,r9,1addi r9,r9,1 b ETI2-*b ETI2-*

ETI3ETI3

Page 23: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 23

Développement de programmes, C <=> MnémoniqueDéveloppement de programmes, C <=> Mnémonique

Un programme en  »mnémonique" :Un programme en  »mnémonique" : étiquettesétiquettes directives d'assemblagedirectives d'assemblage mnémoniques (incluant des facilités)mnémoniques (incluant des facilités) ** #define IMAX 100#define IMAX 100IMAXIMAX equ 100 equ 100 ** main () {main () { ** int N, int i; N <=> r8int N, int i; N <=> r8 , i <=> r9, i <=> r9** NN = = 0;0;

aorg 0x0E002000aorg 0x0E002000mainmain li r8,0li r8,0* * (for i = 1; i < IMAX; i++)(for i = 1; i < IMAX; i++)

for_initfor_init li r9,1 li r9,1

for_loopfor_loop cmpi crf3,r9,IMAXcmpi crf3,r9,IMAX bf crf3_LT,for_end-*bf crf3_LT,for_end-*

** N = N + i;N = N + i;for_bodyfor_body add r8,r8,r9add r8,r8,r9for_incrfor_incr addi r9,r9,1addi r9,r9,1

b for_loop-*b for_loop-*for_endfor_end** }}

Page 24: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 24

Développement de programmes, édition de lienDéveloppement de programmes, édition de lien

Fic1.c

Fic2.c

Fic3.c

Fic1.asm

Fic2.asm

Fic3.asm

Fic1.obj

Fic2.obj

Fic3.obj

compilation assemblageÉdition de lien

Fic.exe

Page 25: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 25

MIPS R4400MIPS R4400

Page 26: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 26

AMD K6-2AMD K6-2

Page 27: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 27

AMD K6-IIIAMD K6-III

Page 28: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 28

AMD AthlonAMD Athlon

Page 29: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 29

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 30: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 30

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 31: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 31

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 32: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 32

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 33: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 33

Floating Point Unit: Etage de réductionFloating Point Unit: Etage de réduction

S1 exp1 mantisse1

H

S2 exp2 mantisse2

S1 exp’1  mantisse’1 S2 exp’2  mantisse’2

Comparaison exposantsModification d ’un exposant, Décalage d ’une mantisse

fadd

Page 34: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 34

Floating Point Unit: Etage de calcul Floating Point Unit: Etage de calcul

faddS1 exp’1 mantisse’1

H

S2 exp’2 mantisse’2

S exp mantisse

Page 35: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 35

Floating Point Unit: Etage de normalisationFloating Point Unit: Etage de normalisation

H

S exp mantisse

Suivant valeur de la mantisse, et de l ’exposantModification de l ’exposant, Décalages de la mantisse

S  exp ’ mantisse ’

Page 36: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 36

Développement de programmes, édition de lienDéveloppement de programmes, édition de lien

Fic1.c

Fic2.c

Fic3.c

Fic1.asm

Fic2.asm

Fic3.asm

Fic1.obj

Fic2.obj

Fic3.obj

compilation assemblageÉdition de lien

Fic.exe

Page 37: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 37

MIPS R4400MIPS R4400

Page 38: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 38

AMD K6-2AMD K6-2

Page 39: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 39

AMD K6-IIIAMD K6-III

Page 40: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 40

AMD AthlonAMD Athlon

Page 41: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 41

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 42: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 42

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 43: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 43

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 44: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 44

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 45: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 45

Développement de programmes, édition de lienDéveloppement de programmes, édition de lien

Fic1.c

Fic2.c

Fic3.c

Fic1.asm

Fic2.asm

Fic3.asm

Fic1.obj

Fic2.obj

Fic3.obj

compilation assemblageÉdition de lien

Fic.exe

Page 46: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 46

MIPS R4400MIPS R4400

Page 47: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 47

AMD K6-2AMD K6-2

Page 48: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 48

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 49: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 49

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 50: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 50

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 51: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 51

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 52: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 52

Développement de programmes, édition de lienDéveloppement de programmes, édition de lien

Fic1.c

Fic2.c

Fic3.c

Fic1.asm

Fic2.asm

Fic3.asm

Fic1.obj

Fic2.obj

Fic3.obj

compilation assemblageÉdition de lien

Fic.exe

Page 53: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 53

MIPS R4400MIPS R4400

Page 54: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 54

AMD K6-2AMD K6-2

Page 55: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 55

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 56: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 56

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 57: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 57

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 58: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 58

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 59: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 59

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 60: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 60

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 61: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 61

MIPS R4400MIPS R4400

Page 62: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 62

AMD K6-2AMD K6-2

Page 63: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 63

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 64: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 64

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 65: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 65

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 66: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 66

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 67: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 67

MIPS R4400MIPS R4400

Page 68: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 68

AMD K6-2AMD K6-2

Page 69: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 69

AMD K6-IIIAMD K6-III

Page 70: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 70

AMD AthlonAMD Athlon

Page 71: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 71

AMD K6-IIIAMD K6-III

Page 72: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 72

AMD AthlonAMD Athlon

Page 73: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 73

AMD K6-IIIAMD K6-III

Page 74: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 74

AMD AthlonAMD Athlon

Page 75: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 75

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 76: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 76

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 77: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 77

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 78: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 78

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 79: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 79

Développement de programmes, édition de lienDéveloppement de programmes, édition de lien

Fic1.c

Fic2.c

Fic3.c

Fic1.asm

Fic2.asm

Fic3.asm

Fic1.obj

Fic2.obj

Fic3.obj

compilation assemblageÉdition de lien

Fic.exe

Page 80: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 80

MIPS R4400MIPS R4400

Page 81: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 81

AMD K6-2AMD K6-2

Page 82: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 82

AMD K6-IIIAMD K6-III

Page 83: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 83

AMD AthlonAMD Athlon

Page 84: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 84

PowerPC 603 Structure internePowerPC 603 Structure interne

Bus Interface Unit

FetchUnit

BranchUnit

A0..A31 CTRL DH0..DH31 DL0..DL31

DispatchUnit

Instruction Unit

IntegerUnit XU

Load & StoreUnit LSU

Floating PointUnit FPU

Data Mem. Man.Unit

Inst. Mem. Man. Unit

CompletionUnit

Page 85: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 85

Structure interne: Instruction UnitStructure interne: Instruction Unit

Fetch Unit

La FU, va lire, en mémoire cache les instructions. Elle les dépose dans la queue.

PC

Dispatch Unit

La DU, lit, en queue les 2 premières instructions à exécuter. Si elle peut les distribuer aux unités d ’exécution, elle les ôte de la queue et les distribue.2 par cycle au maximum

Branch Unit

La BU, va lire, en queue les instructions de saut à exécuter. Si elle peut les exécuter, elle le fait et les ôte de la queue.1 par cycle maximum

Queue d ’instructions

XU LSU FPU

Page 86: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 86

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

....

Floating PointRegisters

fr0fr1fr2

fr29fr30fr31

instruction (de DU)op1

op2

étage réduction

étage calcul

étage normalis.

Completion Unit

FPU

Page 87: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 87

Structure interne: Floating Point UnitStructure interne: Floating Point Unit

étage réduction

étage calcul

étage normalisationH

Page 88: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 88

Vive la glande avec le BdEVive la glande avec le BdE

STOPSTOP

Page 89: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 89

Vive la glande avec le BdEVive la glande avec le BdE

Y’en a Y’en a Marre de Marre de Pougner !!Pougner !!

Page 90: CST 101 : Conception des systèmes de télécommunication

Cours Architecture des machines informatiques Page 90

Vive la glande avec le BdEVive la glande avec le BdE

Place au Place au sport !!!sport !!!