CoursArchiLFL3S1

7/17/2019 CoursArchiLFL3S1

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Cours VHDL – I

L3-S6 - Université de Cergy-Pontoise

Laurent Rodriguez – Benoît Miramond



Plan du ours

I – Historique de conception des circuits intégrés- HDL

- Mod!les de one"tions- VHDL

- Les mod!les de one"tions en #$%L- Les & 'ri(ues de 'ase

II – VHDL et FPGA- VHDL

- Synta)e et ty"age- Retour sur les 'ri(ues de 'ases- Retour sur la one"tion struturelle et om"ortementale en #$%L

Port ma"* +(uations logi(ues* ,a'les de vérités .it/ 000 Selet1- FPGA- Situer le 2P4- 5uest e (uun 2P4- 2lot de one"tion- Carte de dévelo""ement et environnement de ,P



7 – $%L 8 $ard9are %esri"tion Language -$istori(ue

41 %essin au miron

4 la main*au niveau transistor*

ave des sur:aes retangulaires ;

<= Com"le)ité des iruits limitée

> te/nologie des :ondeurs




B1 Les langages de desri"tions

Modélisation?Simulation?Cone"tion

@utils "laeurs-routeurs 8 %es0 ,e)tuelle Struture1 > 'i'liot/!(ue de om"osants

<= %essin au miron ou simulation




C1 %esri"tions s/émati(ue

4rrivée des inter:aes gra"/i(ues <= éditeurs de s/émas

> ergonomie- "orta'le- maintena'le- ar/iva'le




%1 4'stration :ontionnelle ou om"ortementale1

Aiveau da'stration "lus élevé 8

●Rédution du tem"s de one"tion●+::iaité des simulations●Aormalisation des é/anges●4ntii"ation●2ia'ilité●Porta'ilité●Maintena'ilité Réutilisa'ilité

Synt/étiseur logi(ue 8 le 5uoi D "lutEt (ue le omment DLa :ontion et non "lus seulement1 la struture



7 – $%L 8 $ard9are %esri"tion Language –Mod!les de desri"tions

@n distingue don "lusieurs niveau) demodélisation mod!les ou enore vues1 8●P/ysi(ues

● %imensions● Matériau)● ,ransistors● Mas(ues* 000

●Struturelles● 4ssem'lage de om"osants● $iérar/ie dinteronne)ions de

di::érents sous-ensem'le dont le "lus'as niveau est le transistor

●Com"ortementales● 2ontion réalisée● Le 5uoi D et non le Comment D




%egrés :inesse1 de modélisation




%egrés :inesse1 de modélisation du #$%L



7 – $%L 8 $ard9are %esri"tion Language –Mod!les de desri"tions et Synt/!se

Synthèse Logique

Physique

netlist

Mas(ues



7 – $%L 8 $ard9are %esri"tion Language –Synt/!se

L synthèse !ogique

,rans:orme le ode en une re"résentation struturelle de 'as niveaunetList1 utilisant les ellules de la 'i'liot/!(ue de la te/nologie visée:ondeur ou 2P410Ces mod!les sont souvent au :ormat #7,4L "our #$%L #$%L7nitiative ,o9ards #$%L Li'raries1 "our "ermettre la rétroannotation

des délais des "ortes10

L synthèse physique

,rans:orme une re"résentation struturelle de 'as niveau en unedesri"tion "/ysi(ue du iruit layout10+lle néessite une éta"e su""lémentaire de "laement et de routagedes "ortes0Le :ormat dFentrée des outils di::!re du #$%L0Les :ormats +%72 ou GA2 sont souvent utilisés0@n "eut alors onnaître les délais om"lets du au) interonne)ions* etles stoHés dans un :i/ier au :ormat S%2 Standard %elay 2ormat1"our rétroannoté le ode #$%L0



7 – $%L 8 $ard9are %esri"tion Language

Si"u!tion et#ou preu$e %or"e!!e

LFutilisation dFun $%L "ermet de dérire un syst!me matériel et de lesimuler <= un mod!le #$%L est un mod!le e)éuta'le07l est "ossi'le de lui a""li(uer des stimuli et dFo'server lFévolution dessignau) dans le tem"s grIe J un simulateur disret év!nementiel

&é!istion du circuit

Le langage est aussi utilisé omme :ormat de desri"tion dFentrée de la synt/!se DLa synt/!se est lFéta"e de tradution "réala'le J la réalisation"/ysi(ue du iruit



7 – $%L 8 $ard9are %esri"tion Language

%esri"tion :ormelle dun syst!me életroni(ue02ontionnement dun iruitStruture dun iruit#éri:iation -= Simulation* véri:iation :ormelle

,e)te <= Com"ortement tem"orel ou struturel dun iruit

Langage matériel #s Langages de "rogrammation lassi(ues <= Aotions de concurrence et dete"ps

Le 'ut des $%L 8 Si"u!tion et Synthèse

Synthèse Vs Co"pi!tion <= ,rans:ormer le ode $%L en un langage dérivant le iruit "orteslogi(ues interonnetées1 8 (et!ist

-= utilisation dun sous-langage de l$%L utilisé dit synt/étisa'le ty"i(uement e (ui na "as traitau) notions de tem"s10

Un grand nom're de $%Ls 8#erilog#$%L - #$%L-4MSSystemC?C>> - SystemC-4MSCon:luene C <= #erilog ou

#$%L14$%L 4ltera1000



#$%L#ery $ig/ S"eed 7ntegrated Ciruit - $ard9are %esri"tion Language1



77 – #$%L 8 2lot de one"tion #$%L1



Description d)un "odè!e%élaration dFentités* inter:ae ? onteneurCor"s dFar/iteture* ontenu%élaration de on:iguration* ontenu

Description d)une !i'ririe%élaration de "a(uetageCor"s de "a(uetage

*nités de conception

77 – #$%L 8 Struture du langage



77 – #$%L 8 Unités de one"tion



L'entité est la description de l'interface du circuit . Elle correspond ausymbole dans les représentations schématiques :

77 – #$%L 8 Lentité

L+entité précise ,le nom du iruitLes "orts dentrée-sortie 8

Leur nomLeur diretion in* out* inout*0001Leur ty"e 'it* 'itKvetor* integer* stdKlogi*0001

Les "aram!tres éventuels "our les mod!les généri(ues

li'rary ieeeuse ieee0stdKlogiK6N0alluse ieee0numeriKstd0all

entity :a is port a* '* in 8 in std!ogic. s* out 8 out std!ogic 1end entity



Entity reg4 is port (

d0, d, d!, d" : in BIT# $$ données entrantesen, cl% : in BIT# $$ signau& entrantsq0, q, q!, q" : out BIT# $$ données sortantes

#

End entity reg4#

77 – #$%L 8 Lentité – e)em"le 8 registre N 'its



L'architecture est la description interne du circuit.

Elle est touours associée ) une entité.*ne m+me entité peut aoir plusieurs architecture.

Le mécanisme de configuration (décrit dans le -/L structurel permet

d'indiquer l'architecture rattachée ) une entité.

L'e&emple suiant montre un schéma de l'additionneur bit fa et !architectures possibles écrites en -/L :

77 – #$%L 8 4r/iteture –desri"tion des modules

rchitecture ar o% :a is sign! resultat 8 unsigned do/nto O1'egin resultat < O a1 > O '1 > O in1 s < resultatO1 out < resultat1end ar

rchitecture arQ o% :a is'egin s < a )or ' )or in out < a and '1 or a )or '1 and in1end ar



Comportementalee type correspond ) e&pliciter le comportement d1un mod2le par seséquations

Structurellee type correspond ) l1instanciation hiérarchique d1autres composants

77 – #$%L 8 4r/iteture –,y"e de desri"tions



77 – #$%L 8 4r/iteture –+)em"le dar/iteture om"ortementale



3ous les obets déclarés dans l1entité sont isibles dans l1architectureLe processus définit une séquence d1instructions qui, dans ce cas

émorisent les signau& d1entrée de mani2re conditionnelle

odifient systématiquement les signau& de sortie

ettent le processus en eille usqu1) un nouel é2nement

Les ariables (typées sont initialisées par défaut ) 5éro et conserentleur aleur d1une actiation ) l1autre

77 – #$%L 8 4r/iteture –+)em"le dar/iteture om"ortementale



L1architecture str de l1e&emple fait référence ) la m+me déclarationd1entité que le mod2le comportemental précédentElle est composée de ! parties :

La déclaration des composants utilisés

L1instanciation des composants et leur interconne&ion

6n peut utiliser une conne&ione&plicite par nom (latch

6u implicite par position (and!

haque instance a sa propre étiquette unique

*ne étape supplémentaire de configuration sera nécessaire pourassocier une entité ) chaque instance de composant utilisé dans lemod2le structurel

77 – #$%L 8 4r/iteture –4r/iteture struturelle



77 – #$%L 8 4r/iteture –+)em"le dar/iteture struturelle



77 – #$%L 8 4r/iteture –+)em"le dar/iteture struturelle

77 #$%L 8 4r/iteture



77 – #$%L 8 4r/iteture –Les om"osants de 'ase de la 'i'liot/!(ue

4,+S



7l faut instancier le composant ) tester8uis lui enoyer un certain nombre de stimulis qui alident lefonctionnementLe mod2le -/L du testbench est donc ) la fois comportemental etstructurel

77 – #$%L 8 +nvironnement de test – ,est Ben/



77 – #$%L 8 +nvironnement de test – ,est Ben/Code



Elle définit les associations entre les composants instanciés dans unmod2le et les entités de conception disponibles dans la biblioth2queLa partie 9port map1 associe les noms de ports de l1entité ) ceu& utilisésdans la déclaration du composant s1ils sont différents, sinon elle estinutile.

77 – #$%L 8 Con:iguration dFun mod!le

:i i d l i d



*tilisation du reg4 structurel

*tilisation du reg4 comportemental

77 – #$%L 8 Con:iguration de lenvironnement detest



7l e)iste un mode "lus sim"le (uinFutilise "as de délaration deon:iguration

7l utilise alors une instaniation direte*omme dans le :i/ier initial du regN

Mais on ne "eut "lus utiliser la struture

%or !!0

7l est en:in "ossi'le dFutiliser laon:iguration "ar dé:aut sans avoir J las"éi:ier don1* sFil e)iste une entitédFinter:ae identi(ue dans la 'i'liot/!(uede travail

77 – #$%L 8 Con:iguration direte



77 – #$%L 8 Résultat de la simulation



@rganisation Cours?,Ps?Proet

séanes de CM – dont -Q séanes :inales dédiées au Proetet "ré"aration de l+)am

ou T séanes de ,"sPré"aration des di::érents 'lo(ues logi(ues 4LU*Registres* 0001ContrEleurs – 2SM

Proet assem'lage et e)tension des 'lo(ues "réédents1> dé:inition dun 7S4 > instaniation mémoire



Bi'lio

● /tt"8??/dl0teleom-"ariste/0:r?inde)0/tml

● Le ours de Liene Q8

/tt"8??"erso-etis0ensea0:r?miramond?+nseignement?LQ?iruitsKnumeri(ues0/tml

● Le ours de Liene 38

/tt"8??"erso-etis0ensea0:r?miramond?+nseignement?L3?CoursK#$%LKQO0/tml

http://hdl.telecom-paristech.fr/index.html

http://perso-etis.ensea.fr/miramond/Enseignement/L2/circuits_numeriques.html

http://perso-etis.ensea.fr/miramond/Enseignement/L2/circuits_numeriques.html

http://hdl.telecom-paristech.fr/index.html

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