CIRCUITS Logiques programmables : PLD … · Entrées / sorties d’un P.A.L. combinatoire. ... Un...

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Circuits logiques programmables SILANUS & HORTOLLAND Circuits logiques programmables CPLD 2011-2012.DOC 1/8 Préambule : Le document qui suit aborde dans une première partie le fonctionnement des circuits logiques programmables simples, classés dans la catégorie SPLD (Simple PLD) dans certains catalogues. Puis des circuits à plus haut niveau d’intégration que sont les CPLD. Les autres circuits tels que les EPLD, FPGA, … ne sont pas abordés. 1. INTRODUCTION. 1.1. Concept. Les PLD (composants logiques programmables) sont des circuits logiques constitués de matrices de portes ET, OU, et NON Les PLD se programment grâce à un équipement qui s'intègre dans un outil de développement électronique. 1.2. Avantages. Grâce aux PLD, un constructeur de circuits logiques peut implanter certaines fonctions logiques complexes sur un seul circuit intégré. Cette façon de procéder rend plus efficace la conception, en réduisant : le nombre de circuits intégrés, l’interconnexion entre les boîtiers, la surface du circuit imprimé. Le nombre réduit de circuits intégrés et d'interconnexions limite les risques de pannes, ce qui entraîne une meilleure fiabilité. Les circuits logiques programmables offrent une certaine confidentialité dans la mesure où il est possible d’empêcher la lecture de leur programmation. 2. Après plusieurs année d’évolution et de concurrence entre plusieurs fabricants, le terme PLD ne concerne quasiment plus qu’une seule famille de composants les GAL (Generic Array Logic) conçus par la société LATTICE. Ce sont des circuits programmables et effaçables électriquement plusieurs fois. 3. Organisation élémentaire : PAL (Programmable Array Logic) PLD GAL PLD (Programmable Logic Devices) CPLD (Complex Programmable Logic Devices) CIRCUITS Logiques programmables : PLD et CPLD
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  • Circuits logiques programmables

    SILANUS & HORTOLLAND Circuits logiques programmables CPLD 2011-2012.DOC 1/8

    Prambule :

    Le document qui suit aborde dans une premire partie le fonctionnement des circuits logiques

    programmables simples, classs dans la catgorie SPLD (Simple PLD) dans certains catalogues. Puis des

    circuits plus haut niveau dintgration que sont les CPLD.

    Les autres circuits tels que les EPLD, FPGA, ne sont pas abords.

    1. INTRODUCTION.

    1.1. Concept.

    Les PLD (composants logiques programmables) sont des circuits logiques constitus de matrices de

    portes ET, OU, et NON

    Les PLD se programment grce un quipement qui s'intgre dans un outil de dveloppement

    lectronique.

    1.2. Avantages.

    Grce aux PLD, un constructeur de circuits logiques peut implanter certaines fonctions logiques

    complexes sur un seul circuit intgr. Cette faon de procder rend plus efficace la conception, en

    rduisant :

    le nombre de circuits intgrs, linterconnexion entre les botiers, la surface du circuit imprim.

    Le nombre rduit de circuits intgrs et d'interconnexions limite les risques de pannes, ce qui entrane une meilleure fiabilit.

    Les circuits logiques programmables offrent une certaine confidentialit dans la mesure o il est possible dempcher la lecture de leur programmation.

    2. Aprs plusieurs anne dvolution et de concurrence entre

    plusieurs fabricants, le terme PLD ne concerne quasiment plus

    quune seule famille de composants les GAL (Generic Array

    Logic) conus par la socit LATTICE. Ce sont des circuits

    programmables et effaables lectriquement plusieurs fois.

    3. Organisation lmentaire : PAL (Programmable Array Logic)

    PLD GAL

    PLD (Programmable Logic Devices) CPLD (Complex Programmable Logic Devices)

    CIRCUITS Logiques programmables :

    PLD et CPLD

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    Pour simplifier le schma, on utilise une reprsentation unifilaire des entres des fonctions ET.

    Exemple : donner lquation de S

    3.1. Entres / sorties dun P.A.L. combinatoire.

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    3.2. Entres / sorties dun P.A.L. registres.

    3.3. Entres / sorties dun P.A.L. OU-EXCLUSIF.

    4. Exemple de dcodage

    des rfrences.

    Indiquer les caractristiques du circuit : GAL16V8ZD-15QP

    Un circuit disposant de bascules en sortie peut raliser quel(s) composant(s) logique(s) classique(s) ?

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    5. La programmation de circuits logiques

    Plusieurs solutions sont possibles pour programmer les PLD. Elles dpendent essentiellement de loutil de

    dveloppement utilis.

    Logigramme (Schma logique)

    Langage ABEL.

    Langage VHDL.

    Langage Verilog.

    La programmation des PLDs ncessite un logiciel adapt pour le dveloppement du programme et un

    programmateur permettant de griller le circuit. En outre il est conseill de suivre la dmarche dcrite par

    lorganigramme suivant :

    Cahier des charges

    Mise en quation du problme

    Rsolution du problme sous forme dquations

    logiques, de table de vrit, de logigramme ou

    dalgorithme

    Saisie des quations logiques, de la table de vrit,

    du logigramme ou de lalgorithme avec le logiciel

    Simplification logique

    Gnration dun fichier au format JEDEC

    Simulation

    Programmation du PLD laide du fichier JEDEC

    et du programmateur

    PLD programm

    Choix du PLD en fonction

    du nombre dentres et de sorties

    tapes logicielles

    Analyse papier

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    5.1. Description du langage ABEL.

    Ce langage permet de dcrire le comportement dun composant logique

    programmable de diffrentes manires :

    Description par les quations logiques. Description arithmtique.

    Description par diagramme dtat. Description par une table de vrit.

    On appelle le fichier crit dans ce langage et destin la programmation dun

    composant programmable le fichier source. Il se compose de trois parties

    principales.

    Exemples de fichiers ABEL pour traiter un mme problme de faons diffrentes :

    5.2. Elaboration du fichier JEDEC.

    Cest le format de fichier gnralement utilis par les programmateurs de circuits

    logiques programmables. Il est constitu de la liste des interconnexions entre les

    lignes et les colonnes de la matrice du composant programmer.

    Ce fichier est obtenu par compilation du fichier source crit en langage ABEL.

    MODULE dist_boi;

    title 'Distributeur de boissons'

    dist_boi Device 'p16v8';

    Declarations

    "Inputs

    CN, CNS, CL, CLS pin 6, 7, 8, 9;

    "Outputs

    G,E,C,L,S pin 12, 13, 14, 15 istype 'com';

    Equations

    G = CN&CNS&(CL$CLS)#CL&CLS&(CN$CNS);

    E = CN&CNS&(CL$CLS)#CL&CLS&(CN$CNS);

    C = CN&CNS&(CL$CLS)#CL&CLS&(CN$CNS);

    L = CN&CNS&(CL$CLS);

    S = CN&CL&(CNS$CLS);

    End dist_boi

    MODULE dist_boi;

    title 'Distributeur de boissons'

    dist_boi Device 'p16v8';

    Declarations

    "Inputs

    CN, CNS, CL, CLS pin 6, 7, 8, 9;

    "Outputs

    G,E,C,L,S pin 12, 13, 14, 15 istype 'com';

    Equations

    Truth_table ([CN, CNS, CL, CLS]->[G,E,C,L,S]);

    [0, 0, 0, 0]->[0, 0, 0, 0, 0];

    [0, 0, 0, 1]->[

    [0, 0, 1, 0]->[

    [0, 0, 1, 1]->[

    [0, 1, 0, 0]->[

    [0, 1, 0, 1]->[

    [0, 1, 1, 0]->[

    [0, 1, 1, 1]->[

    [1, 0, 0, 0]->[

    [1, 0, 0, 1]->[

    [1, 0, 1, 0]->[

    [1, 0, 1, 1]->[

    [1, 1, 0, 0]->[

    [1, 1, 0, 1]->[

    [1, 1, 1, 0]->[

    [1, 1, 1, 1]->[

    end dist_boi;

    Fichier ABEL utilisant les quations : Fichier ABEL utilisant la table de vrit :

    ! : inversion

    & : ET

    # : OU

    $ : OU Exclusif

    Complter ci-contre la version utilisant une table de vrit, sachant que les entres sont actives ltat

    bas.

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    Les CPLD

    (Complex Programmable Logic Devices)

    Il existe 4 fabricants de CPLD : ALTERA, ATMEL, LATTICE et XILINX

    La prsentation qui suit naborde que les circuits de la famille ispMACH 4A de la socit

    Lattice

    Description fonctionnelle :

    Larchitecture fonctionnelle des circuits ispMACH 4A est constitue de plusieurs blocs de

    type PAL (PAL block) interconnects entre eux par une matrice centrale de commutation

    (central switch matrix)

    Exemple de macrocellule

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    Indiquer les caractristiques du circuit : ispMACH 4A5 32/32 12 JC