Chapitre 1 Introduction : le transistor MOS et la ...

Chapitre 1 Introduction : le transistor MOS et la miniaturisation, jusqu’où pourra-t-on aller et comment ?

Après un bref rappel sur le principe du transistor MOS, ce chapitre introduit les bases de la compréhension de tout ce qui motive cette étude. Ainsi, nous verrons pourquoi, aujourd’hui, les défis de la microélectronique sont et seront plus difficiles à relever. Pourquoi des effets parasites font leur apparition lorsque les dimensions sont réduites, pourquoi certains éléments en place depuis plus de 30 ans doivent être changés…et finalement, pourquoi il est de plus en plus question de "survie" du transistor MOS conventionnel. Les méthodes pour optimiser le MOS conventionnel seront analysées et permettront de mieux saisir ses limites et les efforts de développement qu’il reste encore à fournir. Ceci nous mènera naturellement vers de nouvelles architectures, basées en particulier sur le SOI (Silicon On Insulator), et la technologie SON (Silicon On Nothing), alternative douce, mais avec son lot de petites révolutions qui fait partie de la famille des transistors complètement déplétés. La loi de Moore trace le chemin à suivre depuis 35 ans, est-ce possible de continuer, comment, et avec quelles technologies ?


D. Chanemougame, Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

19

1.1 Le transistor MOS conventionnel

1.1.1 Principe et structure de base

Le transistor MOS (Metal Oxyde Semiconducteur) est la brique élémentaire de la technologie CMOS. Son fonctionnement repose sur le principe d’un interrupteur commandé. Deux réservoirs de porteurs de charge, la source et le drain (S/D), sont séparés par une barrière de potentiel constituée par le canal. Cette barrière est contrôlée par la 3e électrode, la grille, qui est séparée du canal par l’oxyde de grille constituant ainsi une capacité MOS. Si la barrière est suffisamment élevée, les porteurs ne peuvent pas passer de la source au drain, le transistor est bloqué. Si la barrière est basse, un canal se forme et le transistor est passant. Le passage des porteurs d’un réservoir à l’autre peut alors avoir lieu si un champ électrique latéral les entraîne de la source au drain, d’où la polarisation de drain.

Une telle configuration est obtenue sur Si avec deux jonctions PN tête-bêche formant un système NPN : source et drain sont dopés N, et le canal dopé P entre les deux constitue la barrière. La grille est dopée N comme la source et le drain (S/D) et le transistor constitué est alors un NMOS : les porteurs de charge assurant la conduction sont des électrons (figure 1-1a). Avec le système symétrique PNP et une grille P, c’est un PMOS, et les trous assurent la conduction. WS/C et WD/C représentent la largeur des zones de charge d’espace pour chacune des jonctions PN, source/canal et drain/canal, et Φd est la hauteur de barrière de la jonction (figure 1-1a). En ce qui concerne la capacité MOS (figure 1-1b), ΦS est le potentiel de surface, indiquant la courbure de bande, ΦF le potentiel de Fermi et Vg la polarisation de grille. Le champ vertical de la grille peut ainsi modifier la concentration de porteurs libres à l’interface oxyde/Si. Dans le cas d’un NMOS, il peut accumuler des trous, porteurs majoritaires du volume dopé P, augmentant ainsi la barrière Φd à la surface du Si. On parle alors

L

WS/C WD/C

source drain

grille

canal

EcEc N

P

N

EF

qΦF

Ec

EI

oxyd

ede

gril

le

qΦS

EvVgEF

grille canal substratqΦd

Figure 1-1: Exemple de structure de bande sur NMOS a) Configuration NPN et obtention d’une barrière énergétique dans la zone P entre les 2 zones N. b) Capacité MOS constituée par la grille, l’oxyde et le canal. Le couplage électrostatique entre grille et canal module la hauteur de la barrière entre source et drain à l’interface oxyde/silicium. Un canal peut alors se former à cette interface et autoriser le passage des électrons de la source vers le drain.

a) b)



20

d’accumulation. Au contraire, le champ peut repousser les trous de la surface et c’est la désertion (ou déplétion). Lorsqu’il est suffisamment fort, des électrons libres minoritaires des réservoirs S/D sont attirés vers l’interface. Pour un nombre suffisant d’électrons, on parle d’inversion surfacique de la population car le silicium dopé P au départ devient N en surface. On a alors une configuration (N+)N(N+) en surface. Plus l’inversion sera forte et plus la barrière sera diminuée, jusqu’à être annulée.

Les dimensions caractéristiques d’un transistor sont sa longueur de grille L, sa largeur W, l’épaisseur de l’oxyde de grille Tox, et éventuellement, la longueur "a" des zones source/drain (figures 1-2a et b). Les zones actives sont isolées l’une de l’autre par des tranchées d’oxyde, le STI (Shallow Trench Isolation), et la grille est isolée des autres électrodes par des espaceurs qui permettent également d’ajuster le dopage des source/drain et des extensions. Source, drain et grille sont dopés très fortement jusqu’à dégénérescence, le Si adopte alors un comportement quasi métallique. Xj caractérise la profondeur des extensions et détermine ∆L, la diffusion des extensions sous la grille, on peut alors noter que la longueur électrique effective est inférieure à L. Un siliciure est généralement utilisé pour les contacts (NiSi, CoSi2,…). Les équations présentées par la suite, sauf précision, sont valables pour le transistor long (L>1µm).

1.1.2 Tension de seuil et régimes de fonctionnement

La grille commande donc par effet de champ la hauteur de la barrière et autorise ou non la conduction. Même si l’effet du champ vertical est exponentiel comme nous le verrons quelques lignes plus bas, la transition entre les régimes bloqué et passant n’est pas instantanée. En conséquence, un niveau d’inversion a été défini comme le seuil entre ces deux régimes. Par convention, ce niveau d’inversion, appelé inversion forte, est atteint lorsque la concentration en porteurs minoritaires à l’interface oxyde/Si devient égale à la concentration des porteurs majoritaires dans le volume. Sur la figure 1-1b, cette condition d’inversion forte est donc obtenue lorsque le potentiel de surface ΦS vaut deux fois le potentiel de Fermi ΦF, soit ΦS= 2ΦF, avec :

a

W

LSTI

contacts active Si

substrat Si

grille

extension source

espaceur

L

oxyde de grille

source drain

STI

extension drain

canal

contact drain

contact sourcesiliciure

contact grille

Xj

∆L/2Figure 1-2: a) Structure générale d’un transistor MOS bulk conventionnel et b) design associé et longueurs caractéristiques.

a) b)



21

chF

i

NkT lnq n

φ⎛ ⎞

= ⎜ ⎟⎝ ⎠

[1.1]

où Nch est la concentration de dopants dans le canal, et ni la concentration intrinsèque de porteurs libres (ni =1.137.1010 cm-3 à 300K). Une telle définition permet d’être facilement associée à la polarisation de grille nécessaire pour remplir la condition d’inversion forte : la tension de seuil, Vth, dont l’expression simplifiée pour un transistor long est donnée ci-dessous,

depth FB DEP S FB F

ox

QV V V V 2

Cφ φ= + + = + + [1.2]

avec VFB la tension de bandes plates (ΦS=0) et qui correspond à la différence des travaux de sortie de la grille (ΦM) et du canal Si (ΦS), et VDEP la tension nécessaire pour passer des bandes plates à la désertion. Il est aussi possible de prendre en compte l’influence de la polarisation du substrat sur la couche d’inversion et donc sur la tension de seuil. Pour cela, on note KB le coefficient de substrat et l’expression de la tension de seuil devient :

( )th th0 B F B FV V K 2 V 2φ φ= + − − [1.3] avec VB la polarisation du substrat et Vth0 la tension de seuil pour

VB=0V et si 0 BB

ox

2q NK

Cε ε

= , où NB est la concentration de dopants du substrat et Cox la

capacité de l’oxyde de grille. Notons que la condition d’inversion forte donnée plus haut sera celle utilisée tout au long de ce manuscrit. Cependant, une autre condition d’inversion forte, plus naturelle, pourrait très bien être utilisée pour définir la tension de seuil. L’idée est d’annuler complètement la barrière Φd entre source et drain, et la condition devient alors ΦS=Φd avec

ext chd 2

i

N NkT lnq n

φ⎛ ⎞

= ⎜ ⎟⎝ ⎠

[1.4]

où Next est la concentration de dopants dans les extensions de source et de drain. Dans la pratique, on voit donc que cette condition donne une tension de seuil plus élevée. Nous verrons que la tendance est plutôt à l’augmentation du dopage canal pour un MOS conventionnel, mais nous verrons aussi l’intérêt d’un canal non dopé. Dans ce cas, l’écart sur Vth entre chacune des définitions peut atteindre presque 0.2V. Tout ceci illustre le fait que la tension de seuil reste une notion assez empirique et qu’il n’y a pas une définition plus rigoureuse que l’autre.

1.1.3 Faible inversion et caractéristiques sous le seuil

Ainsi, pour une polarisation de grille inférieure à la tension de seuil, il y a très peu de porteurs minoritaires et la barrière énergétique reste trop haute, on reste donc dans le régime bloqué. Néanmoins, il y a toujours statistiquement une partie des porteurs dont l’énergie thermique est



22

suffisante pour franchir la barrière. On obtient alors un courant de diffusion donné par [SKOTNICKI 00] :

2g thd

0eff

V VqVW kTId d 1 exp . exp qL q kT nkT

µ⎡ − ⎤⎛ ⎞⎛ ⎞ ⎡ ⎤⎛ ⎞= − − ⎢ ⎥⎜ ⎟⎜ ⎟ ⎜ ⎟⎢ ⎥⎝ ⎠⎝ ⎠ ⎣ ⎦ ⎝ ⎠⎣ ⎦

[1.5]

avec B

F B

Kn 1 1 d2 2 Vφ

= + = +−

, d correspondant au facteur d’effet de substrat.

Lorsque Vg=Vth, on obtient le courant au seuil, Ith=Id(Vg=Vth). La polarisation de grille a donc un effet exponentiel sur la barrière entre source et drain. On peut d’ailleurs remarquer qu’en traçant la courbe Id(Vg) sur une échelle semi-logarithmique, on obtient une droite dont la pente est l’inverse de ce que l’on appelle S, la pente sous le seuil,

g dep

D ox

V CkT kTS ln(10 ) n ln(10 ) 1 ln10(ln( I )) q C q

∂ ⎛ ⎞= = = +⎜ ⎟∂ ⎝ ⎠

[1.6]

Cdep est la capacité liée à la couche désertée dans le substrat. S s’exprime en mV et correspond à la tension qu’il faut appliquer sur la grille pour augmenter le courant d’une décade. Dans le cas d’un transistor idéal, n=1 (Cox>>Cdep), et S=60mV au minimum à 300K. La pente sous le seuil est donc un indicateur de l’efficacité de la commande de grille sur la modulation de la barrière, plus la valeur de S s’éloigne de 60mV et moins la commande est efficace. Dans un circuit logique, les transistors sont en alternance passants puis bloqués. L’idéal de l’état bloqué (Vg=0V, Vd≠0V) serait que le courant et donc la puissance (P=RI2) soient nuls. Cependant, à partir de l’équation [1.5], il apparaît en réalité que le courant Id n’est pas nul à Vg=0V. Multipliés par des millions de transistors, ce courant de fuite appelé IOFF se révèle donc très critique pour l’autonomie énergétique des applications mobiles. L’expression suivante permet d’en obtenir une valeur approchée :

7th thoff th

eff

V VWlog( I ) log( I ) log( 10 )S L S

−= − = − [1.7]

Toutes ces caractéristiques sous le seuil peuvent être obtenues à partir d’une courbe Id(Vg) tracée sur une échelle semi-logarithmique (figure 1-3).



23

1.1.4 Forte inversion

Dans ce régime, la polarisation de grille est supérieure à la tension de seuil, l’inversion de population est donc réalisée à l’interface oxyde/silicium. La densité de porteurs minoritaires est suffisamment forte pour annuler la barrière et former un canal entre les réservoirs de source et de drain, on parle alors de charge d’inversion (Qinv). Le transistor est donc dans le régime passant, et la conduction dépend alors de l’entraînement des porteurs de la source vers le drain par le champ électrique latéral. Ce champ de dérive créé par la polarisation du drain (Vd) détermine en fonction de son intensité deux régimes de conduction : le régime non saturé dit linéaire qui régit la conduction pour Vd<Vg-Vth, et le régime saturé pour Vd>Vg-Vth. Le champ supplémentaire au drain a pour effet de perturber localement le champ vertical de la grille, modifiant ainsi la charge d’inversion au drain par rapport à la source: à la source S

inv ox g thQ C (V V )= − [1.8]

et au drain D Sinv ox g th d invQ C (V V V ) Q= − − ≤ [1.9]

Pour le régime non saturé (Vd<Vg-Vth), en prenant la moyenne de la charge d’inversion entre source et drain, on obtient :

eff dderd inv ox g th d 2

µ Vv 1I Q WLC V V (1 d )VL 2 L

⎡ ⎤= = − − + ⋅⎢ ⎥⎣ ⎦ soit

d eff ox g th d dW 1I µ C V V (1 d )V VL 2⎡ ⎤= − − +⎢ ⎥⎣ ⎦

[1.10]

avec vder, la vitesse de dérive des porteurs, eff dder eff

µ Vv µ E

L= = , où E est le champ de

dérive, W et L les dimensions du transistor, d le coefficient d’effet de substrat et µeff la mobilité effective des porteurs dans le canal de conduction.

IOFF

Vth

Ith

log(Id)

Vg

inversion forteinversion faible

S-1

Figure 1-3: Courbe Id(Vg) illustrant la séparation établie par la tension de seuil entre inversions faible et forte, et regroupant les principales caractéristiques sous le seuil.



24

L’équation [1.9] montre ainsi que si Vd=Vg-Vth, la charge d’inversion peut totalement s’annuler au drain créant ainsi un pincement de la couche d’inversion au drain. Lorsque Vd> Vg-Vth, ce point de pincement se déplace vers la source. Dès lors, la charge d’inversion ne peut plus être considérée constante et comme la simple moyenne entre source et drain. En particulier, le courant Id ne dépend plus de Vd et sature. On entre alors dans le régime saturé.

2dsat eff ox dsat

eff

1 WI µ C V2 L

= [1.11] et g thdsat

V VV

1 d−

=+

.

Dans le régime de saturation, un autre paramètre très important est obtenu, le courant de saturation ION, qui est défini comme la valeur de Idsat lorsque Vg=Vdd la tension d’alimentation. ION est directement reliée à la vitesse du transistor par la relation t=Q/ION (figure 1-4). Ce paramètre est donc capital pour améliorer les performances des circuits (processeurs, mémoires etc.). D’ailleurs, étant proportionnel à la charge, on voit qu’il faudra le maximiser en utilisant des leviers indépendants de la charge d’inversion. Les chapitres 3 et 5 détailleront quels sont ces leviers.

En parallèle de ce régime de saturation qui correspond à l’annulation de la charge d’inversion au drain, la vitesse de dérive des porteurs peut aussi atteindre une limite lorsque le champ de dérive dépasse une valeur critique. On parle de saturation de la vitesse des porteurs, à ne pas confondre avec le régime de saturation, d’autant plus que ce phénomène peut se produire hors du régime de saturation, notamment dans des régions où le champ varie très rapidement (plus de détails dans le chapitre 3).

1.1.5 Graphe ION/IOFF et spécifications des familles technologiques

Les paramètres ION et IOFF apparaissent donc comme de très bons indicateurs des performances d’un dispositif. D’un coté, IOFF caractérise les fuites du transistor et donc sa consommation statique, de l’autre, ION indique sa vitesse. Ainsi, de génération en génération, la quête de la microélectronique consiste donc à fabriquer un transistor avec le rapport ION/IOFF le plus élevé

Vd

Id

Vg augmente

saturénon saturé

Vg

Id

Vdd

Vg=Vdd

Vdd

ION@Vdd

Vd=Vdd

Figure 1-4: Courbes Id(Vd) et Id(Vg) d’un transistor MOS. Les régimes non saturé et saturé sont séparés sur la courbe Id(Vd) par la courbe Id(Vd=Vg-Vth). Le courant ION est obtenu lorsque Vg=Vd=Vdd.



25

possible. Le graphe ION/IOFF constitue ainsi une des principales figures de mérite utilisées pour évaluer et comparer rapidement les performances de plusieurs dispositifs (figure 1-5a).

Néanmoins en fonction des applications, des compromis sont faits : priorité à la vitesse et la puissance statique consommée est secondaire, ou alors l’inverse, une très faible consommation et l’exigence sur la vitesse est moindre. Il existe donc deux principales familles de transistor : le transistor HP (High Performance) très rapide mais avec des courants de fuite relativement élevés, et le transistor LSTP (Low Stand-by Power) qui privilégie une faible consommation tout en maintenant un courant de saturation assez élevé (figure 1-5b). Les choix dépendent donc des applications, par exemple, microprocesseur pour le HP, et téléphonie mobile pour le LSTP. Les spécifications technologiques et électriques projetées par l’ITRS (International Technological Roadmap for Semiconductors) pour chaque famille et génération sont illustrées dans le tableau ci-dessous [ITRS 03].

RAPIDITEBASSE CONSOMMATION

HPGPLSTP LoP

L di

min

ue

Objectif idéal

Figure 1-5: a) Graphe ION/IOFF pour des NMOS à Vdd=0.9V, obtenu avec le logiciel de modélisation analytique MASTAR [SKOTNICKI 88] [SKOTNICKI 03]. La longueur de grille varie de 100 à 30nm entraînant une hausse du courant de saturation ION et aussi du courant de fuite IOFF. b) Familles de transistors : HP, (haute performance), GP (General

Purpose), LoP ou LP (Low operation Power) et LSTP (Low Stand-by Power).

HPLSTP 100 90 65 45 32 22

Année de mise en production 2003 2004 2007 2010 2013 2016

980 1110 1510 1900 2050 2400410 440 510 760 880 860

3.00E+01 5.00E+01 7.00E+01 1.00E+02 3.00E+02 5.00E+021.00E-02 1.00E-02 2.50E-02 6.00E-02 8.00E-02 1.00E-01

45 37 25 18 13 975 65 37 25 18 131.3 1.2 0.9 0.7 0.6 0.52.2 2.1 1.6 1.3 1.1 1

Vdd (V) 1.2 1.2 1.1 1 0.9 0.8

nœuds technologiques

ION (A/µm)

IOFF(nA/µm)

Lg (nm)

Tox (nm)

a) b)



26

1.2 Effets parasites du transistor fortement submicronique

1.2.1 Les effets canaux courts : SCE et DIBL

Sur la figure 1-5, on a pu constater que la diminution de la longueur de grille entraîne une augmentation du courant de fuite IOFF. Ceci est dû à des effets de couplage électrostatique entre la source et le drain sur les transistors de faible longueur de grille. En effet, les zones de charge d’espace (ZCE) des jonctions, source/substrat et drain/substrat, s’étendent principalement dans le substrat (dopage faible). En réduisant la longueur de grille, elles se rapprochent de plus en plus jusqu’à ce qu’elles se recouvrent en partie (figure 1-6a). A ce moment, la charge de déplétion dans le canal de conduction est en grande partie contrôlée par les jonctions et non par la grille. Dans un transistor long, le champ vertical de grille commence par déserter le canal et réalise ensuite l’inversion. Ici, la déplétion étant déjà induite par les jonctions, l’inversion sera atteinte plus vite en fonction de Vg. Cet "effet canal court" ou SCE (Short Channel Effect) se traduit alors par un abaissement de la barrière entre source et drain (figure 1-6a) et donc par une baisse de la tension de seuil mesurée en régime non saturé (figure 1-6b).

En plus du SCE, la polarisation du drain (Vd) a également un effet sur la barrière de potentiel puisque l’extension de la ZCE au drain dépend de Vd. En conséquence, sur transistor court, Vd induit un abaissement supplémentaire de la tension de seuil appelé DIBL (Drain Induced Barrier Lowering) (figures 1-6a et b).

Vth

L

SCE

DIBLVth @Vd=1V

Vth @Vd=0.1V

réduction de L

EC

SCE

DIBL

Vd

source drain

ZCE

barrière de potentiel Φd

log(Id)

Vg

transistor long @Vd=0.1V

transistor court

@Vd=1V

SCE

DIBL

@Vd=0.1V

IOFF

Figure 1-6: a) Illustration de l’effet de la réduction de la longueur de grille sur la barrière de potentiel. Lorsque les zones de charges d’espace (ZCE) des jonctions source/substrat et drain/substrat se recouvrent, le couplage électrostatique augmente entre source et drain et abaisse la barrière (SCE+DIBL). La grille perd ainsi une partie du contrôle. Impacts du SCE et du DIBL sur b) la tension de seuil et c) sur les courants de fuites.

a) b)

c)



27

Ces effets sont regroupés sous le terme générique "effets canaux courts", et traduisent une perte de contrôle du champ de grille sur le canal de conduction par rapport à un transistor long, on parle également d’intégrité électrostatique du canal. La modulation de la grille sur la barrière de potentiel est moins efficace, ce qui entraîne une dégradation de la pente sous le seuil. De plus, l’abaissement non contrôlé de la barrière provoque une chute de la tension de seuil et une augmentation des courants de fuite (figure 1-6c).

1.2.2 Les résistances séries

Pour le transistor submicronique, les effets de résistances série sont une cause relativement importante de perte de performance. La résistance totale sur un transistor peut être décomposée ainsi : la résistance du canal de conduction et la résistance d’accès globalement liée à la jonction et au contact (de source ou de drain) ainsi qu’aux interconnexions. Cette résistance d’accès RS entraîne une chute de potentiel aux bornes réelles du canal (S’ et D’) et entre source et grille (G et S’, voir figure 1-7a). On a ainsi : GS' G S dV V R I= − et D' S' G S dV V 2R I= −

RS peut être à son tour décomposée, comme le montre la figure 1-7b, en quatre composantes en série : la résistance de recouvrement des extensions sous la grille (Rrecouv), les résistances de l’extension (Rext), de la jonction (RS/D) et finalement de la zone de contact (Rcont, siliciure et interface siliciure/silicium). RS peut donc être améliorée en diminuant ces résistances. En particulier, remplacer le siciliciure de cobalt (CoSi2) par du siliciure de nickel (NiSi) permet d’améliorer Rcont de 30%. L’expression de Idsat ne dépend pas de Vd, mais de VGT=Vg - Vth (équation [1.11]). En prenant en compte RS, on a alors VGT=Vg - Vth - RSIdsat= VGT0 - RSIdsat, la nouvelle expression de Idsat devient alors :

Dsat0Dsat

S Dsat0 S Dsat0

GT 0 GT 0 eff c

II 2R I R I1V V L E (1 d )

=+ −

+ +

[1.12]

et GT 0

2

Dsat0 sat ox.GT 0 eff c

VI .W .C

V L E (1 d )ν

⎛ ⎞= ⎜ ⎟⎜ ⎟+ +⎝ ⎠

[1.13]

RcanalRrecouv

Rext RS/D

Rcont

G

S S' D' D

RSRS Figure 1-7: a) Schéma électrique d’un transistor réel avec prises en compte des résistances séries. b) Décomposition de la résistance d’accès RS en quatre résistances en série propre aux transistors (les résistances d’interconnexion ne sont représentées).

a) b)



28

avec Ec, le champ critique à partir duquel la vitesse de dérive des porteurs sature et atteint sa limite vsat (voir chapitre 3). Nous verrons dans la suite que les moyens utilisés pour améliorer RS peuvent dégrader le contrôle des effets canaux courts.

1.2.3 Déplétion de grille et quantification des porteurs de la couche d’inversion : définition de l’EOT

De la même manière que les bandes énergétiques de conduction et de valence du canal se courbent sous l’effet d’une polarisation de grille, ce phénomène se produit dans le matériau de grille, le polysilicium, entraînant alors une déplétion comme dans tous matériaux semiconducteurs (figure 1-8a). Le polysilicium (polySi) est extrêmement dopé, jusqu’à la limite de solubilité des dopants [JOSSE 00], en conséquence, la profondeur de déplétion est très réduite et vaut au minimum 4Å. Cette couche déplétée agit donc comme un isolant et a pour effet d’augmenter l’épaisseur effective du diélectrique de grille. Pour pouvoir faire la comparaison avec un oxyde SiO2 pur, la notion d’EOT (Equivalent Oxide Thickness, ou épaisseur d’oxyde pur équivalente) est utilisée. Ainsi, cette déplétion de 4Å dans le polySi équivaut à 1.3Å de SiO2 à cause du rapport des permittivités diélectriques (εSi=12 et εSiO2=4).

Avec un oxyde de grille de 50Å ou plus, cet effet est à juste titre négligé, mais sur les technologies actuelles, la polydéplétion représente au minimum 8% de l’EOT, et cette tendance ira en s’aggravant. Une solution très fortement développée en ce moment pour l’éliminer est d’utiliser une grille métallique (détaillé par la suite). Un autre effet, localisé cette fois à l’interface oxyde/canal de conduction, participe à l’augmentation de l’EOT. En effet, en inversion forte, la courbure de bande est assez forte pour créer un puits de potentiel triangulaire dont la largeur est de l’ordre de grandeur de la longueur d’onde des porteurs. Dans un tel puits, les niveaux d’énergie sont quantifiés, et la densité de porteurs doit être calculée non pas avec la distribution classique de Maxwell-Boltzmann mais en résolvant le système d’équations couplées de Schrödinger et Poisson (cet aspect est

CdarkCdep Cox

εSi=12 εSiO2=3.9 εSi=12

EF

Ec

oxyd

ede

gril

le

EvEF

polysilicium de grille

canal substrat

Ec

Ev

edark

einv

edep

Figure 1-8: a) Structure de bande d’un NMOS en inversion forte avec prise en compte de la déplétion dans le polysilicium, et de la quantification des niveaux d’énergie dans la couche d’inversion [SKOTNICKI 03]. b) Schéma équivalent des capacités en série. a)

b)



29

développé dans le chapitre 4). La répartition ainsi obtenue indique que le maximum de porteurs ne se trouvent plus à l’interface, mais décalé d’environ 10Å dans le canal (figure 1-8a). Contrairement à la polydéplétion, cette zone appelée "darkspace" est parfaitement incompressible. Finalement, c’est L’EOT qui est augmenté, entraînant une diminution du couplage capacitif entre la grille et le canal (figure 1-8b) et donc du courant de saturation.

1.2.4 Les fuites de grille

La réduction de l’épaisseur de l’oxyde de grille reste un des principaux leviers pour améliorer les performances. Le couplage capacitif entre grille et canal est intensifié ce qui augmente la densité de charge d’inversion et donc le courant de saturation. La silice, SiO2, est l’oxyde de grille naturel et de référence qui a rendu possible le succès fulgurant du silicium comme matériau de base de la microélectronique. Pour des épaisseurs supérieures à 20Å, le courant qui traverse l’oxyde, sous l’action du champ vertical de grille et par effet tunnel, reste trop faible pour dégrader le courant de fuite global du transistor, IOFF. Les premiers signes de faiblesses du SiO2 se manifestent en dessous de 20Å car le courant tunnel devient la principale composante du courant IOFF. En dessous de 10Å, outre les problèmes de réalisation technologique, la fuite par la grille est de l’ordre de grandeur du courant de saturation. La solution consiste donc à augmenter l’épaisseur de la barrière tunnel, donc du diélectrique de grille, tout en gardant un EOT extrêmement faible, ce qui est possible en utilisant des matériaux diélectriques différents de la silice et dit à haute permittivité électrique (High K, K=ε). L’emploi de SiO2 nitruré, dont la permittivité est légèrement supérieure, a permis de repousser l’échéance, donnant ainsi un peu plus de temps au développement de ces High K (option décrite par la suite).

Jg simulé

Jg limite

EOT

au-delà de ce point, l'oxyde nitruré ne permet plus de

satisfaire la limite acceptable de fuite de grille

90nm 65nm 45nm 32nm 22nm Figure 1-9: Densité de courant de fuite à travers l’oxyde nitruré de grille, calculée en fonction de l’EOT nécessaire et prédit par l’ITRS jusqu’en 2018 pour le LSTP. La densité de courant limite est également donnée [ITRS 03].



30

La figure 1-9 illustre cette problématique face à la loi de Moore. A partir des EOT prévues pour tous les nœuds technologiques LSTP des 13 prochaines années, la densité de courant de fuite de grille à travers un oxyde nitruré est calculée, puis comparée à la limite acceptable de fuite de grille. Il apparaît donc clairement qu’avec de telles spécifications, en dessous du 90nm, l’oxyde nitruré ne pourra plus assurer une fuite acceptable. Les High K n’étant toujours pas disponibles pour la production, pour le 65nm et même pour les débuts du 45nm, l’oxyde nitruré reste donc le meilleur matériau. Les spécifications devront donc être revues à la baisse.

1.3 Repousser le bulk jusqu’à ses dernières limites

1.3.1 Améliorer le contrôle des effets canaux courts

La transformation "tension-dopage" développée par [SKOTNICKI 88] permet d’obtenir des expressions analytiques des effets canaux courts en les reliant assez simplement aux principaux paramètres technologiques du transistor. Ainsi, le SCE et le DIBL peuvent être modélisés à l’aide des équations suivantes [SKOTNICKI 03] :

2j ox _ el depSi

d2ox eff effeff

X T TSCE 0.64 1

L LLε φε

⎛ ⎞= +⎜ ⎟⎜ ⎟

⎝ ⎠ [1.14]

2j ox _ el depSi

d2ox eff effeff

X T TDIBL 0.8 1 V

L LLεε

⎛ ⎞= +⎜ ⎟⎜ ⎟

⎝ ⎠ [1.15]

avec eff g jL L 0.8X= −

Xj est la profondeur des extensions, Tdep est la profondeur de déplétion (ZCE), Tox_el, l’épaisseur électrique du diélectrique de grille (EOT), Vd, la tension appliquée au drain, et Leff la longueur de grille effective électrique. L’impact sur la tension de seuil en régime saturé est ainsi :

ch depth _ sat FB F

ox _ el

qN TV V 2 SCE DIBL

Cφ= + + − − [1.16]

Grâce aux expressions précédentes, de nombreux leviers émergent afin de minimiser le SCE et le DIBL. Ces leviers, Tox, Tdep, Xj et Leff, ont l’avantage d’être des paramètres technologiques sur lesquels il est possible d’agir directement. Pour Tox, nous avons vu que sa réduction améliore le contrôle de la grille sur le canal mais entraîne aussi une hausse de la fuite par effet tunnel. Les solutions envisagées seront abordées au paragraphe 1.3.2.2. L’impact de chacun des autres paramètres est fortement lié à l’optimisation du dopage du transistor.

1.3.1.1 Augmentation locale du dopage canal : implantation des poches

En réduisant Tdep, le moment où les ZCE se recouvriront est retardé. Tdep représente la profondeur de la ZCE des jonctions source/canal et drain/canal. La ZCE s’étend



31

principalement dans le canal à cause de son faible dopage en comparaison de la source et du drain. Pour réduire l’extension de la zone déplétée, il suffit donc d’augmenter le dopage du canal Nch :

( )sidep d B

ch

2T VqN

ε φ= − [1.17]

Cette augmentation du dopage canal doit être effective uniquement sur transistor court et ne pas affecter la tension de seuil d’un transistor long. A cette fin, des implantations ioniques de dopants du même type que le canal sont utilisées. Elles sont tiltées et auto-alignées avec la grille afin d’être localisées autour des extensions, d’où le nom de "poche" [Bouillon 97] (figure 1-10a). Ainsi, ces implantations n’ont d’effet que sur transistors courts et permettent de contrer les effets canaux courts (figure 1-10b). Sur le même principe, des "halos" sont implantés plus profondément (plus forte énergie) de manière à réduire l’extension des ZCE sous le canal de conduction afin de réduire les risques de perçage volumique (création d’un canal de conduction parasite et enterré, non contrôlé par la grille). La limitation principale de ces implantations de poches est que les dopants supplémentaires dans le canal interagissent avec les porteurs entraînant une dégradation de la mobilité. Cet aspect sera développé plus en détail dans le chapitre 3.

1.3.1.2 Limiter la diffusion des extensions : jonctions ultra fines et recuits rapides

L’apparition des effets canaux courts est directement liée à la proximité des extensions de chacune des jonctions et donc, à la longueur de grille électrique Leff. Plus Leff diminue et plus les effets canaux courts sont amplifiés. Augmenter Leff constitue donc un moyen supplémentaire pour améliorer le contrôle. Or, ce sont donc les extensions et leur diffusion latérale qui déterminent Leff, notamment à travers le principal paramètre technologique lié aux extensions, Xj. La profondeur des extensions contribue à Leff par deux mécanismes distincts. Tout d’abord,

substrat Si

pocheshalos

-0.4

-0.2

0

0.2

0.4

0.6

0.8

10 100 1000Lgrille (nm )

Vth

_lin

ea

ire

(V

)

Dose des poches 4.1013cm -3

2.1013cm -3

1.1013cm -3

Pas de pochesZCE

source drain

Figure 1-10: a) Implantations des poches et halos après celles des extensions (LDD). Ces implantations augmentent le dopage moyen du canal uniquement sur transistors courts. b) Effet de l’implantation des poches sur la tension de seuil. Plus la longueur de grille diminue et plus le dopage moyen du canal augmente, contrant ainsi es effets canaux courts (chute modérée de la tension de seuil) [MONFRAY 03]..

a) b)



32

Xj est directement proportionnel à la diffusion latérale des extensions, plus il sera faible, plus la diffusion ∆L sera limitée et plus Leff sera élevée [SKOTNICKI 02] : jL 0.8X∆ = et donc elec eff g jL L L 0.8X= = − [1.18]

Des espaceurs sont aussi couramment utilisés pour absorber une partie de la diffusion latérale et ainsi limiter ∆L. Ensuite, plus Xj sera faible, et plus les lignes de champ électrique entre source et drain seront grandes, augmentant ainsi Leff. En réduisant Xj, Leff est augmentée, et ces deux effets participent à limiter les effets canaux courts.

Technologiquement, des telles jonctions fines sont obtenues en implantant les dopants à très faible énergie et forte dose afin de limiter la profondeur et que la résistance série soit réduite au maximum. La technique généralement employée est l’implantation ULE (Ultra Low Energy) qui utilise une tension d’implantation minimum de 250V, mais d’autres sont développées comme le PLAD (Plasma Doping) qui peut implanter avec des tensions autour de 100V. Pour plus de détails sur les problématiques de l’implantation à faible énergie, voir le travail de thèse de [LALLEMENT 05]. En plus de l’implantation, il faut que les dopants soient insérés en site substitutionnel afin d’être électriquement actifs. C’est le rôle des recuits thermiques qui sont également responsables de la diffusion des dopants à cause des budgets thermiques mis en jeu. Le principe général de toutes les techniques de recuit actuellement en développement est donc de monter très rapidement à haute température pour activer les dopants, l’ensemble de l’opération devant être le plus bref possible afin de limiter la diffusion. Les recuits couramment utilisés en production sont les recuits RTP (Rapid Thermal Process) de type "spike" où les rampes atteignent plusieurs centaines de degrés par seconde pour un plateau de 100ms à 1s à la température d’activation. D’autres techniques limitant encore plus la diffusion (recuits dit non diffusant) sont à l’étude, comme les recuits "flash" (décharge plasma ou flash puissant à partir de lampes, T~1300°C, t~10-3s) ou laser (T~1300°C, t~10-6s) [DUMONT 05] [POUYDEBASQUE 05].

substrat Si

source drain

substrat Si

source drain

∆L/2

LeffLeff

∆L/2

Xj Xj

Figure 1-11: a) Cas de jonctions profondes. Xj et donc la diffusion ∆L sont importants, la conséquence est que les lignes de champ sont relativement courtes. b). Cas de jonctions fines. Xj est faible, ∆L est donc limitée, et les lignes de champ sont plus longues : les effets canaux courts sont mieux contrôlés.

a) b)



33

La tendance est donc d’aller vers des jonctions de plus en plus fines pour minimiser l’impact des effets canaux courts, mais cette réduction a un effet négatif sur la résistance série. Le graphe RS(Xj) ci-dessus constitue la figure de mérite de l’optimisation des jonctions et permet d’illustrer à la fois l’impact des nouveaux recuits en cours de développement par rapport au spike actuel et aussi l’effet de la réduction de Xj sur les résistances séries, d’où l’importance de la dose implantée et de l’activation des dopants. Une étude complète sur les jonctions fines pourra être trouvée dans le travail de thèse de [EL-FAHRANE 04].

1.3.2 Améliorer le courant de saturation

1.3.2.1 Supprimer la déplétion de grille : introduction à la grille métallique

Un EOT faible permet un meilleur contrôle des effets canaux courts, mais l’amélioration de l’EOT constitue en soi un objectif propre car il permet d’augmenter le courant de saturation. Dans le cas du polysilicium de grille, la suppression de la déplétion n’est pas réalisable, car même en dépassant le seuil de solubilité de dopants dans le polySi, la déplétion reste de l’ordre de 4Å [JOSSE 00]. De plus, l’excès de dopants, surtout dans le cas du bore, peut traverser l’oxyde de grille et contre-doper le canal. L’utilisation d’un matériau métallique pour la grille est donc une solution radicale et sera vraisemblablement introduite en production d’ici la fin de la décennie. Outre le fait qu’un tel matériau, de part sa nature métallique, supprime la déplétion dans la grille, il est aussi synonyme de nombreuses améliorations : • Diminution de la résistance des lignes de grille, intéressant pour réduire le délai de propagation du signal dans les applications haute-fréquence (RF). • Possibilité d’ajuster la tension de seuil. Ce dernier point a des implications potentiellement très importantes et représente le principal défi de la grille métallique. En effet, comme le travail de sortie de la grille (ΦM) intervient directement dans la tension de seuil (à travers VFB), la modulation de ce paramètre permet alors d’ajuster la tension de seuil. Parmi les nombreux matériaux à l’étude, les plus simples à intégrer sont de type"mid-gap" (TiN, CoSi2, NiSi…leur niveau de Fermi est au milieu du gap, ΦM~4.6eV)

0

200

400

600

800

1000

1200

0 10 20 30 40 50

Xj (nm )@5e18cm -3

Rs

(Ohm

s/sq

.)

RTPspike

LP 45nm

HP 45nm

recuits non diffusant

objectif idéal

Figure 1-12: Graphe RS(Xj), résistance série en fonction de la profondeur de jonction. Comparaison entre le recuit standard spike et les recuits non diffusant à l’étude tels que le laser ou le flash qui permettrait de satisfaire les spécifications du 45nm pour le HP et le LP (Low Power)



34

parce qu’ils permettent que la tension de seuil des NMOS et PMOS soit symétrisée afin qu’un seul matériau de grille soit commun aux NMOS et aux PMOS. Cependant, la tension de seuil obtenue est trop élevée, l’ensemble des travaux de recherche actuels s’oriente donc sur de nouveaux matériaux de type N+ like (ΦM identique à du polySi dopé N+) pour les NMOS (TaN, Ti…), et P+ like pour les PMOS (Ir, Pt…). Cette dualité entraînerait alors des complications importantes car il faudrait pouvoir intégrer deux matériaux de grille différents sur la même puce. Une des solutions les moins complexes serait un matériau unique pour lequel ΦM pourrait être modulé du N+ like au P+ like uniquement par implantations. Ainsi, parmi les intégrations possibles d’une grille métallique, la siliciuration totale de la grille ou TOSI (TOtalement SIliciurée) [TAVEL 01] semble être la mieux adaptée et la plus simple pour intégrer un matériau de grille unique. En effet, des modulations importantes (mais pas encore suffisantes) de ΦM sur du siliciure de nickel (NiSi) ont été obtenues par implantations [AIME 04] (figure 1-13). Pour plus de détails concernant l’intégration de la grille métallique, on pourra se référer aux travaux de thèse de [TAVEL 03] et de [HARRISON 05].

Pour les transistors FD (Fully Depleted ou complètement déplété) à canal de conduction mince sur isolant, comme le SON, nous verrons que la tension de seuil est intrinsèquement faible. Il faut alors augmenter le dopage canal pour l’ajuster ce qui dégrade la mobilité. Par rapport au transistor MOS conventionnel bulk, le canal peut être non dopé pour améliorer la mobilité (aspect traité dans le chapitre 3), et l’intégrité électrostatique est assurée par l’architecture elle-même. La tension de seuil est donc d’autant plus faible, et dans l’optique d’une grille métallique, il apparaît donc que la modulation nécessaire pour ajuster N et PMOS pourra être beaucoup moins extrême que sur le bulk et qu’ainsi, une telle intégration soit possible plus rapidement sur ce type d’architecture.

1.3.2.2 Limiter les fuites de grille : les diélectriques à haute permittivité

Pour faire face à l’augmentation des courants de fuite par effet tunnel, tout en maintenant un EOT performant, et ainsi satisfaire aux spécifications ITRS, les diélectriques à haute permittivité (High K) sont la solution la plus simple.

Figure 1-13: Modulation du travail de sortie du NiSi par implantation de bore, de phosphore et d’arsenic. La modulation couvre presque la totalité du gap [AIME 04].



35

Les High K à base d’hafnium (Hf) sont les plus étudiés (HfO2, HfSiON ou Hf1-xSixO2) et leur permittivité vaut K=ε~20 contre ε=3.9 pour la silice. Ainsi, pour un EOT de 10Å, l’épaisseur de HfO2 nécessaire sera de EOT*20/3.9, soit environ 50Å. L’épaisseur du diélectrique ayant un effet exponentiel sur le courant tunnel, l’intérêt des High K est évident. En pratique, l’intégration de ces matériaux dans un procédé de fabrication classique est retardée par quelques points noirs à la fois technologiques et théoriques. Un des principaux freins technologiques est que le dépôt d’un High K nécessite la formation d’un oxyde "piédestal" (SiO2), qui sert d’interface avec le substrat et mesure plus de 5Å d’épaisseur, limitant ainsi sérieusement la réduction de l’EOT. De plus, des réactions ont été observées entre certains High K et le polySi au cours des recuits thermiques du procédé de fabrication. Cette option semble donc bien se coupler à la griIle métallique. Plus simplement, il faut être capable de le graver et de le retirer sélectivement. Enfin, ces matériaux sont responsables d’une dégradation de la mobilité des porteurs dans le canal de conduction [HOBBS 03]. Plusieurs hypothèses émergent comme l’accentuation des interactions des porteurs avec les plasmons de surface (due à la forte polarisabilité des diélectriques High K) [REN 03] ou l’augmentation des interactions coulombiennes entre des charges fixes piégées dans le High K et les porteurs [TORII 02]. Aujourd’hui, les High K ne sont pas encore disponibles pour le CMOS, mais devant la nécessité de réduire les fuites de grilles, en particulier pour les transistors à basse consommation, la pression augmente et tous ces aspects font donc l’objet d’intenses recherches. Comme la grille métallique, son introduction en production devrait voir le jour avant la fin de la décennie, et remplacer ainsi un matériau de base, clé du succès du silicium, et en place depuis plus de 30 ans.

1.3.2.3 Introduction de contraintes mécaniques dans le canal de conduction

Comme nous le verrons dans les chapitres 3 et 5, l’introduction de contraintes mécaniques dans le canal de conduction peut améliorer très fortement la mobilité des porteurs, et donc les performances, sur transistor conventionnel comme sur transistor FD. La figure 1-13 résume les différentes méthodes connues pour le moment permettant de contraindre le canal. Deux familles se distinguent. La première où le substrat n’est pas standard mais au contraire modifié afin d’obtenir un canal contraint. Par exemple, une couche de Si, futur canal, croît par épitaxie sur une couche épaisse de SiGe relaxé [JURCZAK 99a]. Le résultat est un canal Si contraint en tension biaxiale. Cette technique, le SRB (Strain Relaxed Buffer) peut être également appliquée au substrat SOI (SGOI, Silicon Germanium On Insulator) [MIZUNO 99] ou bien, la couche de Si contrainte peut être transférée directement (procédé Smart Cut) sur substrat SOI, on parle alors de SSOI [RIM 03], [NUMATA 04]. Enfin, une autre technique n’emploie pas de contraintes mais améliore la mobilité des trous (PMOS), sans dégrader celles des électrons, simplement en tournant le substrat pour que la conduction s’opère selon la direction [100] au lieu de [110].



36

La deuxième famille utilise un substrat standard et le canal est contraint en cours de fabrication du transistor. On peut citer la couche d’arrêt de gravure contact (CESL, Contact Etch Stop Layer) [GOTO 04]. La contrainte intrinsèque dans cette couche se transmet au canal au moment du dépôt. On peut ainsi améliorer soit les NMOS, soit les PMOS. Une variante, le SMT (Stress Memory Transfer), consiste à déposer cette couche contrainte, avant le recuit de recristallisation de la grille. Ceci permet de transférer la contrainte au canal via la grille [CHEN 04]. Avec ces techniques, gagner et sur N et sur PMOS nécessite alors une intégration plus complexe (dépôts multiples, implantation de Ge pour relaxer la contrainte localement…). D’autres éléments tel que le STI peuvent aussi induire des contraintes mécaniques dans le canal [BIANCHI 02] [GALLON 04]. La dernière sous-famille utilise l’épitaxie sélective (SEG, Selective Epitaxial Growth) du SiGe comme par exemple les source/drain en SiGe. Ainsi placée aux portes du canal, la compression induite est très efficace et améliore fortement la mobilité des trous [GHANI 03]. De plus, un nouveau concept issu de la technologie SON sera décrit dans le chapitre 5.

1.4 SOI et SON : canal de conduction mince sur isolant ou le contrôle intégré des effets canaux courts

Les pages précédentes examinent les différentes innovations technologiques qui permettent au transistor MOS conventionnel d’assurer les performances requises. Cependant, cette prolongation ne fait que repousser l’échéance (pour combien de temps ?). Les méthodes disponibles pour réduire les dégradations des effets canaux courts atteindront leurs limites. Dans l’hypothèse où assurer l’intégrité électrostatique sera encore technologiquement possible en dessous d’une longueur de grille de 15nm, les niveaux de dopage canal nécessaires seraient tels, et les jonctions si fines, que même les contraintes mécaniques ne pourraient compenser les

couchescontraintes

CESL SMT SiGe SD

nMOS

TensilenMOS

pMOS

Tensile

SRBs - SixGe1-x

Bulk SSOI

Tensile bi-axial

nMOS+pMOS

SGOI

SiGe

SGOIBULK SSOI

pMOS Compressive

Rotation dusubstrat <100>

Bulk SOI

…basée sur le substrat …basée sur le procédé de fabrication

pMOS

SiGeenterré

Compressive

SiGeBOX BOX BOX

chapitre 5Si

pMOS

SOIBULK

Amélioration…

Si-channel <100> Si-channel

SiGe SEG

Figure 1-14:Méthodes actuelles d’amélioration de la mobilité, principalement basées sur l’introduction de contraintes mécaniques dans le canal.



37

pertes dues aux résistances série et au dopage canal. Les spécifications sur ION ne seraient pas satisfaites. Mais une seule chose paraît presque certaine : l’industrie fera tout pour maintenir le rythme historique de 17% par an de progression des performances, plus rapide, plus dense, moins cher...Une douce révolution technologique s’opérera donc vraisemblablement vers de nouvelles architectures entre aujourd’hui et 2010. En tout cas, celle des esprits a commencé depuis longtemps.

1.4.1 Le transistor complètement déplété

Une de ces nouvelles architectures est le transistor simple grille complètement déplété (FD, Fully Depleted). Ce transistor FD se distingue du MOS conventionnel ou bulk par son canal de conduction mince et isolé du substrat par une couche de diélectrique enterré (BOX, Buried Oxide). Il tire ainsi son nom du fait que dès l’inversion faible, la totalité du canal de conduction est déplétée, d’où l’utilisation d’un canal mince. A l’heure actuelle, il existe deux possibilités de fabriquer un tel transistor. Les substrats SOI (Silicon On Insulator, silicium sur isolant) ont ainsi été développés pour obtenir ces transistors. Ces substrats sont composés d’une couche de Si relativement mince isolée du substrat par un diélectrique. C’est donc la totalité de la zone active de la plaque qui est isolée, on parle alors de transistors FDSOI (figure 1-15a). Notons que dans la famille des transistors SOI, c’est le transistor PDSOI (PD, Partiellement Deplété) qui a ouvert la voie. Il s’agit d’une architecture de transition entre le bulk conventionnel et le FDSOI, utilisant entre autre une couche de Si plus épaisse. Le canal n’est donc pas complètement déplété, ce qui induit la présence d’un substrat flottant à l’origine d’effets parasites. Pour plus de détails, voir les travaux de thèse de [FENOUILLET-BERANGER 01].

Le transistor SON (Silicon On Nothing, silicium sur rien) [JURCZAK 99b] constitue une alternative originale qui permet d’obtenir des transistors FD à partir de substrats bulk standards, ce qui est extrêmement intéressant en terme de coût. En l’occurrence, nous pouvons

grille

Si

Si

oxyde enterrésubstrat Si

grille

oxyde enterré

Si

transistor SOI transistor SON

TSi=Tdep=Xj

TBOXcanal entièrement déplétéen inversion faible

Figure 1-15: Schéma de principe a) du transistor FDSOI, b) du SON, et c) zoom sur le canal et caractéristiques communes aux deux transistors, TSi, l’épaisseur du canal et TBOX, l’épaisseur du diélectrique enterré. Pour le FDSOI, 10<TSi<20nm, 50<TBOX<400nm, pour le SON, 5<TSi<20nm, 10<TBOX<40nm.

c)

a) b)



38

voir sur la figure 1-15b que le SON se distingue du FDSOI par un oxyde enterré situé uniquement sous la grille et les espaceurs. Ainsi, seul le canal de conduction est isolé du substrat. Pour les dispositifs FD, deux nouveaux paramètres interviennent donc : TSi, l’épaisseur du canal de conduction et TBOX, l’épaisseur de l’oxyde enterré (Buried Oxide, BOX). Ainsi, comme l’illustre la figure 1-15c, la profondeur de déplétion Tdep ainsi que Xj la profondeur des extensions sont naturellement déterminées par l’épaisseur TSi du canal. Le transistor FD est donc naturellement plus robuste face aux effets canaux courts que le transistor bulk conventionnel. Nous détaillerons au paragraphe 1.4.5 l’impact de TSi et de TBOX sur le contrôle des effets canaux courts. Ce contrôle intégré des effets canaux cours permet, entre autre, d’alléger fortement le dopage canal afin d’améliorer la mobilité. Un canal non dopé est donc possible en intégrant une grille métallique, qui compense alors, par son travail de sortie, la tension de seuil faible induite par la limitation de Tdep et l’absence de dopage. Le transistor FD permet ainsi d’intégrer la grille métallique mid-gap en l’état actuel sans souffrir d’une tension de seuil trop élevée comme c’est le cas du bulk. C’est que nous aborderons dans la partie 1.5 dans le cas du SON. De plus, cette réduction de Tdep entraîne aussi une diminution du champ effectif de grille par rapport au transistor conventionnel. Les porteurs subissent alors moins l’effet des rugosités de l’interface Si/SiO2 ce qui améliore la mobilité (chapitre 3).

1.4.2 Le FDSOI : avantages et difficultés technologiques

1.4.2.1 Avantages supplémentaires

Outre les qualités naturelles du transistor FD face aux effets canaux courts, qualités communes au FDSOI et au SON, le transistor FDSOI apporte un gain de performance supplémentaire. En effet, au contraire du SON, la totalité de la zone active est isolée par l’oxyde enterré, y compris la source et le drain (figure 1-15a). Cette isolation réduit le courant de fuite des jonctions source/substrat et drain/substrat, ce qui rend le FDSOI particulièrement bien adapté aux mémoires DRAM, où ce courant est directement responsable du temps de rétention de la charge dans la capacité. En parallèle, cette isolation réduit aussi considérablement les capacités de ces jonctions. Ainsi, même si cela n’a pas d’impact sur le fonctionnement statique, le comportement dynamique du transistor est sensiblement amélioré, ce qui est très intéressant lorsque l’on conçoit un circuit. Le FDSOI permettrait ainsi d’améliorer la rapidité des circuits.

1.4.2.2 Uniformité de la couche active de silicium des plaques SOI

Le FDSOI est donc très prometteur mais c’est son intégration technologique qui pose un certain nombre de problèmes, principalement liés aux substrats SOI et à la problématique des films minces de Si.



39

L’épaisseur TSi du canal détermine la profondeur de déplétion, des variations de ce paramètre modifieront donc les caractéristiques électriques du transistor, en particulier la tension de seuil. Ce problème est particulièrement pertinent au sujet des plaques SOI. En effet, ces plaques aujourd’hui sont majoritairement obtenues par "wafer bonding" avec des procédés tels que le Smart-cut [BRUEL 95], utilisant le collage moléculaire entre deux plaques, et où l’épaisseur finale de la couche active de silicium est définie par polissage mécano-chimique (CMP, Chemical Mechanical Polishing). Le résultat est une dispersion sur l’épaisseur de cette couche sur l’ensemble de la plaque, quelques nanomètres au mieux. Ce problème d’uniformité se répercute alors sur les caractéristiques électriques des dispositifs. La qualité des substrats ne cesse de s’améliorer, malgré tout, les épaisseurs visées de la zone active Si sont de plus en plus faibles, de l’ordre de 10nm, des non-uniformités de quelques nanomètres auront donc un impact fort. De plus, avec une telle mise en œuvre, les plaques SOI représentent un surcoût économique assez important, un argument de poids dans une perspective industrielle.

1.4.2.3 L’épaisseur de l’oxyde enterré

Autre limitation actuelle, il est difficile également d’obtenir des plaques dont l’oxyde enterré est mince, ce qui est pourtant nécessaire pour encore améliorer le contrôle des effets canaux courts sur les dispositifs les plus petits (partie 1.4.5). De plus, cet oxyde épais bloque l’évacuation de la chaleur générée dans le canal, ce qui provoque un effet d’auto-échauffement et dégrade les performances. Pour finir, il n’est pas possible d’augmenter le dopage sous l’oxyde enterré pour réaliser un effet ground-plane (voir partie 1.4.5) qui permet aussi de réduire les effets canaux courts.

1.4.2.4 L’isolation latérale

Cette fonction est assurée par le STI et son intégration est relativement simple sur un substrat standard. Sur SOI, la formation du STI entraîne une consommation latérale de l’oxyde enterré. Dans des zones très denses, l’oxyde peut donc être entièrement vidé. L’isolation type LOCOS a donc été préférée pendant un temps, mais sa forme de "bec d’oiseau", responsable d’un effet de transistor parasite [HAOND 91], est incompatible avec les intégrations denses. La tendance est donc de revenir au STI, mais son intégration nécessite encore beaucoup d’optimisations.

1.4.2.5 La siliciuration des films minces

Dans le cas d’une siliciuration CoSi2 par exemple, le dépôt de cobalt ne peut pas être inférieur à 6nm pour assurer l’uniformité. En conséquence et vue la stoechiométrie, si le film Si n’est pas suffisamment épais, la formation du siliciure consomme le silicium latéralement jusqu’à ce que tout le cobalt réagisse, ce qui peut isoler le canal de la source et du drain. Le NiSi a tendance a remplacé le CoSi2, notamment parce qu’il améliore la conductivité. Autre avantage bienvenu pour les films mince, sa stoechiométrie est plus avantageuse, il consomme moins de Si. Le dépôt minimum est aussi autour de 6nm, mais au contraire du Co où le Si diffuse pour réagir, c’est le Ni qui diffuse latéralement pour réagir avec le Si dans le cas où l’épaisseur de Si ne suffit pas. Ceci peut donc conduire à des courts-circuits entre source et drain.



40

La solution la plus simple est de surélever les zones de source et de drain à l’aide d’une épitaxie sélective (chapitre 2).

1.4.3 Le SON : intérêt technologique

D’un point de vue électrique, le transistor SON fait partie de la famille des transistors complètement déplétés. Le SON est donc aussi robuste face aux effets canaux courts que le FDSOI à BOX mince.

C’est sur le plan technologique que le SON révèle tout son intérêt. En particulier, son principe même de fabrication permet d’obtenir une architecture FD à partir de substrat bulk standard, grâce à une intégration CMOS classique enrichie de quelques étapes spécifiques. Cette approche utilisant un substrat standard facilite la co-intégration de transistors SON avec des transistors bulk conventionnels sur la même puce (voir paragraphe 1.5.2), ce qui permet d’optimiser les architectures et donc les performances en fonction de la dimension des transistors [MONFRAY 03]. Du point de vue du contrôle technologique, les étapes spécifiques du SON permettent de part leur nature d’assurer une très bonne uniformité des paramètres de base du transistor FD, TSi et TBOX (figure 1-16). En effet, les épaisseurs du canal et du futur oxyde enterré sont définies par des étapes d’épitaxie. Cette méthode de croissance, couche atomique par couche atomique, permet un très bon contrôle de l’épaisseur finale sur l’ensemble de la plaque, dans une gamme de 10 à 40nm d’épaisseur (jusqu’à 5nm pour le canal) et avec une uniformité pouvant atteindre 1nm. D’autre part, l’oxyde enterré étant réalisé après implantation des caissons et autres dopages, il est possible de doper la zone sous le futur oxyde enterré pour avoir un effet Ground Plane. La principale différence morphologique entre SON et FDSOI à BOX mince se situe au niveau de l’oxyde enterré qui n’isole pas, sur SON, les jonctions source/drain du substrat (figure 1-16). Cette caractéristique constitue à la fois un point fort et le point faible du SON. C’est le principal défaut de l’architecture car sur le plan du fonctionnement dynamique, les capacités de jonctions ralentissent le transistor, le FDSOI à BOX mince reste donc plus rapide. Cette concession se révèle particulièrement bienvenue technologiquement car elle facilite la siliuration de la source

diélectrique enterré

80 nm

SiO2

Si3N4

canal Si

épitaxieSi

polySi

20nm20nm

Figure 1-16: Exemple de transistor SON. Le diélectrique enterré (ici, un bi-couche oxyde/nitrure) se situe uniquement sous le canal de conduction. L’oxyde de grille fait 30Å, Lg=80nm, TBOX=20nm,TSi=20nm [MONFRAY 01].



41

et du drain. En effet, comme il y a continuité entre source/drain et le substrat, tout le silicium nécessaire à la siliciuration (CoSi2 ou NiSi) est disponible en profondeur. La consommation latérale de Si est sensiblement limitée et les soucis de court-circuit (NiSi) ou de coupure du canal (CoSi2) sont ainsi évités. De plus, l’intégration de la grille métallique par siliciuration totale de la grille (TOSI) est plus facile que sur bulk [MONFRAY 02]. Lors de la siliciuration de la grille, le risque est que le siliciure qui se forme dans la source et le drain soit plus profond que les jonctions, autrement dit, la jonction est percée. Le paragraphe suivant montre que, au contraire du bulk, la profondeur de la jonction peut être augmentée durant la formation du SON, excluant ainsi ce risque.

1.4.4 Description des étapes technologiques principales du SON

Le but de ce paragraphe n’est pas de décrire en détail le procédé de réalisation des dispositifs SON, mais simplement de donner l’enchaînement des étapes clés qui permet d’obtenir cette architecture. Le procédé de fabrication démarre par la réalisation conventionnelle de l’isolement latéral des transistors par des tranchées d’oxyde (Shallow Trench Isolation). Deux épitaxies sélectives de Silicium-Germanium (SiGe) et de Si sont ensuite réalisées, permettant de définir le canal de conduction du transistor et la future couche de diélectrique enterré (BOX), la couche enterrée de SiGe sert alors de couche sacrificielle (figure 1-17a). Les étapes conventionnelles du transistor sont alors réalisées jusqu’aux espaceurs (figure 1-17b). Les zones sources et drains sont alors gravées de façon auto-alignée, c’est la gravure des jonctions afin de pouvoir accéder à la couche de SiGe enterrée.

Une fois que l’accès au SiGe est ouvert, la couche enterrée de SiGe est gravée par un procédé isotrope et sélectif par rapport au Si, ce qui permet de créer un tunnel sous la grille et le canal de conduction, c’est l’étape majeure du procédé (figure 1-17c). La grille et le canal sont alors

grille

oxyde enterré

épitaxie Si sélective

épitaxie SiGe sélective

grille

SiGe

grille

SiGe

grilleextensions S/D

gravure latérale du SiGe

STI

grilleépitaxie Si

substrat Si

oxyde enterrésubstrat Si

canal SiS DS D

Figure 1-17: Description succincte du procédé d’intégration des transistors SON [MONFRAY 03].

a) b) c)

d) e) f)



42

suspendus au dessus de la zone active et sont supportés par le STI, d’où le nom de Silicon On Nothing (figure 1-17f). Le tunnel est alors rempli avec un matériau diélectrique (de l’oxyde par exemple), et le fond des jonctions est alors nettoyé afin de laisser la couche d’oxyde uniquement sous le canal de conduction (figure 1-17d). Dans le cadre de l’intégration de la grille métallique par la TOSI, c’est après cette étape que la profondeur des jonctions peut être facilement augmentée. En effet, comme le fond des jonctions est accessible, une implantation à basse énergie évitera que le siliciure ne perce la jonction (voir paragraphe précédent). Une épitaxie sélective de silicium est alors réalisée pour reformer la source et le drain, en démarrant du fond des jonctions et des extrémités du canal de silicium, jusqu’à la réunification des extensions avec les zones source et drain (figure 1-17e). Pour plus de détails sur le transistor SON tel qu’il est décrit ici, voir les travaux de thèse de [MONFRAY 03]. Dans la suite de ce manuscrit, les appellations SON "standard" ou "avec rupture de canal" seront utilisées pour ce type de transistor SON.

1.4.5 Contrôle de effets canaux courts : pourquoi des films minces ?

1.4.5.1 Impact de l’épaisseur du canal de conduction

L’émergence d’effets canaux courts dans un transistor dépend de la compétition entre le champ de grille et le couplage électrostatique entre source et drain à travers le canal. Ces effets parasites sont maîtrisés lorsque la grille contrôle l’intégralité du canal de conduction. Sur un transistor court, le couplage latéral devient si fort que la grille perd le contrôle d’une partie du canal. La solution consiste donc à bloquer ce couplage en limitant l’épaisseur du canal. Les figures 1-18a et b représentent les équipotentielles dans un transistor SON. Le canal épais autorise le couplage entre source et drain alors qu’il est fortement limité avec un canal mince. L’épaisseur TSi du canal impacte donc directement les effets canaux courts. En travaillant avec un canal très mince, la dépendance de la tension de seuil face à la réduction de la longueur de grille est minimisée (figure 1-18c).



43

1.4.5.2 Impact de l’épaisseur du diélectrique enterré et effet ground plane

De la même manière qu’un canal épais, un diélectrique enterré (BOX) épais favorise le couplage électrostatique entre source et drain, et donc les effets canaux courts. En effet, les équipotentielles de source et drain pénètrent latéralement dans le BOX, augmentant ainsi son potentiel, ce qui perturbe à son tour le potentiel du canal et finalement la barrière entre source et drain. Le couplage électrostatique se produit donc à travers mais aussi sous le BOX et ce, d’autant plus qu’il est épais (figure 1-19a). Ces effets sont nettement limités lorsque l’épaisseur est réduite (figure 1-19b), en particulier, dans le canal, les équipotentielles sont à nouveaux parallèles à la grille, et sous le BOX, les équipotentielles en provenance de la source et du drain sont beaucoup plus espacées, d’où une réduction des effets canaux courts (figure 1-19c).

pas de couplage latéral couplage latéral

TSi mince TSi épais

0

0.04

0.08

0.12

0.16

0.2

0.02 0.07 0.12 0.17L(µm)

DIB

L(V)

0

0.05

0.1

0.15

0.2

0.25

[email protected]

Tsi=15,10,5nm

Tsi=15,10,5nm

Figure 1-18: a) et b) Répartition des équipotentielles dans un transistor SON dans le cas d’un canal mince et épais (TSi=10nm et 30nm). Avec un canal épais, il y a un fort couplage entre source et drain, c e qui n’est pas le cas du canal mince. c) Impact simulé sur les effets canaux courts. La chute de Vth est minimisée par un canal mince [MONFRAY 03].

a)

b)

c)



44

Finalement, avec un canal de conduction et un BOX minces (~5 à 20nm), la zone d’influence du champ vertical de grille s’étend bien au-delà et provoque une déplétion sous le BOX, ce qui augmente l’épaisseur effective du BOX. Par exemple, si la déplétion atteint 30nm sous un oxyde enterré de 10nm, l’EOT ou le BOX équivalent sera de 20nm, ce qui va à l’opposer d’une optimisation du contrôle des effets canaux courts. Il faut donc augmenter le dopage dans cette zone pour réduire l’extension de la déplétion, c’est l’effet ground plane. Le SON, en comparaison au FDSOI à BOX mince, permet d’obtenir ceci car le BOX est réalisé après les étapes d’implantations. En particulier, l’implantation "anti-perçage" dont le pic est situé sous la couche de SiGe peut parfaitement remplir ce rôle, ainsi que l’implantation canal dans une moindre mesure. L’impact de l’effet ground plane est simulé sur la figure 1-20.

(V)

couplage latéralFigure 1-19: Répartition des équipotentielles dans le cas d’un diélectrique enterré a) épais (TBOX=100nm) et b) mince (TBOX=10nm). Le couplage est nettement réduit avec TBOX=10nm. c) Impact simulé de TBOX sur les effets canaux courts [FENOUILLET-BERANGER 03].

0.02

0.04

0.06

0.08

0.1

0.12

0.14

1E+17 1E+18 1E+19Nsubstrat (cm-3)

DIBL

(V) TBOX=

20nm

10nm5nm

Vdd=0,1V&1VNcanal=5e17cm-3

Figure 1-20: Effet ground plane sur le DIBL en fonction de TBOX (simulations numériques). Lorsque le dopage augmente, la profondeur de déplétion sous le BOX diminue, et l’oxyde enterré équivalent est plus mince, d’où un meilleur contrôle des effets canaux courts. TSi=10nm, Ncanal=5.1017cm-3 et Lg=50nm [MONFRAY 03].

a)

b)

c)



45

1.5 La plateforme technologique SON

1.5.1 Le SON : une technologie robuste

1.5.1.1 Contrôle des procédés technologiques et performances

Les résultats obtenus sur les intégrations les plus récentes [MONFRAY, CHANEMOUGAME 04] démontrent la maturité de la technologie SON, notamment dans le contrôle des différentes étapes technologiques, ce qui est indispensable dans une perspective à long terme.

Ainsi, la figure 1-21a est une photo TEM (microscope à transmission) d’un transistor SON ayant une morphologie excellente. En particulier le bon contrôle de l’épaisseur du canal de conduction mince permet d’obtenir une très bonne intégrité face aux effets canaux courts (figure 1-21b). Ce contrôle technologique se manifeste également à travers la très faible dispersion des principaux paramètres électriques comme la tension de seuil (figures 1-22a et b). En effet, un même dispositif est mesuré sur plusieurs puces différentes sur l’ensemble de la plaque. Plus les courbes sont verticales, et plus elles indiquent que la tension de seuil est peu dispersée et donc bien centrée sur la tension de seuil visée. Ces courbes témoignent donc de la qualité du contrôle que permettent les diverses étapes technologiques liées au SON et ce, quelque soit le dopage des halos (léger, moyen ou lourd). Le décalage de tension de seuil par rapport à la référence est dû à la caractéristique "complètement déplété" du canal de conduction des transistors SON, ce qui se traduit par une tension de seuil plus faible. Finalement, en permettant d’alléger le dopage canal tout en contrôlant les effets canaux courts, les performances électriques du SON sont supérieures de 30 à 50% aux références bulk (figure 1-23).

-0.5-0.4-0.3-0.2-0.1

00.10.20.30.40.5

0 0.2 0.4 0.6 0.8 1Lg (µm)

Vth

lin (V

)

-100-80-60-40-20020406080100

DIB

L (mV)

PMOS

NMOS

Figure 1-21: a) Transistor SON avec une excellente morphologie, TSi=17nm, TBOX=40nm, Tox=16Å. b) Vth(L) : un très bon contrôle des effets canaux courts est obtenu [MONFRAY, CHANEMOUGAME 04].

a) b)



46

1.5.1.2 Mémoires SRAM et oscillateurs en anneaux

Les circuits tels que les mémoires SRAM sont un autre très bon indicateur de la maturité d’une technologie. En effet, comme nous le verrons dans chapitre 2, leur fonctionnement met en jeu de nombreux transistors dont les paramètres électriques (Vth) doivent être bien ajustés. Des mémoires SRAM (1.36µm2 à 6 transistors) en technologie SON ont ainsi été testées et se sont révélées parfaitement fonctionnelles. Sur la totalité d’une plaque, les caractéristiques de puce en puce sont très proches et les mesures de SNM (Standard Noise Margin) effectuées (figure 1-24a) indiquent un rendement supérieur à 90% de points mémoires opérationnels. La SNM mesure la stabilité de la cellule mémoire et vérifie donc sa fonctionnalité, en particulier celles des inverseurs la constituant. Une valeur typique de SNM est autour de 10% de Vdd. La SNM est

0

10

20

30

40

50

60

70

80

90

100

-0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0Vth_lin (V)

Cum

ulat

ive

prob

abili

ty (%

)

PMOS

referenceBulk

SON

reproducibilité et uniformitétrès bonne

transistor FD

0

10

20

30

40

50

60

70

80

90

100

0 0.1 0.2 0.3 0.4 0.5Vth_lin (V)

Cum

ulat

ive

prob

abili

ty (%

)

NMOS

transistor FD

referenceBulk

+halos légers

SON+ halos

léger moyen lourd

Figure 1-22: Dispersion de la tension de seuil sur l’ensemble de la plaque pour un même type de dispositif, a) PMOS, et b) NMOS. La dispersion est très faible et comparable voire meilleure que la référence bulk, ce qui traduit un très bon contrôle des diverses étapes technologiques [MONFRAY, CHANEMOUGAME 04].

Figure 1-23: Id(Vd) sur transistors SON. Les performances dépassent respectivement de 34 et 50% celles des PMOS et NMOS de référence.

a) b)

a)



47

extraite à partir des fameuses caractéristiques de sortie des inverseurs en forme d’ailes de papillon (figure 1-24b).

Si une cellule SRAM est constituée de deux inverseurs (un NMOS et un PMOS par inverseur) et de deux transistors d’accès, un oscillateur en anneaux (RO, Ring Oscillator) est composé de plusieurs inverseurs (plusieurs dizaines voir quelques centaines) en nombre impair, et placés en cascade de telle sorte que la sortie du dernier et connectée à l’entrée du premier. Chaque inverseur représente un étage ou une porte (figure 1-25a). De tels circuits comportant 141 étages ont été fabriqués en technologie SON et sont parfaitement fonctionnels.

Ces circuits permettent de caractériser la vitesse (Tp=CV/I) des transistors utilisés et servent donc de banc d’essai à une technologie donnée. Les résultats de la technologie SON la placent parmi l’état de l’art des dispositifs FDSOI (figure 1-25b), alors que le FDSOI est avantagé (capacité de jonctions réduites).

Figure 1-24: a) Mesures de SNM sur la totalité d’une plaque et pour plusieurs tensions d’alimentation Vdd. b) Caractéristiques de sortie des inverseurs des cellules mémoires pour plusieurs Vdd.

W=0.38µm

W=0.62µm

L=55nm Figure 1-25: a) Exemple d’oscillateur à 3 étages. La structure encadrée représente un inverseur. b) Délai intrinsèque Tp par porte mesuré à plusieurs Vdd.

Tp=23ps

TOX=16ÅL=55nm

1015202530354045505560

0.9 1 1.1 1.2Vdd (V)

Tp(s

)

a) a) b)

a) a) b)



48

1.5.2 Pourquoi co-intégrer du SON avec du bulk et comment ?

Les dimensions "extrêmes", la diversité croissante des applications, tous ces facteurs ne permettent plus à une architecture unique de répondre seule à l’ensemble des spécifications : c’est le temps des compromis. Ainsi, le transistor se "spécialise" : HP (haute performance), LP (basse consommation)...Au total, on compte à l’heure actuelle plus d’une dizaine de types de transistors, basés sur l’architecture bulk, mais qui sont différenciés en modifiant les paramètres principaux tels que l’épaisseur de l’oxyde de grille, la longueur de grille ou le dopage canal (figures 1-26a et b). L’épaisseur de l’oxyde de grille détermine la tension d’alimentation Vdd et les trois principaux types de transistors utilisés en 65nm pour les applications "LP/GP Mix" : le GP (General Purpose, généraliste), le LP et le IO (Input/Output, entrée/sortie) utilisé pour les transistors longs dans l’adressage et l’alimentation des circuits. Finalement, la tension de seuil déterminée par le dopage canal donne trois sous-familles : HVt, SVt et LVt pour tension de seuil haute, standard et faible. Une large gamme de compromis ION/IOFF peut ainsi être balayée pour couvrir l’ensemble des demandes. Avec une telle variété, certains transistors ont des longueurs de grille qui les écartent des risques liés aux effets canaux courts. L’architecture bulk est donc dans ce cas la meilleure possible. Les IO en sont un exemple parfait avec une grille de 260nm (figure 1-26a).



49

Le but est de rappeler que sur toute puce aussi avancée soit elle, certaines fonctions nécessitent toujours (pour le moment !) des transistors longs. Par conséquent, une nouvelle architecture doit permettre d’intégrer des transistors bulk afin d’étoffer son potentiel et de garder une perspective industrielle. L’idée est donc d’utiliser le SON pour les longueurs de grille les plus courtes tout en restant bulk là où les effets canaux courts le permettent (ou pour des fonctions particulières comme les diodes de protection) : c’est la co-intégration.

Figure 1-26: a) Principaux paramètres physiques et spécifications électriques pour chaque transistor des applications "LP/GP Mix" de la technologie 65nm. b) Graphe ION/IOFF représentant les 12 types de transistor de la technologie 65nm. Trois grandes familles : GP (General Purpose, intermédiaire entre LP et HP), LP et IO (Input/Output, entrée/sortie), et trois sous-familles : tension de seuil standard (SVt), haute (HVt) et faible (LVt), obtenues en ajustant le dopage canal [TAVEL 05]. Les IO sont des transistors longs qui servent à alimenter et adresser les circuits, il n’y a donc aucun intérêt à les intégrer en SON.

SiGeSTI

grille

Si

résine

Si

grille

transistor SON transistor bulk

Figure 1-27: Principe de la co-intégration des dispositifs bulk conventionnels avec le SON. Protection des zones bulk durant les étapes SON (épitaxie SiGe/Si, gravure des jonctions et gravure sélective du SiGe) avec le masque "Bridge protect". Après gravure tunnel, la résine est éliminée puis le tunnel est rempli de diélectrique.

a)

b)



50

Dans notre cas, il suffit de protéger les zones bulk durant les étapes spécifiques du SON. Les futures zones bulk sont ainsi protégées de l’épitaxie SiGe/Si par un dépôt d’oxyde défini par photolithographie (masque "bridge protect"). Les zones bulk et SON sont ensuite intégrées normalement jusqu’au module de grille. Le masque bridge protect est alors de nouveau utilisé avant la gravure des jonctions pour protéger les zones bulk. Le SiGe présent uniquement dans les zones SON est ensuite gravé (figure 1-27). La résine est éliminée puis du diélectrique est déposé sur l’ensemble de la plaque (zones bulk incluses) et remplit le tunnel dans les zones SON. L’excès de diélectrique est ensuite éliminé sur toute la plaque (zones bulk incluses) par gravure isotrope. A partir de là, la reconstruction de la source et du drain est réalisée par épitaxie sélective menant à des source/drain surélevés dans les zones bulk. Cette méthode de co-intégration [MONFRAY, CHANEMOUGAME 04] sera détaillée dans le chapitre 2.

1.5.3 Au-delà du 32nm : le transistor à grilles multiples par le SON

Pour un transistor SON simple grille, le contrôle des épaisseurs permet d’obtenir un canal de 5nm couplé à un BOX de 10nm. D’après les simulations, un tel empilement assure à lui seul l’intégrité électrostatique du transistor jusqu’à des longueurs de grille de 15nm (Lmin~TSimin*3), ce qui est de ce point de vue une très bonne durée de vie. Cependant, ce sont les spécifications sur le courant de saturation (pour un courant de fuite donné), établies par l’ITRS pour suivre la loi de Moore, qui risquent d’être inatteignables avec un dispositif FD simple grille au-delà du 32nm (figure 1-28).

Ainsi le SON peut satisfaire les besoins jusqu’au nœud 22nm du LSTP en intégrant une grille métallique et un canal contraint non dopé. Le transistor à double grille (DG) dépasse les spécifications LSTP et permet de couvrir celles du HP. Cette architecture offre grâce à ces deux

+ Tr

ansp

ort B

alist

ique

SON

/SO

I+

Gril

le M

étal

Ioff

(nA

/µm

)

0.01

0.1

1

100 300 500 700 900 1100 1300 1500

Ion (µA/µm)

LSTP90

LSTP65

LSTP45LSTP32

LSTP22

Low Stand-By PowerITRS 2003 ITRS 2003

Bulk + Con

train

te

Dou

ble G

rille

+Jon

ction

mét

alliq

ue

Figure 1-28: Spécifications 2003 de l’ITRS pour tous les nœuds technologiques jusqu’au 22nm pour la famille LSTP (Low Stand By Power) [SKOTNICKI 04]. L’impact des différents "boosters" technologiques, contraintes, transistor FD (SON/SOI), grilles métal, double grille etc., est répercuté sur le compromis ION/IOFF grâce à MASTAR [ITRS 03]. Le SON peut tout juste couvrir les spécifications LSTP jusqu’au 22nm en utilisant un canal contraint non dopé et une grille métallique mid-gap. Pour le HP, la seule architecture capable de suivre l’évolution de l’ensemble de la roadmap est la double grille (DG). En cas de transport balistique (chapitre 3) ou d’introduction de jonctions métalliques [DUBOIS 01], il est théoriquement possible de dépasser largement les spécifications du HP.



51

grilles un contrôle renforcé du canal de conduction limitant d’autant plus les effets canaux courts. Des courants de fuite très faibles peuvent ainsi être obtenus. De plus, les deux grilles permettent de doubler le courant débité voire encore plus (inversion volumique [BALESTRA 87]). Le DG améliore donc le IOFF et aussi le ION, l’intérêt est donc considérable dans la perspective du CMOS ultime. Du point de vue de la réalisation, de nombreux concepts existent et font l’objet d’intenses développements (double grille, triple grille, FinFET etc.). Le principal obstacle reste l’intégration technologique et l’ajustement de la tension de seuil. La technologie SON permet de s’affranchir de quelques difficultés technologiques et de tels transistors ont été réalisés. On peut citer les architectures GAA (Gate All Around) [HARRISON 03] et DAGAA (Design Adapted GAA) [CERUTTI 05a] (figure 1-29). Outre les difficultés d’intégration, le problème majeur est l’optimisation des capacités de recouvrement entre les grilles supérieure et inférieure qui ralentissent le fonctionnement dynamique. Toutes les problématiques propres aux architectures à grilles multiples sont largement étudiées dans les travaux de thèse de [HARRISON 05], et de [CERUTTI 05b]. Ce dernier propose en particulier des solutions d’intégration auto-alignée permettant de réduire voir de supprimer ces recouvrements (SAGAA, Self Aligned GAA).

1.6 Bilan

Après plus de 30 ans de course à la densité d’intégration, soutenue mais régulière, les premières réelles difficultés, au sens physique, se font sentir. La simple réduction des dimensions du transistor conventionnel ne suffit plus à obtenir les performances désirées et projetées par l’ITRS pour continuer à suivre la loi de Moore. Une description des effets de la réduction des dimensions, principalement effets canaux courts et fuite de grille, a permis d’appréhender les diverses méthodes et innovations employées par l’industrie et la recherche pour prolonger la vie du transistor bulk. En particulier, à défaut du transistor idéal qui ne fuit pas et débite

BOX

grilles

canal

B-BA-A

N+ polySi

N+ polySi

canal non dopé

CoSi2

polySi

BOX

A-A B-B

Figure 1-29: Architecture double grille adaptée au design (DAGAA) et issue de la technologie SON. Le procédé n’est pas auto-aligné, mais l’alignement de la grille supérieure est suffisamment bon pour supprimer presque totalement le recouvrement [CERUTTI 05a].



52

beaucoup de courant, des compromis ont été fait, spécialisant ainsi les transistors (HP, GP, LoP, LSTP, IO) : rapidité, ou consommation minimum, ou encore comportement moyen. D’un point de vue purement technologique, des dispositifs bulk fonctionnels de 5nm de longueur de grille ont pu être fabriqués [WAKABAYASHI 03]. Les performances obtenues sont loin de satisfaire les spécifications de l’ITRS mais ces transistors démontrent ainsi que la limite physique ultime du MOS n’est pas atteinte. De nouvelles architectures intrinsèquement plus robustes aux effets canaux courts doivent donc être développées. Ces architectures sont principalement basées sur le principe du transistor FD ou complètement déplété. On trouve ainsi le FDSOI et le SON qui offrent un meilleur contrôle des effets canaux courts grâce à un canal de conduction mince sur un isolant également mince (BOX). Dans la perspective de la réduction continue des dimensions, le potentiel des architectures à canal mince est supérieur à celui du bulk. Des transistors de 6nm de longueur de grille pour un canal de 7nm d’épaisseur ont notamment été démontrés, et leurs caractéristiques sont meilleures que leurs équivalents bulk [DORIS 02]. Nous avons également pu voir que le procédé de fabrication du SON permet d’obtenir des épaisseurs plus fines et avec un meilleur contrôle que le SOI, le tout à partir d’un substrat standard. De plus, la co-intégration de dispositifs bulk avec du SON a été démontrée. Tous ces aspects sont indispensables pour une nouvelle architecture dans une perspective industrielle. En revanche, le FDSOI à BOX mince garde intrinsèquement l’avantage de la rapidité grâce à ces capacités de jonctions réduites. En conséquence, les nouvelles architectures FD basées sur la technologie SON, qui ont été développées au cours de cette étude, ont pour objectif d’allier à la fois qualités technologiques du SON et rapidité intrinsèque du FDSOI à BOX mince. Ce sera l’objet du chapitre suivant.

Chapitre 1 Introduction : le transistor MOS et la ...

Documents

Transcript of Chapitre 1 Introduction : le transistor MOS et la ...