©2008 Landrault Christian LANDRAULT [email protected] Laboratoire dInformatique, de Robotique et de...

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Christian LANDRAULT

[email protected]

Laboratoire d’Informatique, de Robotique

et de Microélectronique de Montpellier

(LIRMM)

TEST ET TESTABILITE DES CIRCUITS INTEGRES DIGITAUX

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Vérification et Test

Vérifier la correction de la conception

Effectuée par simulation, émulation matérielle, preuve formelle

Effectuée une fois avant la fabrication

Responsable de la qualité de la conception

Vérifier la correction du matériel fabriqué

Deux étapes Génération du programme

de test réalisée une fois pendant la conception

Application du test: tests électriques appliqués au matériel

Le test électrique est appliqué à chaque matériel produit

Responsable de la qualité du circuit

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Réduction du coût de production

Coût du testCoût du test

Coût du boîtierCoût du boîtier

Coût du siliciumCoût du silicium

Réduction par augmentationRéduction par augmentationdes volumes, du rendementdes volumes, du rendementet diminution de la surfaceet diminution de la surfacede la pucede la puce

Réduction par augmentationRéduction par augmentationdes volumes (boîtier moinsdes volumes (boîtier moinscher) ou diminution du nombrecher) ou diminution du nombrede brochesde broches

Coût totalRéduction :Réduction :

- volume données de test- volume données de test- coût du testeur- coût du testeur- temps de test- temps de test

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Pourquoi tester ?

Clauses contractuelles au niveau : d’une inspection d ’entrée, de performances de fiabilité

Imposé par un environnement de plus en plus compétitif où la qualité des produits et leur fiabilité sont parmi les points importants mis en avant par la clientèle (consommateurs)

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Quand tester ?

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Quand tester ?

Dispositif sous testWafer Boîtier Plaque SystèmeTest du

processustechnologique

Testparamétrique

Test d'entrée Test du système

Test des puces Test logique Test de laplaque nue

Test enutilisation

Vieillissement Test de laplaque montée

Test complet suréchantillon

Vieillissement

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Le test est un filtre

TEST:testeur,

séquence,paramètres

OK (€,$)

OK (DL)

OK

OK

Résultatdutest

Réalité

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Le test met en œuvre des matériels coûteux

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Définition du test

Le test est possible quand on peut appliquer un stimulus connu à une entité dans un état connu et que la réponse connue peut être évaluée

stimulus connu : avoir accès aux entrées de l'entité et appliquer une valeur connue

CONTROLABILITE état connu : déterminisme de l'influence des entrées

sur le circuit réponse connue : avoir accès aux sorties de l'entité

et comparer la réponse du circuit à une valeur réputée bonne

OBSERVABILITE

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Définitions et terminologie

Quelque chose fait que le système ne fonctionne pas : erreur, faute, panne, défaut, . . . Erreur : comportement erroné observé Faute : déviation de la structure par rapport aux

spécifications Défaut : déviation de la réalisation physique par

rapport aux spécifications de fabrication Panne: mauvais fonctionnement en opération Test : détection du défaut Diagnostique : détection et localisation du défaut

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Test et testabilité des circuits intégrés digitaux

Défaillances physiques et modélisation de fautes

Analyse de testabilité Génération automatique de vecteurs de test Simulation de fautes Conception en vue du test Test intégré

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Laboratoire d’Informatique, de Robotique

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Généralités Caractérisation des défauts Modélisation des défauts

collage court circuit technologie CMOS fautes de délais

Equivalence de fautes

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Comment obtenir une séquence de test ?

Utiliser une séquence fonctionnelle produite pour vérifier le fonctionnement par simulation lors de la phase de conception : facile à trouver, plus difficile à valider, encore plus difficile à améliorer.

Appliquer une séquence exhaustive des entrées trop long

Utiliser un modèle de faute, l ’appliquer au circuit et essayer de détecter toutes les fautes validité du modèle (taux de couverture et "defect

level") outils de génération

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Quoi tester ?

A B C D G E F+ *

Défaillances dans le processus de fabrication

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Défaillances dans le processus de fabrication (1)

Court-circuit

Via correctVia malformé

Court-circuit

Court circuit

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Défaillances dans le processus de fabrication (2)

Encochesdans du métalétroit

Métalpiqué

Extrusion d'aluminiumà travers la passivation

longue fracture de fatigue du diélectriquePhénomènes

d'électromigration

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Caractérisation des défauts Mécanismes de défaillance

Défauts du wafer (contamination, micro-crevasse) Erreurs humaines (interactions humaines avec le processus

de production) Défaillance d'équipements (utilisation de maintenance

préventive) Impact de l'environnement (contaminations diverses,

vibrations, ..) Instabilités du processus technologique de production

DEFAUTS GLOBAUX DEFAUTS LOCAUX

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Caractérisation des défauts Monitoring des défauts globaux

utilisation de PCM ("Process Control Monitor")

composés de structures de base (transistors, lignes de conducteur, chaîne de vias, …)

distribués sur le wafer (éventuellement placés sur les lignes de découpe)

utilisation d'oscillateur en anneau monitoring de paramètres de haut

niveau fréquence d'oscillation fonction des

paramètres de plus bas niveau du processus technologique

résultats peuvent être mal interprétés

PCM

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Caractérisation des défauts Monitoring des défauts locaux

Monitoring en ligne par inspection à différentes étapes du processus de fabrication (surfscan, réflectométrie, évaluation d'image, ...)

Moniteurs d'oxyde de grille (combinaison de condensateurs de différentes formes et tailles, mesure de courant de fuite et de capacités)

Moniteurs d'interconnexions

Méandre Double peigne Méandre+ peignes

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Modélisation des défauts

Nécessaire pour : l'estimation du rendement du processus, les stratégies de test orientées défauts

Modélisation au niveau global combinaison entre défaut global et variation aléatoire locale

VVariation aléatoire du processus

Impact dudéfaut global 1

Impact combiné 1

Limitesupérieure

du processus

Valeur duparamètre

Position surle wafer

Impact dudéfaut global 2

Impact combiné 2

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Modélisation des défauts

Modélisation au niveau local chaque défaut est supposé comme un ajout ou un manque de matériau conducteur chaque défaut est supposé avoir une forme circulaire les défauts sont caractérisés par :

– leur densité

– la distribution de leur taille

– leur apparition en cluster plutôt qu'aléatoire

Densitérelative

Ajout de matériauconducteur

Manque dematériau conducteur

Metal 100 1Polysilicium 50 1Oxyde épais 2 5Oxyde de grille 20 -Zone dopée 1 1

DistributionsDistributionstypiquestypiques

Taille du défaut

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Le modèle de collage (simple)

Avec le modèle de collage, une (et une seule) ligne de la description est collée de manière permanente à la valeur 0 ou à la valeur 1

On utilise parfois uniquement le collage des ports d'entrée et de sortie des modules (ces deux modèles sont équivalents sauf en cas de divergence)

Collage à 011

11

11

0

XX

11

1

1

10XX0

10XX0

0

0

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Le modèle de collagePrincipales caractéristiques et avantages

Il permet de représenter de nombreux défauts physiques différents Il est indépendant de la technologie Il permet d'utiliser l'algèbre booléenne pour trouver les vecteurs de

test Les vecteurs de test générés avec ce modèle de collage détectent

aussi d'autres défauts L'ensemble des fautes obtenu avec ce modèle est limité Le taux de couverture (TC) associé à ce modèle de fautes est une

métrique admise entre fournisseurs et clients

Le modèle de collage peut être utilisé pour modéliser d'autres

types de fautestotalfautes de Nbre

détectéesfautes de NbreTC

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Le modèle de collageModélisation d'autres fautes

X Z

X Z0

1

Z'

f

Z' = Z si f = 0

Z' = Zf si f=1

Zf

Perte d'inversion

X Z0

1

Z'

f

Zf

Changement de délai

f

Inverseur de départ

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Le modèle de collage multiple

Extension du modèle de collage avec plusieurs lignes collées simultanément

Avec n sites possibles pour une faute de collage simple il y a 3n-1 fautes de collage multiple possibles (2n fautes de collage simple)

Les fautes de collage multiple ont été introduites à cause des masquages (phénomène peu courant en pratique)

1/1

0/1

0/1 0/10/1

1/11/0

1/0

1/1

1/10/0

Collage multiple à 1

Séquence de testcomplète pour lesfautes de collage

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Le modèle de "Bridging Fault"

Z(v,v) = v la valeur de Z(v,v) quand à elle dépend de la technologie :

Z(0,1) = 0 correspond au modèle de ET cablé Z(0,1) = 1 correspond au modèle de OU cablé

X

Y

a

cd

e

b X

Y

a

cd

e

b

Court-circuit Z(x,y)

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Le modèle de "Bridging Fault"Caractéristiques principales

Introduit à l'origine pour les technologies TTL et ECL Généralement appliqué sur une description à portes, le

court-circuit est défini entre les sorties de portes et/ou les entrées primaires (pas de différence entre racine et branches de divergence)

S'il existe un chemin fonctionnel entre les deux extrémités du court-circuit, celui-ci créé une boucle de contre-réaction (transformant par exemple un circuit combinatoire en circuit séquentiel avec possibilité d'oscillations)

Les fautes de court-circuit multiples ont également été introduites (uniquement au niveau théorique)

Le modèle de "bridging fault" n'est pas très bien adapté pour les technologies CMOS pour lesquelles la fonction Z(v,v) ne correspond pas toujours à une valeur logique

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Inadaptation du modèle de collageProblèmes dus à la modélisation au niveau porte

S

b b c c

d1

d2

d3

d4

Vss

a b

Vdd

S

Utilisation du transistor interrupteur dans une logique à relais

Utilisation de logique dynamique

Fonction multiplexage

Porte NAND

H1

H2

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Inadaptation du modèle de collageProblèmes dus à la modélisation au niveau porte

Non correspondance entre la description à porte et la description électrique

?VDD

VSS

S

a b

c d

e

f

a

b

c

de

f

S

Problem due to gate-level structural modelling

Inadequacy Of Stuck-at Fault Models

?

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Inadaptation du modèle de collageProblèmes dus à la nature des défauts

Les conséquences électriques principales des défauts physiques dans les technologies CMOS se manifestent le plus souvent par des courts-circuits et des circuits ouverts

Ces perturbations peuvent entraîner des dysfonctionnements du circuit tels que :

modifications de la fonction logique réalisée par le circuit, effet mémoire comportement analogique

Dans la plupart des cas, ces dysfonctionnements ne sont pas modélisables par des fautes de collage

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Inadaptation du modèle de collageModification de la fonction logique

V d d

V s s

a

b

c

d

ab

cd

O

O

Modification of the logical functions

a

b

c

d

O


+

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Inadaptation du modèle de collageEffet Mémoire

ab

V d d

V s s

O

a

b

O

Memory Effect


Collage à 0

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Inadaptation du modèle de collageComportement analogique

ab

V d d

V s s

O

a

b

O

Memory Effect


Collage à 1

Valeur intermédiairedépendant de larésistance passantedes transistors

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Valeur intermédiaire dépendant de la résistance passante des transistors

Valeur logique correcte : pas d'erreur logique

détectable en statique augmentation du

courant consommé ("IDDQ testing")

fautes de délais après régénération du signal par les éléments avals

Valeur logique erronée : possibilité de détection

par un test logique classique

augmentation du courant consommé ("IDDQ testing")

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Faute de délai

tension

temps

Sortie correcte

Sortie en présence de la faute

Signal d'entrée

Retard aprèsrégénération

Niveaubas

Niveauhaut

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Fautes de délaisDéfinitions

Du fait de structures plus complexes et de vitesse d'opération plus élevées, les fautes de délais prennent de plus en plus d'importance

Lorsqu'un circuit fonctionne à une certaine fréquence et présente un dysfonctionnement à fréquence plus élevée, on dit qu'il est le siège d'une faute de délai

Le test d'une faute de délai nécessite l'application de deux vecteurs afin de provoquer une transition au site de la faute et de propager l'erreur vers les sorties primaires

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Fautes de délaisDéfinitions

BlocCombinatoire

Bas

cule

s d'

entr

ée

Bas

cule

s de

sor

tie

Horloge d'entrée Horloge de sortie

délai nominal

période d'horloge système

"slack"

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Fautes de délaisOrigine

A

SE

Entrée Sortie

Acircuit ouvert

A

ESortie saine

Sortie aveccircuit-ouvert

t

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Fautes de délaisClassification

Faute de délai de porte

Défaut temporel

Modèle local Modèle global

Faute de transition

Faute de délai de chemin

Faute de délai de porte multiple

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Faute de délaide chemin

Une faute de délai est associée à chaque chemin de propagation (entre une entrée primaire et une sortie primaire)

Un chemin présente une faute de délai si le temps de propagation selon ce chemin (et suivant une certaine polarité) excède la période d'horloge spécifiée

BlocCombinatoire

Ba

scu

les

d'e

ntr

ée

Ba

scu

les

de

so

rtie

Horloge d'entrée Horloge de sortie

période d'horloge système

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Faute de délai de cheminCaractéristiques principales

la faute de délai peut être répartie sur tout le chemin (prise en compte de défauts non locaux tels que dérives, désalignement, ..)

la réponse de la sortie est observée à l'intervalle de fonctionnement nominal le modèle de chemin est efficace avec des fautes de n'importe quelle taille la présence d'autres fautes n'affectent (théoriquement) pas la possibilité de tester un

chemin donné. Ceci permet donc de gérer les fautes multiple. Le modèle de chemin est réaliste et parfaitement efficace si tous les chemins sont testés

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Faute de délai de cheminCaractéristiques principales

Le nombre de chemins structurels dans un circuit réel est en général important

le nombre de chemins fonctionnels est en général plus faible mais reste important

nécessité de choisir un sous-ensemble plus réduit

par exemple les chemins structurels les plus longs

ATTENTION s'il existe une faute non sensibilisée par le sous-ensemble choisi, elle ne sera jamais détectée

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Equivalence de fautesDéfinitions

Soit T(fi) l'ensemble de tous les tests qui détectent la faute fi

Deux fautes fi et fj sont équivalentes si et seulement si

T(fi) T(fj)

Tout test qui détecte fi détecte fj et vice-versa

I1

I2

S T(I1/Cà1) = {00}

T(I2/Cà1) = {00}

T(S/Cà0) = {00}

I1 collée à 1, I2collée à 1 et Ocollée à 0 sonttrois fauteséquivalentes

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Equivalence de fautesDéfinitions

Une faute fi domine la faute fk si et seulement si

T(fk) T(fi)

Tout test qui détecte fk détecte fi

On dit aussi que le test de fk implique le test de fi

T(fk)

T(fi)

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Equivalence de fautesExemple de dominance

I1

I2

S T(I1/Cà0) = {10}

T(I2/Cà0) = {01}

T(S/Cà1) = {01, 10,11}

• Le test de I1 collée à 0

implique le test de S collée à 1• Le test de I2 collée à 0

implique le test de S collée à 1

10

01

11

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En toute généralité, la détermination de savoir si deux fautes sont équivalentes est un problème NP-difficile équivalent au problème de générer tous les vecteurs de test d'un circuit

D'un point de vue, réaliste seules des équivalences structurelles locales peuvent être prises en compte

Functional Fault Equivalence (circuit level)

lent is a NP-completeproblem

A

B

S

A B O O with O with ¬

0 0

0

0

1

1

1 1

0 1 1

1

1

0

1 1

1 1

0 0

f1 - Collage à 1

f2 - Collage à 1

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Equivalence StructurelleNiveau porte

Généralisation Pour une porte avec une valeur prioritaire c et une inversion i, toute

faute de collage à c d'une entrée est équivalente au collage à ci (équivalence stricte) de la sortie

Pour une porte avec une valeur prioritaire c et une inversion i, tout test de la faute de collage à c d'une entrée implique le test au collage à ci (dominance seulement) de la sortie

I1

I2

S

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Equivalence StructurelleNiveau Porte

x1

x2

x3

x4( ) : collage à 0 (1)

: relation d'implication

Théorème 1 Dans un arbre (pas de divergence) combinatoire réalisé avec

des portes conventionnelles, tout test détectant toutes les fautes de collage des entrées primaires détecte toutes les fautes de collage

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Théorème 2 Dans un circuit combinatoire réalisé avec des portes

conventionnelles, tout test détectant toutes les fautes de collage des entrées primaires et des branches de divergences détecte toutes les fautes de collage

Les entrées primaires et les branches de divergence sont appelés "checkpoints"

Attention ce théorème n'est malheureusement valable que pour les circuits non redondants

L'ensemble des "checkpoints" peut encore être réduit en utilisant des relations au niveau porte

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Equivalence StructurelleNiveau Porte : Exemple

Collage à 1Collage à 0

Théorème 2Eq. Struc.

Eq. Struc.+ dom.

Ensemble initial de 24 fautes

réduit à 10 par équivalence

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