1 Conception et test dun VCO en anneau par des méthodes de test numérique (DFT) et analogique...

1

Conception et test d’un VCO en anneau par des méthodes de test numérique (DFT) et analogique

Présenté par :

R. Chebli et M.F. Navong

Cours ELE6306

TESTS DE SYSTÈMES ÉLECTRONIQUESAutomne 2004

École Polytechnique de Montréal

Département de Génie électrique

2

Plan de la présentation I. Introduction

II. Circuit sous testConception du VCO en anneau

III. Méthodes de test du VCO en anneau

IV. Test et résultats

V. Conclusion

3

Introduction Un VCO est le module principal utilisé pour créer des horloges

avec une plage fréquentielle qui peuvent aller de quelques Hertz à plusieurs Gigahertz

Applications : systèmes de télécommunications, les ordinateurs et réseaux d’ordinateurs, multimédia, biomédicale, et d’autres applications analogiques et numériques

Son importance nécessite l’utilisation d’une technique de test fiable et efficace pour la détection des fautes

Dans le cadre de ce projet un VCO en anneau est conçu avec une large plage fréquentielle pour une application biomédicale

1

4

2

Avantages : faible surface, faible consommation de puissance, moins de complexité et faible coût par rapport aux autres types de VCO

Principe de fonctionnement

Ictr Ictr Ictr

Vctr1

Vctr2

VDD

N

Nfosc 2

1

ctrl

gosc

I

CV

Introduction (Suite)

5

N

m

Vmg

g

RgC )1(

)1(2 Vmg

mosc RgNC

gf

Rv

Cg

Vin

VoutRv VoutVin

Cg

1/gm

CIRCUIT SOUS TEST

CONCEPTION DU VCO

Ajouter une résistance contrôlable à l'entrée de chaque étage

Augmentation du délai

Fréquence d'oscillation peut être changée en variant la valeur de la résistance RV

3

6

VDD

Vc

IN OUT

m

Cg

g

CC

)(2 Cg

mosc CCN

gf

Vctr

VDD

Vp

Vn

M1

M2

M3

M5

M4 M6

Vc

CIRCUIT SOUS TEST (Suite)

CONCEPTION DU VCO

Résistance contrôlable réalisée avec une porte de transmission

Ajout d’une capacitécontrôlable à l'entrée de chaque étage

Capacité réalisée par un transistor NMOS

4

7

one delay stage

Driving circuit

DCLK Q

QB

H/L control

Vout

D1 D2 D3 D4 D5

CIRCUIT SOUS TEST (Suite)

CONCEPTION DU VCO

Diagramme bloc du VCO est composé de :

Cinq étages de cellule

de délai (D1 à D5)

Buffer

Diviseur de fréquence

Multiplixeur

5

8

6MÉTHODES DE TEST

Drain ouvert

Grille ouverte

Source ouverte

Court-circuit grille-source

Court-circuit grille-drain

Court-circuit drain-source

VCO est un circuit analogique

Fautes catastrophiques « hard fault » des courts-circuits ou des circuits ouvert peuvent engendrer des comportements complètement différents du fonctionnement normal du VCO

Fautes paramétriques « soft fault » fautes dûes à des déviations des paramètres du circuits crées par les variations du processus de fabrication (W,L,R et C)

9

7

Méthodes de test d’un oscillateur en anneau :

Test de courant d’alimentation :

En mode fonctionnel «Operating Idd Test » En mode non-fonctionnel « Non-operating Idd

VCOBIST

Méthodes de test numérique (DFT) :

Test statique avec VCO reconfigurable

Test dynamique avec VCO reconfigurable

MÉTHODES DE TEST (Suite)

10

8

Test de courant d’alimentation en mode fonctionnel «Operating Idd Test » :

Comparaison du courant RMS de l’alimentation du VCO fautif avec le courant nominal RMS du VCO correct

Méthodologie

Injection des fautes catastrophiques et laisser osciller le VCO pendant quelques microsec

Faute détectée => valeur RMS de courant proche de quelques nano ampères

Faute non détectée => valeur proche de la valeur RMS nominale dans un intervalle de tolérance de 20%


11

9

Test de courant d’alimentation en mode non-fonctionnel « Non-operating Idd Test » :

Comparaison du courant RMS de repos de l’alimentation du VCO fautif avec le courant nominal RMS du VCO correct

Méthodologie

Injection des fautes catastrophiques, laisser osciller le VCO pendant quelques ns et puis ramener le Vctr du VCO à zéro

Faute détectée => valeur RMS de courant proche de quelques microampère

Faute non détectée => valeur proche de la valeur RMS nominale (quelques nano ampère) dans un intervalle de tolérance de 20%


12

10

VCOBIST

OSC #2 et OSC #1, avec OSC #2 légèrement plus rapide que OSC #1

Méthodologie

BIST mesure le temps entre deux fronts d'horloge successifs

Mesure le nombre de cycle d’oscillation qui se produit avant que les deux signaux se coïncident


13

11

VCOBIST

Diagramme bloc du VCOBIST


14

12

Méthodes de test numérique (DFT)

Principe est basé sur le concept de reconfiguration, qui consiste à modifier le VCO afin de le rendre en une structure numérique pour le mode test

VCO se compose de trois parties: (i) l’étage d’entrée de contrôle, (ii) l’oscillateur en anneau et (iii) le buffer de sortie


15

13

Méthodes de test numérique (DFT)

Méthode propose d'ouvrir la boucle de l’oscillateur

Ajout deux interrupteurs supplémentaires

VCO reconfigurable fonctionne comme un oscillateur en anneau à délai contrôlé (Test = 1) ou comme une série d'inverseurs (Test = 0)


16

MÉTHODES DE TEST (Suite) 14

Méthodes de test numérique (DFT) :

Test statique avec VCO reconfigurable

Test dynamique avec VCO reconfigurable

Méthode de test numérique statique

Consiste à appliquer un test booléen classique (ou tension statique), qui permet à vérifier la fonctionnalité logique du circuit

Avantage :Simple à implémenter et ne nécessite pas d’équipement de test sophistiqué

17

MÉTHODES DE TEST (Suite) 15

Méthode de test numérique dynamique

Basé sur l'évaluation de la propagation de délai des chaînes d’inverseurs au lieu des tensions statiques

Consiste à appliquer un signal carré dissymétrique sur l'entrée des chaînes d’inverseurs et à mesurer le temps au niveau bas du signal de sortie

tL(OUT) = tH(IN) + (tLH - tHL)où tLH et le tHL sont les délais de propagation dynamique

Intervalle de tolerance 10%

18

16TEST ET RESULTATS

Test fonctionnel o Caractéristiques transitoires du VCO à la fréquence de 13 Hz et de 407MHz

o Fonction de transfert : fréquence de sortie

en fonction de la tension de contrôle

Fréquence centrale mesuré est de 225 MHz, correspondant à une tension de

contrôle de 1.5V

19

TEST ET RESULTATS (Suite) 17

Test numérique statique

Injection des fautes catastrophiques unitaires dans la chaîne de cinq inverseurs

Faute court-circuit est modélisée par un résistance de 100Ω et la faute de circuit ouvert est modélisée par une résistance de 100MΩ.

Grille du transistor MOS est modélisée par un interrupteur

20


Test numérique statique

21


Résultats du test numérique statique

Application de deux vecteurs de test en entrée du VCO : 0 et 1 logiques

0 logique correspond à Vss et 1 logique correspond à Vdd DO GO SO GDS GSS DSS

0 1 0 1 0 1 0 1 0 1 0 1

M1 V N V N V N V V V N N V

M2 N V N V N V V V N V N N

M3 N V N N N V N N N N N N

M4 N V V N N V V V N V V N

M5 V N N V V N V V V N N N

M6 V N N N N N N N N N N N


M8 N V N V N V V V N V N N

M9 V V N N N V N N N N N N

M10 N V V N N V V V N V V N

M11 V N N V V N V V V N N N

M12 V N N N N N N N N N N N


M14 N N N N N V V V N V N N

M15 V V N N N V N N N N N N

Nombre de fautes totales= 85Nombre de fautes détectées= 56

TCbooléen = 66%.

totalesfautesdeNombre

détectéesfautesdeNombreTC

___

___

V=faute détectée N=fautes non-détectée

22

TEST ET RESULTATS (Suite)

Résultats du test numérique statique

20

o Faute équivalente : Source ouverte M 8-Drain ouvert M 9

o Faute détectée court-circuit drain-source M 1

o Faute non-détectée du court-circuit

drain-source sur le transistor M 9

23

TEST ET RESULTATS (Suite) 21 Test numérique dynamique

Injection d’un signal carré dissymétrique de fréquence de 1MHz, avec un niveau haut de 400 ns et un niveau bas 600 ns

Mesure du paramètre : Temps au niveau bas tL(OUT) du signal de sortie

Décision est prise en comparant la valeur mesurée à la valeur nominale selon un intervalle de tolérance de [-10%,+10%]

tL(OUT) = tH(IN) + (tLH - tHL)= 400 + (2.4-2.75)

tL(OUT) = 399.65ns

24


Résultats du test numérique dynamique

Test numérique dynamique permet de détecter quelques fautes qui ne sont pas détectées par le test numérique statique

Taux de couverture augmente de TCbooléen= 66% à TCdyn= 68%

DO GO SO GDS GSS DSS

M1 V V V V V V

M2 V V V V V N

M3 V N V N N N

M4 V V V V V V

M5 V N V V V N

M6 V N V N N N

M7 V V V V V V

M8 V V V V V N

M9 V N V N N N

M10 V V V V V V

M11 V N V V V N

M12 V N V N N N

M13 V V V V V V

M14 V V V V V N

M15 V N V N N N

Nombre de fautes totales = 85Nombre de fautes détectées = 58

TCdyn=68%



___

___

V= faute détectée N=fautes non-détectée

25

23TEST ET RESULTATS (Suite)

Résultats du test numérique dynamique

Les défauts non-détectés sont des court-circuits drain-source dans les transistors de contrôle du courant

o Faute détectée de la grille ouverte

sur le transistor M 7

o Faute non-détectée du court-circuit

drain-source sur le transistor M 9

26


Test de courant d’alimentation en mode fonctionnel «Operating Idd Test »

Les tests ont été effectué sur le VCO en mode normal sans addition d’interrupteurs comme pour les tests précédents

La valeur moyenne du courant nominal a été mesuré à la fréquence centrale de 225 MHz, correspondant à une tension de contrôle de 1.5V

27


Résultats du test de courant d’alimentation en mode fonctionnel

Faute détectée => courant RMS proche de quelques micro ampères

Faute non détectée => courant RMS proche de courant nominale dans un intervalle de tolérance de 20%

DO GO SO GDS GSS DSS

M1 V V V V V V

M2 V V V V V V

M3 V N V N N N

M4 V V V V V V

M5 V N V V V V

M6 V N V N N N

M7 V V V V V V

M8 V V V V V V

M9 V N V N N N

M10 V V V V V V

M11 V N V V V V

M12 V N V N N N

M13 V V V V V V

M14 V V V V V V

M15 V N V N N N

Nombre de fautes totales = 85Nombre de fautes détectées = 63

TCIdd = 74%



___

___

V= faute détectée N=fautes non-détectée

28


o Faute détectée du court-circuit drain-source sur le transistor M 4

o Faute non-detectée du court-circuit drain-source sur le transistor M 9

Résultats du test de courant d’alimentation en mode fonctionnel

29

27COMPARAISON DES TROIS METHODES DE TEST

Test statique

• Avantages: simple a implementer

• Inconvenient: l’ajout de composants détériore les performances du circuit, augmentation de la surface

Test dynamique

• Avantages: détecte les fautes que le test statique ne détecte pas.

• Inconvenient: idem test statique, nécessite des mesures plus élaboré.

Idd fonctionnel

• Avantages: aucun ajout de composants, pas d’augmentation de la surface

• Inconvenient: temps de test long

30

28CONCLUSION

6668

74

0

10

20

30

40

50

60

70

80

statique dynamique Idd fonctionnel

Taux de couverture des trois méthodes de test appliquées au VCO:

TCbooleen: 66%

TCdyn:68%

TCIdd: 74%Cout de test faibleRéduction des temps de testMise sur le marché plus rapide

Cout de test d’une puce = 50% du cout total de production => le choix d’une méthode de test fiable et efficace est très important

1 Conception et test dun VCO en anneau par des méthodes de test numérique (DFT) et analogique...

Documents

Transcript of 1 Conception et test dun VCO en anneau par des méthodes de test numérique (DFT) et analogique...