AXI Quad SPI v3 - Xilinx · AXI Quad SPI v3.2 LogiCORE IP 製品ガイド Vivado Design Suite PG153...

AXI Quad SPI v3.2

LogiCORE IP 製品ガイド

Vivado Design Suite

PG153 2019 年 7 月 8 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

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PG153 2019 年 7 月 8 日 japan.xilinx.com

IP の概要

第 1章: 概要レガシモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

コア内部のサブモジュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

機能一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

サポートされていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

レジスタ空間 (レガシおよびエンハンストモード ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

仕様との相違点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

第 3章: コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

クロッキング (SPI クロック位相および極性の制御) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

プロトコルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

第 4章: デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

第 5章: サンプルデザイン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

サンプルデザインのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

KC705 ボード上でのサンプルデザインのテスト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

サンプルデザインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

プログラムシーケンスの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

第 6章: テストベンチ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

結果の確認 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

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付録 A: 検証、準拠性、相互運用性

付録 B: アップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

付録 C: デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Vivado Design Suite のデバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

ハードウェアデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

付録 D: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

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PG153 2019 年 7 月 8 日 japan.xilinx.com Production 製品仕様

はじめにLogiCORE™ IP AXI Quad Serial Peripheral Interface (SPI) コアは、AXI4 インターフェイスをスタンダード、デュアル、またはクワッド SPI プロトコル命令セットに対応した SPI スレーブデバイスに接続します。このコアは、 SPI スレーブデバイスへのシリアルインターフェイスを提供します。デュアル/クワッド SPI は Motorola M68HC11 のデータシートで定義されたスタンダード SPI プロトコルを拡張したもので、マスターとスレーブの間で簡単にデータを交換できます。

機能

• コンフィギュレーション可能な AXI4 インターフェイス。 AXI4-Lite インターフェイスを選択すると、コアバージョン 1.00 と下位互換 (レガシモード )

• データ受信レジスタ (DRR) およびデータ送信レジスタ (DTR) FIFO に対するバーストモードをサポートしたコンフィギュレーション可能な AXI4 インターフェイス

• コンフィギュレーション可能な XIP (eXecute In Place) モード

• AXI4-Lite または AXI4 インターフェイスに 32 ビットスレーブとして接続

• コンフィギュレーション可能な SPI モード

° スタンダード SPI モード

° デュアル SPI モード

° クワッド SPI モード

• プログラム可能な SPI クロック位相および極性

• コンフィギュレーション可能な FIFO の深さ (デュアル/クワッド /スタンダード SPI モードでは 16 または 256 エレメント )。 XIP モードでは FIFO の深さは 16 で固定

• デュアル/クワッドモードでは次のスレーブメモリを選択可能: 混在、 Micron、 Winbond、および Spansion (ベータバージョン)

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)

UltraScale+™UltraScale™

Zynq®-7000 SoC、7 シリーズ FPGA

ユーザーインターフェイス

AXI4、 AXI4-Lite

リソースPerformance and Resource Utilization (ウェブページ)

コアに含まれるもの

デザインファイル VHDL

サンプルデザイン VHDL

テストベンチ VHDL

制約ファイルザイリンクスデザイン制約ファイル (.xdc)

シミュレーションモデル

なし

ソフトウェアドライバー (2)

スタンドアロンおよび Linux

テスト済みデザインフロー (3)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされているシミュレータの一覧は、

『Vivado Design Suite ユーザーガイド :リリースノート、インストールおよび

ライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記:1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. スタンドアロンドライバーの詳細は、ザイリンクス Wiki ペー

ジでソフトウェア開発キット (SDK) のディレクトリ (<install_directory>/SDK/<release>/data/embeddedsw/doc/

xilinx_drivers.htm) を参照してください。

3. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびラ

イセンス』を参照してください。

AXI Quad SPI v3.2 5

第 1章

概要図 1-1 に、 AXI4-Lite インターフェイスを選択してコンフィギュレーションした AXI Quad SPI コアの最上位ブロック図を示します。

AXI4-Lite と AXI4 のどちらのインターフェイスを使用するかは、 Vivado® 統合設計環境 (IDE) の [Enable Performance Mode] チェックボックスで決まります (第 4 章参照)。デフォルトではこのチェックボックスはオフのため、AXI4-Lite インターフェイスが選択されます。 AXI4 インターフェイスを選択すると、このコアは常にスレーブ IP として動作します。

X-Ref Target - Figure 1-1

図 1‐1: AXI Quad SPI コアの最上位ブロック図

IPICInterface

TXFIFO

RXFIFO

RdEnable

TxData

Wr Enable

Rx Data

InterruptController

IPIERIPISR

Rx OCCReg

TxOCCReg

SPISSR

SPIDRR

SPIDTR

OCCCounter

CDCBlock

Register Module

TxandRx

Counter

SPI TransferDone

SPISEL, MODF,SPI Xfer Done

STARTUPBlock

CMD Compareand

BehaviorSignals

spisel

ext_spi_clk

SPI ClkGenerator

SPIReceive

DataLogic

SPITransmitDataLogic

SPI Mode 0Logic

SPI Mode 1and 2 Logic

bus2ip_data(DTR)

IP2bus_data(DRR)

ss_oss_tss_i

AXI Quad SPI Block Diagram

SPI CLKDomain

AXI CLKDomain

X23022 070819

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第 1 章:概要

レガシモード

Vivado 統合設計環境 (IDE) で [Enable Performance Mode] をオフにするとレガシモードが選択されます。レガシモードでは AXI4-Lite インターフェイスを使用します。このモードの機能、レジスタビット位置、およびレジスタアクセスは従来のバージョンの AXI Quad SPI コアと完全に下位互換性があります。

AXI Quad SPI コアをスタンダード SPI モードにすると、マスターと選択したスレーブの間で 4 線インターフェイス (受信、送信、クロック、およびスレーブ選択) をサポートした全二重同期チャネルとして動作します。デュアル/クワッド SPI モードにすると、外部メモリを接続するための追加のピンが使用可能になります。制御レジスタの設定および使用するコマンドによっては、これらの追加のピンでコマンド、アドレス、およびデータを送信します。

このコアは、スレーブ選択のデフォルトとして手動スレーブ選択をサポートします。このモードでは、スレーブ選択レジスタにデータを書き込んでスレーブ選択ラインを手動で制御できます。このため、エレメント間でスレーブ選択ラインをトグルせずに任意の数のエレメントを転送できます。ただし、新規転送を開始する前にはスレーブ選択ラインをトグルする必要があります。

スレーブ選択には、自動スレーブ選択モードもあります。このモードでは、 1 エレメントの転送が完了するたびにスレーブ選択ラインが自動でトグルされます (FIFO が無効の場合)。このモードはスタンダード SPI モードでのみサポートされます。詳細は第 3 章の「SPI プロトコルのスレーブ選択アサートモード」を参照してください。

コアの機能は、スタンダード SPI モードとデュアル/クワッド SPI モードに大別されます。これらのモードは、それぞれスレーブメモリの動作の仕方が異なるため機能も異なります。

スタンダード SPI モード

Vivado IDE で [Mode] を [Standard] に設定すると、スタンダード SPI モードが選択されます。このモードに関連するパラメーターは次のとおりです。

• [Mode]

• [Enable STARTUPE2 Primitive]

• [Transaction Width]

• [No. of Slaves]

• [Frequency Ratio]

• [Enable FIFO]

スタンダード SPI モードで FIFO を使用するかどうかは、コアのプロパティで設定します。

• FIFO を含めるかどうかは、 [Enable FIFO] パラメーターで設定します。 [FIFO Depth] パラメーターは、 [Enable FIFO] パラメーターと連動しています。 FIFO を有効にした場合、 [FIFO Depth] パラメーターで送信および受信 FIFO の深さを 16 または 256 に制限します。 FIFO が無効な場合、 [FIFO Depth] パラメーターの値は 0 と見なされます。深さは、フラッシュメモリのページサイズに最適な 256 とすることを推奨します。

• このモードでは、 [Enable FIFO] パラメーターで FIFO を有効にした場合、 [FIFO Depth] の有効な値は 16 または 256 です。

[Enable FIFO] が 0 の場合、 FIFO はコアに含まれません。データ送信には 1 つの送信および受信レジスタが使用されます。 [FIFO Depth] を 16 または 256 とした場合、深さ 16 または 256 エレメントの送信または受信 FIFO がデザインに追加されます。送信および受信 FIFO の幅は [Transaction Width] で設定します。

AXI Quad SPI コアは連続転送モードをサポートしています。マスターとして設定した場合、送信レジスタ /FIFO のデータがなくなるまで転送が継続します。この機能は手動スレーブ選択、自動スレーブ選択どちらのモードでも利用できます。たとえばページ読み出しコマンド中、 DTR 内のコマンド、アドレス、データビート数は SPI メモリによって読み出されるデータバイトと同じ数に設定する必要があります。

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第 1 章:概要

コアをスレーブとして設定した場合、データエレメントの転送中にスレーブ選択ライン (SPISEL) が High (非アクティブステート ) になると現在の転送は中止されます。スレーブ選択ラインが Low になると、中止したデータエレメントが再び送信されます。このコアをスレーブモードにできるのは、スタンダード SPI モードの場合のみです。

デュアル/クワッド SPI モード

Vivado IDE で [Mode] を [Dual] に設定すると、デュアル SPI モードが選択されます。このモードに関連するパラメーターは次のとおりです。

• [Mode]

• [Slave Device]

• [Enable STARTUPEn Primitive]

注記: 7 シリーズデバイスでは STARTUPE2 プリミティブを使用します。 UltraScale™ デバイスでは STARTUPE3 プリミティブを使用します。

• [Transaction Width]

• [No. of Slaves]

• [FIFO Depth]

FIFO に関連するプロパティには次のものがあります。

• FIFO の深さは [FIFO Depth] で設定します。有効な値は 16 または 256 です。

• SPI スレーブメモリのページサイズは常に 8 ビットのため、 FIFO の幅は 8 ビットです。

デュアルモードにおけるポートの動作は次のとおりです。

• スタンダードモード SPI 命令の場合、 IO0 および IO1 ピンは片方向で、 MOSI (Master Out Slave In) および MISO (Master In Slave Out) ピンと同じです。

• デュアルモード SPI 命令の場合、 IO0 および IO1 ピンは双方向で、コマンドのタイプおよび選択したメモリによって決まります。

[Mode] を [Quad] に設定すると、クワッド SPI モードが選択されます。クワッド SPI モードにおけるポートの動作は次のとおりです。

• スタンダードモード SPI 命令の場合、 IO0 および IO1 ピンは片方向で、スタンダード SPI モードの場合と同様に動作します。

• デュアルモード SPI 命令の場合、 IO0 および IO1 ピンは片方向または双方向で、命令のタイプおよび制御レジスタのビットで選択したメモリによって決まります。 IO2 および IO3 ビットはトライステートです。

• クワッドモード SPI 命令の場合、 IO0、 IO1、 IO2、および IO3 ピンは片方向または双方向で、コマンド、アドレス、およびデータ送信に使用するメモリのタイプによって決まります。

[Mode] を [Dual] または [Quad] に設定すると、コアの動作はそれぞれデュアルまたはクワッド SPI モードになります。その場合も、コアはスタンダード SPI コマンドおよびインターフェイスをサポートします。コア I/O の動作は、 DTR FIFO (SPI DTR) に格納されたコマンドに応じて内部コマンドロジックによって決定されます。利用できる I/O ピンも [Mode] の設定によって異なります。

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第 1 章:概要

両方の SPI モードに共通の特長

マスターによる個々のスレーブ選択出力に必要なデコードロジックが自動で生成されるため、コアにスレーブを追加できます。マスターも追加できます。ただしこのインターフェイス規格には、競合の完全な検出機能はインプリメントされていません。競合を解消するには、バス制御のアービトレーションをシステムソフトウェアで実行する必要があります。

コアはオンチップとオフチップの両方のマスターおよびスレーブと通信できます。スレーブ選択レジスタのサイズの制限により、サポートされるスレーブは最大 32 です。ただしスレーブおよびマスターの数によって周波数とリソース使用量が異なるため、最大パフォーマンスも異なります。 SPI コアレジスタと割り込みレジスタはすべて 32 ビット幅です。これらレジスタモジュールへのアクセスは、 32 ビットアクセスのみがサポートされます。

AXI4 インターフェイス

[Enable Performance Mode] をオンにすると、 AXI4 インターフェイスが選択されます。このモードでは、エンハンストモード ([Enable XIP Mode] をオフ) または XIP モード ([Enable XIP Mode] をオン) でコアを動作させることができます。これらのモードでは、 AXI4 インターフェイスを使用して DTR および DRR のアドレスでバーストトランザクションを実行できます。

エンハンストモード

このモードでは、コアの AXI4-Lite インターフェイスが AXI4 インターフェイスで置き換えられます。また、このモードでは [Mode] オプションの設定に従ってスタンダード、デュアル、およびクワッドモードがサポートされます。ターゲットスレーブメモリは、 [Slave Device] で [Mixed]、 [Winbond]、 [Micron]、 [Spansion] のいずれかを選択します。レジスタはすべて AXI4-Lite インターフェイスの場合と同じオフセットにマップされます。 AXI4 インターフェイスを使用したバーストトランザクションは、データ送信レジスタおよびデータ受信レジスタでのみサポートされます。その他のレジスタにはシングルアクセスを使用する必要があります。このコアのアプリケーションを設計する際には、この点に注意してください。

DTR および DRR FIFO は深さを 16 または 256 ビートに設定できます。コアがサポートする機能は AXI4-Lite インターフェイスの場合と同じです。このモードの利点は、 DTR および DRR のアドレスでバーストトランザクションがサポートされるため、 AXI4 インターフェイス側でのコアに対するデータ読み出しおよび書き込みのオーバーヘッドが軽減されることにあります。

XIP モード

XIP モードでは、コアは AXI4-Lite インターフェイスと AXI4 インターフェイスの両方を使用します (図 1-2 参照)。コンフィギュレーションレジスタとステータスレジスタへのアクセスには AXI4-Lite インターフェイスを使用します。 AXI4 インターフェイスは読み出し専用です。 AXI4 インターフェイスは読み出しチャネルのみをサポートします。書き込みトランザクションはサポートしていません。 AXI4-Lite インターフェイスを使用してコンフィギュレーションレジスタへアクセスすると、クロック極性 (CPOL) またはクロック位相 (CPHA) の設定を変更できます。

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第 1 章:概要

このモードはブート動作に適しています。このモードでは、コアは INCR および WRAP 読み出しトランザクションのみをサポートします。

このモードでは、コアは SPI を読み出し専用メモリと見なします。コンフィギュレーションモードに応じて 3 つの読み出しコマンドのいずれかを使用して SPI フラッシュメモリを読み出します。コアの機能は、 AXI4-Lite と AXI4 の両方のインターフェイスに同じ周波数を設定して検証しています。コアには、高速読み出し (0x0Bh)、 DIOFR (0xBBh)、 QIOFR (0xEBh) の 3 つの主要な読み出しコマンドが内蔵されています。

デュアルクワッド SPI モード

デュアルクワッド SPI モードでは、コアに 2 つの SPI インターフェイスがあります。このモードは、 UltraScale デバイスでクワッドモードを選択し、 STARTUP を有効にしてスレーブの数が 2 つの場合のみ有効になります。この機能を使用すると 2 つのスレーブにアクセスできます。スレーブはレジスタ設定によって選択します。

図 1‐2: XIP モードの AXI Quad SPI のブロック図

AXI4MemoryMappedInterface

STARTUPBlock

spisel

ext_spi_clk

SPI ClkGenerator

SPIReceive

DataLogic

SPITransmitDataLogic

SPI Mode 0Logic

SPI Mode 1and 2 Logic

ss_oss_tss_i

X12680

AXI4Lite

Interface

XIP CR

XIP SR CDCLogic

AddrDecoding

AXILength

Counter

RX FIFO

INCR and WRAPAddress Gen

SPI CLKDomain

AXI CLKDomain

DataMerging

Logic32 bit Rx

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第 1 章:概要

コア内部のサブモジュール

このセクションでは、 AXI Quad SPI コアのサブモジュールについて説明します。

[Enable Performance Mode] をオフにした場合

このモードでは、コアは以前のすべてのバージョンの AXI Quad SPI コアと下位互換性があります。この場合のコアには次のサブモジュールが含まれます。

AXI4‐Lite インターフェイスモジュール

AXI4-Lite インターフェイスモジュールは、 AXI4-Lite プロトコルおよび IPIC へのインターフェイスを提供します。AXI4-Lite インターフェイスでの読み出しおよび書き込みトランザクションは、等価な IP インターコネクト (IPIC) トランザクションに変換されます。これは、コアのデフォルトの組み合わせです。

SPI レジスタモジュール

SPI レジスタモジュールには、図 1-1 に示したメモリマップドレジスタがすべて含まれます。このモジュールは AXI4-Lite インターフェイスに接続しており、ステータスレジスタ、制御レジスタ、 N ビットスレーブ選択レジスタ (N 32)、および送信/受信レジスタペアで構成されます。

割り込みコントローラーレジスタセットモジュール

割り込みコントローラーレジスタセットモジュールは、次に示す割り込み関連レジスタで構成されます。

• デバイスグローバル割り込みイネーブルレジスタ (DGIER)

• IP 割り込みイネーブルレジスタ (IPIER)

• IP 割り込みステータスレジスタ (IPISR)

SPI モジュール

SPI モジュールはシフトレジスタ、パラメーター設定可能なボーレートジェネレーター (BRG)、および制御ユニットで構成されます。制御ロジックと初期化ロジックを含む SPI インターフェイスを提供します。スタンダード SPI モードでは、このモジュールを中心に SPI が動作します。

オプションの FIFO

[Enable FIFO] パラメーターで有効に設定すると、送信および受信パスの両方に送信 FIFO と受信 FIFO がインプリメントされます。送信 FIFO と受信 FIFO の幅は同じで、 [Transaction Width] パラメーターで設定します。スタンダード SPI モードで FIFO を有効にした場合、深さは 16 または 256 に設定できます。デュアル/クワッド SPI モードでは、深さを 16 または 256 (バイト ) に設定できます。

STARTUPEn モジュール

7 シリーズデバイスでは STARTUPE2 プリミティブを使用します。 UltraScale デバイスでは STARTUPE3 プリミティブを使用します。

第 1 章:概要

[Enable STARTUPE2 Primitive] パラメーター

STARTUPE2 はザイリンクスデバイスのプリミティブです。このプリミティブは、 FPGA コンフィギュレーション後にデザインで使用できます。プリミティブの使用方法の詳細は、使用する FPGA のユーザーガイドを参照してください。 [Enable STARTUPE2 Primitive] パラメーターをオンにすると、このプリミティブがデザインに追加されます。STARTUPE2 プリミティブは 7 シリーズおよび Zynq®-7000 SoC デバイスに存在します。このプリミティブには専用のクロックピンがあり、これを使用してスレーブメモリに SPI クロックを供給できます。 STARTUP プリミティブの出力ポートはコアの最上位で STARTUPE2 インターフェイスとして利用できます。 Spartan-7 7S6 および 7S15 FPGA は、 STARTUPE2.CLK - UserClk スタートアップクロックピンをサポートしていません。

[Enable STARTUPE3 Primitive] パラメーター

UltraScale デバイスには STARTUPE3 プリミティブがあります。このプリミティブには専用のクロックおよびデータピンがあり、これをスレーブメモリへの SPI クロックおよびデータインターフェイスとして使用します。

詳細は、『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 1] を参照してください。

クワッド SPI 制御ロジックモジュール

このモジュールは、デュアル/クワッド SPI モードで使用する制御信号を生成します。このモジュールは、各種メモリコンフィギュレーションに対応したシフトレジスタ、 SPI クロックジェネレーター、およびステートマシンを内蔵しています。

機能一覧

• レガシモード — AXI4-Lite インターフェイスベースのデザイン

° AXI インターフェイス

- AXI4-Lite インターフェイスをサポート — レガシモード

- コアのレジスタはすべてシングル AXI4-Lite トランザクションを使用して 32 ビットアクセスとしてアクセスする必要があります。

° コンフィギュレーション可能な SPI モード

- スタンダード、デュアル、およびクワッドモードをサポート

- スタンダードモードでサポートされる機能

- マスターおよびスレーブ SPI モード

- MSB/LSB ファーストトランザクション

- テスト用のローカルループバック機能

- マルチマスターおよびマルチスレーブ環境

- 深さ 0、 16、または 256 エレメント (1 エレメントは 1 バイト、 1 ハーフワード、または 1 ワード ) を選択可能な送信/受信 FIFO。深さ 0 の FIFO は FIFO なし。

- デュアル/クワッド SPI モードでサポートされる機能

- マスターモードのみ

- MSB ファースト転送のみ

- SPI 転送長さは 8 ビットのみ

- マルチマスターおよびマルチスレーブ環境

- 深さ 16 または 256 の送信/受信 FIFO (オプション)

- 6 ピン SPI インターフェイスモードをオプションでサポート (クワッドモードのみ)

第 1 章:概要

• AXI4 インターフェイスモード

° AXI4 インターフェイス

- AXI4 インターフェイスをサポート

° コンフィギュレーション可能な SPI インターフェイス

- スタンダード、デュアル、およびクワッド SPI モード

- マスターモードのみ

- 深さ 16 または 256 エレメントの送信/受信 FIFO

- SPI フラッシュメモリでは長さ 8 ビットの MSB ファースト転送のみ

- 複数のスレーブ – 最大 32 まで設定可能

- XIP (eXecute-in-Place) モードと非 XIP モードをコンフィギュレーション可能

° エンハンストモード — 非 XIP モード (バーストモードアクセス) — AXI4 デザイン

- マスターが SPI 読み出しおよび書き込みコマンドを発行

- DTR および DRR FIFO アドレスでは FIXED タイプのバースト転送のみをサポート

- AXI4 インターフェイスから同時に受信できるのは 1 つの読み出しトランザクションまたは 1 つの書き込みトランザクションのみ

- コアのレジスタはすべてシングル AXI4 トランザクションを使用した 32 ビットアクセスのみ可能

- WRAP トランザクションは非対応

° 読み出し専用 XIP モード — AXI4-Lite + AXI4 インターフェイスベースのデザイン

- コンフィギュレーションレジスタの設定およびステータス /デバッグレジスタの読み出しに AXI4-Lite モードを使用

- SPI インターフェイスでは読み出しコマンドのみ

- メモリマップドアドレスでは INCR および WRAP 読み出しトランザクションが可能

- 深さ 64 ビートで固定の内部 FIFO (データ幅は 32 ビット )

- FIXED トランザクションは非対応

第 1 章:概要

表 1-1 に、コアのコンフィギュレーションに使用するパラメーターを示します。

表 1‐1: コアの動作モードとデザインパラメーターの値

コアの動作

パラメーター

le Perform

ance M

le XIP M

[FIFO Dep

[Mode]

[Frequen

cy Ratio]

[No. o

f Slaves]

[Slave Device]

le STA

Primitive](4)

レガシモード

0、 16、 256 スタンダード4、 8、 Nx16

(N = 1、 2、 3、 ...、 128)(1) 1 ～ 32 (任意) (任意)

16、 256 デュアル 2(2) 1 ～ 32 (任意) (任意)

16、 256 クワッド 2(2) 1 ～ 32 (任意) (任意)

エンハンストモード

x 0、 16、 256 スタンダード2、 4、 8、 Nx16

(N = 1、 2、 3、 ...、 128)(1) 1 ～ 32 (任意) (任意)

x 16、 256 デュアル 2(2) 1 ～ 32 (任意) (任意)

x 16、 256 クワッド 2(2) 1 ～ 32 (任意) (任意)

XIP モード

x x 64 スタンダード 2(2) 1(3) (任意) (任意)

x x 64 デュアル 2(2) 1(3) (任意) (任意)

x x 64 クワッド 2(2) 1(3) (任意) (任意)

注記:1. このモードでは ext_spi_clk を axi_aclk または axi4_aclk を同じにできますが、AXI CLK または AXI4 ACLK 以上とする必要があ

ります。このモードは主に SPI プロトコルで動作する低速デバイス用です。たとえば EEPROM や SPI インターフェイスを使用する DAC などのデバイスが該当します。

2. このモードでは、 ext_spi_clk を目的の SPI クロックの 2 倍に設定します。このクロックを、 [Frequency Ratio] パラメーターの 2 で分周

して SPI クロックを生成します。ほとんどの SPI フラッシュメモリコマンドは高速な SPI クロックで動作しますが、コマンドによっては

低い周波数でないと動作しないものがあります。使用するコマンドに応じて、 ext_spi_clk と [Frequency Ratio] パラメーターを適切に

設定する必要があります。高速な SPI クロックで低速なコマンドを実行した場合、コアはエラーを生成せずにこれらのコマンドを外部フ

ラッシュメモリに渡しますが、フラッシュメモリの動作は保証されません。

3. XIP モードでは [No. of Slaves] パラメーターは常に 1 で、変更できません。

4. 7 シリーズデバイスでは STARTUPE2 プリミティブを使用します。UltraScale 以降のデバイスでは STARTUPE3 プリミティブを使用します。

第 1 章:概要

サポートされていない機能

このコアは、 AXI4 インターフェイスに関する次の機能をサポートしていません。

• エンハンストモードでの 1 を超える長さの INCR バーストおよび WRAP バースト

• XIP モードでの FIXED バースト

• エンハンストモードでのナローバースト (エンハンストモードでは 32 バーストビットのうち最後の 8 ビットのみが有効)

• XIP モードでの書き込みチャネルおよびトランザクション

• アトミック、ロック、およびキャッシュトランザクション

• デバッグ/セキュアおよびユーザー信号

• アウトオブオーダートランザクション

• REGION 信号

• サービス品質 (QoS) 信号

• バイトストローブのホール

• バリアトランザクション

• 書き込みインターリーブ

• ユーザー信号

• AXI TrustZone およびローパワーステート

• エンハンストモードでの読み出し /書き込み同時トランザクション

• コアを読み出し専用の XIP モードにした場合、アライメントしていないアドレス

• XIP モードでのバイトアクセス

• シリアルクロック (SCK) 比が 2 の場合、スタンダードスレーブモードはサポートされません。

• エンハンストモードでは、 IP は s_axi4_rready が最初の s_axi4_rvalid を生成するのを待ちます。

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP は、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。

この IP およびその他のザイリンクス LogiCORE IP モジュールに関する情報は、 IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

第 2章

製品仕様

規格

AXI Quad SPI コアは、 AXI4 および AXI4-Lite インターフェイスをスタンダード、デュアル、またはクワッド SPI プロトコル命令セットに対応した SPI スレーブデバイスに接続します。このコアは、 Winbond、 Micron、 Spansion、および Macronix 製 SPI シリアルフラッシュメモリなどの SPI スレーブデバイスへのシリアルインターフェイスを提供します。デュアル/クワッド SPI は、 Motorola M68HC11 のデータシートで定義されたスタンダード SPI プロトコルを拡張したものです。このコアのプロトコルと Motorola M68HC11-Rev. 4.0 リファレンスマニュアルの違いについては、「仕様との相違点」を参照してください。

性能

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

このコアの性能評価は、マージンシステム手法を使用して実施しました。このマージンシステム特性評価手法の詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

注記: Zynq®-7000 SoC および UltraScale™ デバイスでの性能は、 7 シリーズデバイスと同等です。

性能評価は、次のファミリに対して実施しました。

• Virtex®-7

• Kintex®-7

• Artix®-7

第 2 章:製品仕様

AXI Quad SPI コアの最大周波数を表 2-1 に示します。

注記: XIP およびスタンダードモードでは、 Ext_spi_clk は 60MHz に制限されることがあります。

注記: UltraScale™ デバイスでの周波数値は、 7 シリーズデバイスの場合と類似すると予想されます。

リソース使用状況

リソース使用状況の詳細は、 Performance and Resource Utilization (ウェブページ) をご覧ください。

表 2‐1: AXI Quad SPI の最大周波数

ファミリスピードグレードAXI4‐Lite インターフェイス

Fmax (MHz)[AXI4 Interface]Fmax (MHz)

Ext_spi_clkFmax (MHz)

Virtex-7

-1 180 200 80

-2 200 240 90

-3 220 280 100

Kintex-7

-1 180 200 80

-2 200 240 90

-3 220 280 100

Artix-7

-1 120 150 60

-2 140 180 70

-3 160 200 80

ポートの説明

表 2‐2: I/O 信号

信号名インターフェイス信号タイプ初期状態説明

s_axi_aclk クロック I - AXI クロック。この信号はレガシおよび XIP モードの場合のみ利用できます。

s_axi_aresetn リセット I - AXI リセット。この信号はレガシおよび XIP モードの場合のみ利用できます。

s_axi4_aclk(1)クロック I - AXI4 クロック。この信号はエンハンストおよび

XIP モードの場合のみ利用できます。

s_axi4_aresetn(2)リセット I - AXI4 リセット。この信号はエンハンストおよび

XIP モードの場合のみ利用できます。

ext_spi_clk クロック I -

このクロックは SPI インターフェイスに使用します。

このクロックは、 SPI インターフェイスで想定する最大 SPI 周波数の 2 倍とする必要があります。

ip2intc_irpt SPI O 0 SPI からの割り込み制御信号。

AXI インターフェイス信号

s_axi_* 入力/出力

AXI 信号の詳細は、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 3] の付録 A を参照してください。この信号はレガシおよび XIP モードの場合のみ利用できます。

AXI4 インターフェイスの信号

s_axi4_* 入力/出力

AXI 信号の詳細は、『Vivado Design Suite: AXI リファレンスガイド』 (UG1037) [参照 3] の付録 A を参照してください。この信号はエンハンストおよび XIP モードの場合のみ利用できます。

SPI インターフェイスの信号

sck_i SPI I -SPI バスクロック入力。

この信号はスタンダード SPI スレーブモードの場合のみ利用できます。

sck_o SPI O - SPI バスクロック出力。

sck_t SPI O 1SPI バスクロックのトライステートイネーブル。

アクティブ Low。

ss_i[(スレーブの数 – 1):0] SPI I - この入力は、モードを問わずデザインでは使用しません。

ss_0[(スレーブの数 – 1):0] SPI O 1 長さ n のワンホットエンコードによるアクティブ Low スレーブ選択ベクターを出力します。

ss_t SPI O 1スレーブセレクトのトライステートイネーブル。

アクティブ Low。

io0_i SPI I - MOSI (Master Output Slave Input) 入力ピンと同様に動作します。

io0_o SPI O -

MOSI (Master Output Slave Input) 出力ピンと同様に動作します。

この信号はスタンダード SPI モードの場合のみ利用できます。デュアル SPI モードではこの信号は双方向信号で、命令によって動作が異なります。

io0_t SPI O 1 トライステートイネーブル MOSI (Master Output Slave Input)。アクティブ Low。

io1_i SPI I -

MISO (Master Input Slave Output) 入力と同様に動作します。

デュアル/クワッド SPI モードでも、この信号は IO1_I ポートと見なすことができます。

io1_0 SPI O -

MISO (Master Input Slave Output) 出力と同様に動作します。

この信号はスタンダード SPI モードの場合のみ利用できます。デュアル SPI モードではこの信号は双方向信号で、命令によって動作が異なります。

io1_t SPI O 1 トライステートイネーブル MISO (Master Input Slave Output)。アクティブ Low。

io2_i SPI I -IO2 入力 (使用するコマンドによる )。

この信号はクワッド SPI モードの場合のみ利用できます。

io2_o SPI O -IO2 出力 (使用するコマンドによる )。

io2_t SPI O 1トライステートイネーブル IO2。

この信号はクワッド SPI モードの場合のみ利用できます。アクティブ Low。

io3_i SPI I -IO3 入力 (使用するコマンドによる )。

io3_o SPI O -IO3 出力 (使用するコマンドによる )。

io3_t SPI O 1トライステートイネーブル IO3。

この信号はクワッド SPI モードの場合のみ利用できます。アクティブ Low。

io0_1_i(3) SPI I - MOSI (Master Output Slave Input) 入力ピンと同様に動作します。

io0_1_o(3) SPI O -

MOSI (Master Output Slave Input) 出力ピンと同様に動作します。

この信号は双方向信号で、命令によって動作が異なります。

io0__1_t(3) SPI O 1 トライステートイネーブル MOSI (Master Output Slave Input)。アクティブ Low。

表 2‐2: I/O 信号 (続き)

io1_1_i(3) SPI I - MISO (Master Input Slave Output) 入力と同様に動作します。

io1_1_0(3) SPI O - MISO (Master Input Slave Output) 出力と同様に動作します。

io1_1_t(3) SPI O 1 トライステートイネーブル MISO (Master Input Slave Output)。アクティブ Low。

io2_1_i(3) SPI I - IO2 入力 (使用するコマンドによる )。

io2_1_o(3) SPI O - IO2 出力 (使用するコマンドによる )。

io2_1_t(3) SPI O 1 トライステートイネーブル IO2。アクティブ Low。

io3_1_i(3) SPI I - IO3 入力 (使用するコマンドによる )。

io3_1_o(3) SPI O - IO3 出力 (使用するコマンドによる )。

io3_1_t(3) SPI O 1 トライステートイネーブル IO3。アクティブ Low。

ss_0_i(3) SPI O - この入力は、モードを問わずデザインでは使用しません。

ss_1_i(3) SPI O 1 長さ n のワンホットエンコードによるアクティブ Low スレーブ選択ベクターを出力します。

spisel SPI I 1

ローカル SPI スレーブ選択アクティブ Low 入力。コアをスタンダード SPI スレーブモードにした場合の入力信号です。

マスターモードでは、 SPICR の Master ビット同様、 1 にセットする必要があります。

STARTUP インターフェイスの信号

cfgclk STARTUP_IO O -このクロックはアクティブコンフィギュレーション中および persist をセットしたマスターモード中のみアクティブです。

cfgmclk STARTUP_IO O -オンチップオシレーターからのフリーランニングクロック。公称 50MHz ですが、特性評価はしておらずデータシートにも記載はありません。

eos STARTUP_IO O - STARTUPEn シーケンスが完了するとこの信号が立ち上がります。

preq STARTUP_IO O - FPGA ロジックに対する PROGRAM 要求。

注記:1. AXI クロックは ext_spi_clk より高速にする必要があります。

2. ext_spi_clk が非常に低速な場合は [FIFO Depth] を 256 に設定することを推奨します ([Frequency Ratio] は 50 ～ 100 の範囲)。

3. これらの信号はデュアルクワッドモードの場合のみ使用します。

表 2‐2: I/O 信号 (続き)

レジスタ空間 (レガシおよびエンハンストモード )

注記: AXI4-Lite 書き込みアクセスレジスタは 32 ビット AXI 書き込みデータ (*_wdata) 信号によって更新され、AXI 書き込みデータストローブ (*_wstrb) 信号の影響は受けません。書き込みの場合、 AXI 書き込みアドレス有効 (*_awvalid) 信号と AXI 書き込みデータ有効 (*_wvalid) 信号を両方アサートする必要があります。

表 2-3 に、 [Enable Performance Mode] をオフにした場合、および [Enable Performance Mode] をオンにして [Enable XIP Mode] をオフにした場合のレジスタセットを示します。一部の AXI Quad SPI コアレジスタには、個別にアクセスする必要があります。これらのレジスタは、 AXI4-Lite インターフェイスまたは AXI4 インターフェイス (エンハンストモード ) 経由で設定およびアクセスできます。どのレジスタにも 32 ビットとしてアクセスします。存在しないレジスタにアクセスすると OKAY 応答が返されます。これらのレジスタを読み出すと 0 が返され、書き込みは無視されます。

表 2‐3: レガシおよびエンハンストモードのコアレジスタ

アドレス空間オフセットレジスタ名アクセスタイプデフォルト値

(16 進数)説明

コア関連レジスタ

40h SRR W N/A ソフトウェアリセットレジスタ

60h SPICR R/W 0x180 SPI 制御レジスタ

64h SPISR R 0x0a5 SPI ステータスレジスタ

68h SPI DTR W 0x0 SPI データ送信レジスタ。単一レジスタまたは FIFO

6Ch SPI DRR R N/A(1) SPI データ受信レジスタ。単一レジスタまたは FIFO

70h SPISSR R/Wスレーブ選択なし0xFFFF

SPI スレーブ選択レジスタ

74h SPI 送信 FIFO 占有レベルレジスタ (2) R 0x0 送信 FIFO 占有レベルレジスタ

78h SPI 受信 FIFO 占有レベルレジスタ (2) R 0x0 受信 FIFO 占有レベルレジスタ

割り込み制御関連レジスタ

1Ch DGIER R/W 0x0 デバイスグローバル割り込みイネーブルレジスタ

20h IPISR R/TOW(3) 0x0 IP 割り込みステータスレジスタ

28h IPIER R/W 0x0 IP 割り込みイネーブルレジスタ

注記:1. SPI DRR のパワーオンリセット時のデータは不明またはすべて 0 です。パワーオンリセット時にはこのレジスタを読み出さないでくだ

さい。

2. FIFO の深さを 16 または 256 に設定した場合のみ存在します。

3. TOW = 書き込みによりトグル (Toggle on Write) です。レジスタの特定のビットに 1 を書き込むと、そのビット位置の値がトグルします。

レジスタの詳細

ソフトウェアリセットレジスタ

ソフトウェアリセットレジスタ (SRR) は、システム内でこのコアだけを独立してリセットするために使用します。

重要: ソフトウェアリセットを実行するには、ソフトウェアリセットレジスタに値 0x0000_000a を書き込みます。

SRR に 0x0000_000a を書き込むと、 AXI クロックの 4 サイクルでコアレジスタがリセットされます。それ以外の書き込みアクセスは未定義の結果となり、エラーが発生します。図 2-1 に、ソフトウェアリセットレジスタのビット割り当てを示します。詳細は表 2-4 で説明します。このレジスタを読み出すと、未定義のデータが返されます。

SPI 制御レジスタ

SPI 制御レジスタ (SPICR) は、 AXI Quad SPI コアの各種動作をプログラムで制御するために使用します。図 2-2 に SPICR のビット割り当てを示します。詳細は表 2-5 で説明します。

図 2‐1: ソフトウェアリセットレジスタ (コアベースアドレス + 0x40)

表 2‐4: ソフトウェアリセットレジスタの説明 (コアベースアドレス + 0x40)

ビット名前コア

アクセスリセット

値説明

31:0 リセット WO N/A このレジスタに対する操作は、 0x0000000a の書き込み (AXI Quad SPI コアのリセット ) のみ可能です。

図 2‐2: SPI 制御レジスタ (コアベースアドレス + 0x60)

X14419

0123 4567891031

LOOPMaster

Tx FIFO Reset

Manual Slave Select Assertion

Enable

Rx FIFO Reset

Master Transaction

Inhibit

LSB First

Reserved

X14420

表 2‐5: SPI 制御レジスタの説明 (コアベースアドレス + 0x60)

値説明

31:10 予約 N/A N/A 予約。

9 LSB First R/W 0

LSB ファースト (1)

このビットは、 LSB ファーストのデータ転送フォーマットを選択します。デフォルトの転送フォーマットは MSB ファーストです。定義:0 = MSB ファーストの転送フォーマット。1 = LSB ファーストの転送フォーマット。

注記:デュアル/クワッド SPI モードでは、 MSB ファーストの転送フォー

マットのみがサポートされます。

8マスター

トランザクション禁止

マスタートランザクション禁止

このビットはマスタートランザクションを禁止します。このビットはスレーブの動作には影響しません。定義:0 = マスタートランザクションを有効にする。1 = マスタートランザクションを無効にする。

注記: このビットをセットすると直ちにトランザクションが禁止されま

す。転送途中にこのビットをセットすると、予測不能な結果となります。

手動スレーブ選択

アサートイネーブル

手動スレーブ選択アサートイネーブル

デバイスがマスターとして設定されており、 SPE がアサートされてデバイスが有効なときにこのビットをセットすると、スレーブ選択レジスタ内のデータがスレーブ選択出力にアサートされます。このビットはスレーブの動作には影響しません。定義:0 = マスターコアロジックがスレーブ選択出力をアサートする。1 = スレーブ選択出力はスレーブ選択レジスタのデータに従う。

注記:手動スレーブ選択アサートモードはスタンダード SPI モードでのみ

サポートされます。詳細は、「SPI プロトコルのスレーブ選択アサートモード」を参照してください。

6 RX FIFO Reset R/W 0

受信 FIFO リセット

このビットに 1 を書き込むと、受信 FIFO が空の状態にリセットされます。リセットから 1 AXI クロックサイクル後に、このビットは再び 0 に戻ります。定義:0 = 受信 FIFO は通常の動作。1 = 受信 FIFO ポインターをリセットする。

5 TX FIFO Reset R/W 0

送信 FIFO リセット

このビットに 1 を書き込むと、送信 FIFO が空の状態にリセットされます。リセットから 1 AXI クロックサイクル後に、このビットは再び 0 に戻ります。定義:0 = 送信 FIFO は通常の動作。1 = 送信 FIFO ポインターをリセットする。

4 CPHA R/W 0

クロック位相(2)

このビットは、 2 種類の転送フォーマットのいずれか 1 つを選択します。第 3 章の「クロッキング (SPI クロック位相および極性の制御)」を参照してください。

3 CPOL R/W 0

クロック極性(2)

このビットでクロック極性を定義します。定義:0 = アクティブ High クロック (SCK は Low の場合にアイドル)。1 = アクティブ Low クロック (SCK は High の場合にアイドル)。

2 マスター R/W 0

マスター (SPI マスターモード )(3)

このビットで SPI デバイスをマスターまたはスレーブに設定します。定義:0 = スレーブに設定。1 = マスターに設定。

注記:デュアル/クワッド SPI モードでは、コアはマスターモードのみを

サポートします。

注記: SCK 比が 2 の場合、スタンダードスレーブモードはサポートされ

ません。

1 SPE R/W 0

SPI システムイネーブル

このビットを 1 にセットすると、 SPI デバイスが有効になります。定義:

• 0 = SPI システムを無効にする。マスターとスレーブの出力はどちらもトライステートとなり、スレーブの入力は無視されます。

• 1 = SPI システムを有効にする。マスターの出力がアクティブ (たとえば IO0 (MOSI) と SCK がアイドルステート ) になり、SS がアサートされている場合スレーブの出力もアクティブになります。送信データが存在する場合、マスターは転送を開始します。

0 LOOP R/W 0

ローカルループバックモード (4)

ローカルループバック動作を有効にします。この機能はスタンダード SPI マスターモードの場合のみサポートされます。定義:

• 0 = 通常動作。

• 1 = ループバックモード。トランスミッター出力は内部でレシーバー入力に接続されます。レシーバーとトランスミッターは通常どおり動作しますが、リモートスレーブからの受信データは無視されます。

注記:1. このビット (LSB ファースト ) はスタンダード SPI モードの場合のみセットできます。デュアル/クワッド SPI モードでは MSB

ファーストモードのみがサポートされます。デュアル/クワッド SPI モードでこのビットをセットした場合、 SPISR の対応する

エラービットがセットされ、割り込みが生成されます。

2. デュアル/クワッド SPI モードでは、 CPHA-CPOL の値は 00 または 11 のみがサポートされます。これ以外の値を設定するとメ

モリとの通信中に誤動作が発生します。これ以外の値を設定すると SPISR の対応するエラービットがセットされ、 SPI IPIER レジスタの対応するビットが有効な場合は割り込みが生成されます。

3. スレーブモードはスタンダード SPI モードの場合のみサポートされます。デュアル/クワッド SPI モードでは、コアはマスターモードのみをサポートします。これ以外の値を設定すると SPISR の対応するエラービットがセットされ、 SPI IPIER レジスタ

の対応するビットが有効な場合は割り込みが生成されます。

4. ループバックは、スタンダード SPI モードの場合のみサポートされます。

表 2‐5: SPI 制御レジスタの説明 (コアベースアドレス + 0x60) (続き)

値説明

SPI ステータスレジスタ

SPI ステータスレジスタ (SPISR) は、 AXI Quad SPI コアの各種ステータスをプログラマに示す読み出し専用レジスタです。図 2-3 に SPISR のビット割り当てを示します。詳細は表 2-6 で説明します。 SPISR に書き込んでもレジスタ内容は変化しません。

図 2‐3: SPI ステータスレジスタ (コアベースアドレス + 0x64)

表 2‐6: SPI ステータスレジスタの説明 (コアベースアドレス + 0x64)

値説明

31:11 予約 N/A N/A 予約

10 Command Error R 0

コマンドエラーフラグ。

定義:

• 0 = デフォルト。

• 1 = コアがデュアル/クワッド SPI モードで、SPI DTR FIFO のリセット後の最初のエントリがターゲットメモリでサポートされるコマンドのリストに一致しない場合、このビットがセットされます。

注記: コマンドエラーは、コアをレガシまたはエンハンスト (AXI4 イン

ターフェイス) モードおよびデュアルまたはクワッドモードにした場合

のみ関係します。

9 Loopback Error R 0

ループバックエラーフラグ。

定義:

• 0 = デフォルト。制御レジスタの LOOP ビットはデフォルトステート。

• 1 = SPI コマンド、アドレス、およびデータビットをスタンダード SPI プロトコルモード以外で転送するように設定し、制御レジスタ (SPICR) で LOOP ビットがセットされている。

注記:ループバックはコアをスタンダードモードにした場合のみサポー

トされます。それ以外のモードでこのビットをセットするとエラーが発

生し、レガシまたはエンハンスト (AXI4 インターフェイス) モードでは割

り込みビットがセットされます。

0123 4567891031

Rx_EmptyTx_Empty

Slave_Mode_Select

Slave ModeError

CPOL_CPHA_Error

CommandError

Loop BackError

Reserved

Rx_Full

Tx_Full

X14477

MSBError

8 MSB Error R 0

MSB エラーフラグ。

定義:

• 1 = このビットは、コアをデュアル/クワッド SPI モードにし、制御レジスタ (SPICR) の LSB First ビットを 1 にした場合にセットされます。

注記:デュアル/クワッド SPI モードでは、 MSB ファーストの転送フォー

マットのみがサポートされます。 MSB エラーフラグは、コアをレガシま

たはエンハンスト (AXI4 インターフェイス) モードおよびデュアルまたは

クワッドモードにした場合のみ関係します。

7Slave Mode

ErrorR 1

スレーブモードエラーフラグ。

定義:

• 1 = このビットは、コアをデュアル/クワッド SPI モードにし、制御レジスタ (SPICR) の Master ビットを 0 にした場合にセットされます。

• 0 = 制御レジスタ (SPICR) の Master ビットが 1。

注記: クワッド SPI モードでは、コアはマスターモードのみをサポートし

ます。スレーブエラーは、コアをレガシまたはエンハンスト (AXI4 イン

ターフェイス) モードおよびデュアルまたはクワッドモードにした場合

のみ関係します。

6CPOL_CPHA_

ErrorR 0

CPOL_CPHA_Error フラグ。

定義:

• 1 = CPOL-CPHA が 01 または 10 に設定されている。このビットは、 Winbond、 Micron、 Spansion または Macronix のいずれかの SPI メモリを選択し、 CPOL-CPHA を 01 または 10 に設定するとセットされます。

これらのメモリでは、 CPOL-CPHA を 00 または 11 に設定する必要があります。 CPOL_CPHA_Error フラグは、コアをレガシまたはエンハンスト (AXI4 インターフェイス) モードおよびデュアルまたはクワッドモードにした場合のみ関係します。

5Slave_Mode_

SelectR 1

Slave_Mode_Select フラグ。

このフラグは、コアがスレーブモードに設定されるとアサートされます。 Slave_Mode_Select は、マスター SPI コアがコアのチップセレクトピンをアサートすると直ちにアクティブになります。

• 1 = スタンダードモードのデフォルト。

• 0 = スレーブモードに設定したコアが外部 SPI マスターによって選択されるとアサートされます。

4 MODF R 0

モードフォルトエラーフラグ。

このフラグは、マスターに設定した SPI デバイスで SS 信号がアクティブになるとセットされます。 SPISR を読み出すと、 MODF は自動的にクリアされます。 MODE が Low から High に遷移すると、 1 サイクルのストローブ割り込みが生成されます。0 = エラーなし。1 = エラー条件が検出された。

表 2‐6: SPI ステータスレジスタの説明 (コアベースアドレス + 0x64) (続き)

値説明

SPI データ送信レジスタ

SPI データ送信レジスタ (SPI DTR) には、 SPI バスに送信するデータを書き込みます。マスターモードで SPE ビットを 1 にセットした後、またはスレーブモードで spisel がアクティブになった後、データは SPI DTP からシフトレジスタへ転送されます。

DTR FIFO 書き込みポインターが 0 番目の位置を指し示すように、 SPI DTR は書き込み前にリセットする必要があります。

3 Tx_Full R 0

送信フル。

送信 FIFO が存在する場合、このビットは送信 FIFO がフルになると High にセットされます。

注記: FIFO が存在しない場合、このビットは送信レジスタに AXI 書き込

みを実行すると High にセットされます (このオプションはスタンダード SPI モードの場合のみ利用可能)。 SPI 転送が完了すると、このビットはク

リアされます。

2 Tx_Empty R 1

送信エンプティ。

送信 FIFO が存在する場合、このビットは送信 FIFO が空になると High にセットされます。送信 FIFO が空になるとこのビットは直ちに High になります。このビットが High の間、送信データの最後のバイトはまだパイプラインの中にあります。 1 回の SPI 転送が完了するたびに FIFO 占有レベルがデクリメントします。

注記: FIFO が存在しない場合、 1 回の SPI 転送が完了するとこのビットが

セットされます (このオプションはスタンダード SPI モードの場合のみ利

用可能)。 FIFO の有無にかかわらず、このビットは送信レジスタ /FIFO に対する AXI 書き込みでクリアされます。デュアル/クワッド SPI モードで

は、 FIFO は常にコアに存在します。

1 Rx_Full R 0

受信フル。

受信 FIFO が存在する場合、このビットは受信 FIFO がフルになると High にセットされます。 1 回の SPI トランザクションが完了するたびに FIFO 占有レベルがインクリメントします。

注記: FIFO が存在しない場合、このビットは 1 回の SPI 転送が完了すると High にセットされます (このオプションはスタンダード SPI モードの場合

のみ利用できます)。この場合、 Rx_Empty と Rx_Full は相補信号です。

0 Rx_Empty R 1

受信エンプティ。

受信 FIFO が存在する場合、このビットは受信 FIFO が空になると High にセットされます。 FIFO 占有レベルは、 1 回の FIFO 読み出しごとにデクリメントします。

注記: FIFO が存在しない場合、このビットは受信レジスタを読み出すと High にセットされます (このオプションはスタンダード SPI モードの場合

のみ利用可能)。このビットは SPI 転送が正しく完了するとクリアされま

す。デュアル/クワッド SPI モードでは、 FIFO は常にコアに存在します。

表 2‐6: SPI ステータスレジスタの説明 (コアベースアドレス + 0x64) (続き)

値説明

デュアル/クワッドモード

最初の書き込みは常に AXI トランザクションからの SPI コマンドとし、その後にアドレス (24 ビットまたは 32 ビット )、送信データの順に格納します。メモリのステータスレジスタを読み出す際は、コマンドの要件に従ってこのレジスタにはダミーバイトおよびコマンドとアドレス (オプション) を格納します。

これらのモードでは、メモリから受信したデータを内部でカウントするために DTR にダミーバイトを格納する必要があります。

デュアルモード読み出しなどのコマンドでは、これらのバイトはデータラインには転送されず、 SPI スレーブメモリから読み出したデータバイトの数を追跡するために内部ロジックが使用します。

転送の実行中、シフトレジスタ内のデータが SPI DRR に転送されると直ちに SPI DTR 内のデータがシフトレジスタにロードされ、新規転送が開始します。 SPI DTR 内のデータは、新しいデータが書き込まれるまで SPI DTR に残ります。図 2-4 に SPI DTR を示します。データフォーマットの詳細は表 2-7 で説明します。

送信 FIFO が存在する場合、データは直接 FIFO に書き込まれ、 FIFO の先頭位置が SPI DTP として扱われます。このポインターは、 1 回の SPI 転送が完了するたびにデクリメントします。 FIFO をデザインに含めるかどうかは、コアをスタンダード SPI モードで使用する場合のみ選択できます。コアをデュアル/クワッド SPI モードにした場合、FIFO は常に存在します。このモードでは、 FIFO の深さを [FIFO Depth] パラメーターで 16 または 256 に設定します。

このレジスタは読み出すことはできず、データを格納できる空きがある場合に書き込みのみを実行できます。レジスタ /FIFO がフルの場合に書き込みを実行すると、 AXI 書き込みトランザクションエラーとなります。 SPI DTR の読み出しはサポートされておらず、このような読み出しトランザクションからは未定義のデータが返されます。

図 2‐4: SPI データ送信レジスタ (コアベースアドレス + 0x68)

表 2‐7: SPI データ送信レジスタの説明 (コアベースアドレス + 0x68)

値説明

[N–1]:0TX Data(1) (DN–1 – D0)

N ビットの SPI 送信データ。 N は 8、 16、または 32 です。 (2)

[Transfer Width] = 8 の場合、 N = 8。[Transfer Width] = 16 の場合、 N = 16。[Transfer Width] = 32 の場合、 N = 32。

注記:1. DN-1 ビットはデータ転送フォーマットが LSB ファーストか MSB ファーストかに関係なく常に MSB を表します。 [Transfer

Width] = 8 または 16 の場合、未使用の上位ビット ((AXI データ幅 – 1) ～ N) は予約です。

2. スタンダード SPI モードでは、コアのコンフィギュレーションに応じて 8、 16、 32 のいずれかです。デュアル/クワッド SPI モードでは、このレジスタは 8 ビット幅です。

Tx Data ((D(N-1) - D0))

X14422

SPI データ受信レジスタ

SPI データ受信レジスタ (SPI DRR) は SPI バスから受信したデータを読み出すために使用します。これはダブルバッファーレジスタです。 1 回の転送が完了するたびに、受信データがこのレジスタに格納されます。 SPI アーキテクチャには、スレーブがバスのトラフィックを調整するメカニズムがありません。このため、最後の SPI 転送の前に SPI DRR が読み出された場合のみ、 1 回のトランザクション完了後に SPI DRR が更新されます。

SPI DRR が読み出されずにフルの場合、最後に転送されたデータは失われ、受信オーバーラン割り込みが発生します。同じエラーはマスター SPI デバイスでも発生することがあります。

デザインで FIFO を含める ([FIFO Depth] = 16 または 256) か含めない ([FIFO Depth] = 0) かは、コアをスタンダード SPI モードにした場合のみ選択できます。コアをデュアル/クワッド SPI モードにした場合は、 FIFO は常に存在します。このモードでは、 FIFO の深さを [FIFO Depth] パラメーターで 16 または 256 に設定します。マスターとスレーブのどちらの場合も、受信 FIFO を有効にした場合 (スタンダード SPI モードのみ)、データは FIFO バッファーに格納されます。受信 FIFO は読み出し専用バッファーです。空の受信レジスタ /FIFO に対して読み出しを実行すると、ステータスレジスタのエラーフラグがセットされます。 SPI DRR に書き込みを実行してもレジスタ内容は変化せず、 OK 応答のみが返されます。

SPI DRR のパワーオンリセット時の値は不明です。このレジスタ内のデータを読み出せるのは、コアトランザクション中に受信 FIFO に既知のデータを書き込んだ場合のみです。図 2-5 に SPI DRR を示します。データフォーマットの詳細は表 2-8 で説明します。

重要: SPI デバイスに発行されるコマンドによっては、いくつかの不要なバイトが受信 FIFO に書き込まれます。これらのバイトは破棄する必要があります。

図 2‐5: SPI データ受信レジスタ (コアベースアドレス + 0x6C)

表 2‐8: SPI データ受信レジスタの説明 (コアベースアドレス + 0x6C)

値説明

[N–1]:0RX Data(1) (DN-1 - D0)

RO N/A

N ビットの SPI 受信データ。 N は 8、 16、または 32 です。 (2)

[Transfer Width] = 8 の場合、 N = 8。[Transfer Width] = 16 の場合、 N = 16。[Transfer Width] = 32 の場合、 N = 32。

注記:1. DN-1 ビットはデータ転送フォーマットが LSB ファーストか MSB ファーストかに関係なく常に MSB を表します。 [Transfer

Width] = 8 または 16 の場合、未使用の上位ビット ((AXI データ幅 – 1) ～ N) は予約です。

2. スタンダード SPI モードでは、コアのコンフィギュレーションに応じて 8、 16、 32 のいずれかです。デュアル/クワッド SPI モードでは、このレジスタは 8 ビット幅です。

3. スタンダードモードで、空の DRR FIFO を読み出すとスレーブエラーとなります。

Rx Data (D(N-1) - D0)

X14424

SPI スレーブ選択レジスタ

SPI スレーブ選択レジスタ (SPISSR) には、長さ N のワンホットエンコードによるアクティブ Low スレーブ選択ベクター SS を格納します。 N は [No. of Slaves] パラメーターで設定したスレーブの数です。 SS ベクターは、レジスタに右詰めで格納します。 Low にアサートされるビットは最大で 1 つまでです。このビットが、ローカルマスターが通信するスレーブを示します。 SPISSR のビット割り当てを図 2-6 に示します。詳細は表 2-9 で説明します。

SPI 送信 FIFO 占有レベルレジスタ

SPI 送信 FIFO 占有レベルレジスタ (TX_FIFO_OCY) は、 AXI Quad SPI コアで FIFO を有効 ([FIFO Depth] = 16 または 256) にした場合のみ存在します。このレジスタが存在し、送信 FIFO がエンプティでなければ、 FIFO 内のエレメント数から 1 を引いた値をこのレジスタの下位 4 ビットに格納します (占有レベル - 1)。

このレジスタは読み出し専用です。このレジスタに書き込んでも (または FIFO がエンプティの場合にこのレジスタを読み出しても )、レジスタの内容は変化しません。送信 FIFO がエンプティ /フルであることを確実に判定するには、 SPI ステータスレジスタの Tx_Empty/Tx_Full ステータスビットを読み出すか、割り込みステータスレジスタの DTR エンプティビットを読み出す必要があります。図 2-7 に送信 FIFO 占有レベルレジスタを示します。データフォーマットの詳細は表 2-10 で説明します。

図 2‐6: SPI スレーブ選択レジスタ (コアベースアドレス + 0x70)

表 2‐9: SPI スレーブ選択レジスタの説明 (コアベースアドレス + 0x70)

値説明

31:N 予約 N/A N/A 予約

[N–1]:0 Selected Slave R/W 1

長さ N ビットのワンホットエンコードによるアクティブ Low スレーブ選択ベクター。 N データバス幅 (32 ビット ) とする必要があります。

スレーブ番号は LSB から順に 0、 1、 2 …と割り当てられます。スレーブ番号は信号 SS のインデックスに対応します。

図 2‐7: SPI 送信 FIFO 占有レベルレジスタ (コアベースアドレス + 0x74)

表 2‐10: SPI 送信 FIFO 占有レベルレジスタの説明 (コアベースアドレス + 0x74)

アクセスリセット値 (16 進数)

説明

31 – log(FIFO Depth) 予約 N/A N/A 予約

(log(FIFO Depth)–1):0 Occupancy Value R 0 この 2 進数値に 1 を足したものが占有レベルです。

0N-1N31

Selected SlaveReserved

X14425

(log(C_FIFO_DEPTH)-1) log(C_FIFO_DEPTH) 031

Occupancy ValueReserved

X14426

SPI 受信 FIFO 占有レベルレジスタ

SPI 受信 FIFO 占有レベルレジスタ (RX_FIFO_OCY) は、 AXI Quad SPI コアの設定で FIFO を有効 ([FIFO Depth] = 16 または 256) にした場合のみ存在します。このレジスタが存在し、受信 FIFO が空でなければ、 FIFO 内のエレメント数から 1 を引いた値をこのレジスタの下位 4 ビットに格納します (占有レベル - 1)。

このレジスタは読み出し専用です。このレジスタに書き込んでも (または FIFO が空の場合にこのレジスタを読み出しても )、レジスタの内容は変化しません。受信 FIFO が空/フルであることを確実に判定するには、 SPI ステータスレジスタの Rx_Empty/Rx_Full ステータスビットを読み出す必要があります。

図 2-8 に受信 FIFO 占有レベルレジスタを示します。データフォーマットの詳細は表 2-11 で説明します。

割り込みレジスタセットの説明

AXI Quad SPI コアには多くの種類の割り込みがあり、これらは割り込みコントローラーに送信されます。コアの割り込みコントローラーは、 IP 割り込みイネーブルレジスタ (IPIER) を使用して各割り込みを個別に有効にできます。割り込みレジスタは割り込みコントローラー内にあります。割り込みストローブは複数の条件で生成することも、1 回の転送完了後に生成することもできます。スタンダード、デュアル、またはクワッド SPI モードでマスターモードの場合、 [FIFO Depth] パラメーターを 16 または 256 に設定すると表 2-13 に示した割り込みのほとんどすべてを利用できます。

スタンダード SPI モードで [FIFO Depth] を 0 に設定した場合、次に示すものを除きすべての割り込みを利用できます。

• ビット [6]: TX FIFO Half Empty

• ビット [8]: DRR_Not_Empty (このモードには存在しない)

デバイスグローバル割り込みイネーブルレジスタ

デバイスグローバル割り込みイネーブルレジスタ (DGIER) は、割り込みコントローラーからの最終的な割り込み出力をグローバルに有効にします (図 2-9 参照)。詳細は表 2-12 で説明します。これは読み出し /書き込み可能なビットで、リセット時にクリアされます。

図 2‐8: SPI 受信 FIFO 占有レベルレジスタ (コアベースアドレス + 0x78)

表 2‐11: SPI 受信 FIFO 占有レベルレジスタの説明 (コアベースアドレス + 0x78)

アクセスリセット値 (16 進数)

説明

31–log(FIFO Depth) 予約 N/A N/A 予約

(log(FIFO Depth)–1):0 Occupancy Value R 0 この 2 進数値に 1 を足したものが占有レベルです。

図 2‐9:デバイスグローバル割り込みイネーブルレジスタ (コアベースアドレス + 0x1C)

(log(C_FIFO_DEPTH)-1) log(C_FIFO_DEPTH) 031

Occupancy ValueReserved

X14427

Reserved

X14428

IP 割り込みステータスレジスタ (IPISR)

システムで FIFO を使用するかどうか、マスターモードかスレーブモードかで最大 14 種類の割り込み条件を使用できます。 FIFO を使用しないシステムでは、割り込みの数は 7 つです。割り込みコントローラー内にあるこの 32 ビット割り込みステータスレジスタを使用して、各割り込みを個別に有効にできます。 IP 割り込みステータスレジスタ (IPISR) はすべての割り込みイベントをキャプチャします。図 2-10 にこのレジスタのビット割り当てを示します。詳細は表 2-13 で説明します。割り込みレジスタは読み出しおよび TOW (書き込みによるトグル) が可能なレジスタです。このレジスタの特定のビットに 1 を書き込むと、そのビット位置の値がトグルします。このレジスタのビットはすべてリセット時にクリアされます。

表 2‐12:デバイスグローバル割り込みイネーブルレジスタの説明 (コアベースアドレス + 0x1C)

値説明

31 GIE R/W 0

グローバル割り込みイネーブル。

個別に有効にしたすべての割り込みを割り込みコントローラーに渡します。定義:0 = 無効。1 = 有効。

図 2‐10: IP 割り込みステータスレジスタ (コアベースアドレス + 0x20)

X14429

05 4 37 6 231 1

Slave MODF

DTR Under-run

DTR EmptyReserved

DRR Over-run

DRRFull

Tx FIFO Half Empty

Slave Mode_Select

DRR_Not_Empty

Slave Mode Error

CPOL_CPHA Error

Loop Back Error

MSB Error

Command Error

表 2‐13: IP 割り込みステータスレジスタの説明 (コアベースアドレス + 0x20)

値説明

13 Command Error R/TOW(1) 0

コマンドエラー。

IPISR ビット [13] はコマンドエラーを示します。定義:1 = 次の場合にこのフラグがアサートされます。

• コアがデュアル/クワッド SPI モードに設定されており、かつ

• SPI DTR FIFO のリセット後の最初のエントリがターゲットメモリでサポートされるコマンドのリストに一致しない場合。

DTR FIFO 内の SPI コマンドが、この内部コマンドリストに一致しない場合、コアはスタンダード SPI フォーマットで SPI トランザクションを完了します。コアがこの動作をした場合にこのビットがセットされます。スタンダード SPI モードでは、このビットは常にデフォルト値です。

12 Loopback Error R/TOW(1) 0

ループバックエラー。

IPISR ビット [12] はループバックエラーを示します。定義:1 = 次の場合にこのフラグがアサートされます。

• 制御レジスタ (SPICR(0)) で LOOP ビットがセットされている場合。

スタンダード SPI モードでは、このビットは常にデフォルト値です。

11 MSB Error R/TOW(1) 0

MSB エラー。

IPISR ビット [11] は MSB エラーを示します。定義:1 = 次の場合にこのフラグがアサートされます。

• 制御レジスタ (SPICR) の LSB First ビットが 1 に設定されている場合。

10 Slave Mode Error R/TOW(1) 1

I/O モード命令エラー。

IPISR ビット [10] はスレーブモードエラーを示します。次の場合にこのフラグがアサートされます。

• 制御レジスタ (SPICR(2)) の Master ビットが 0 に設定されている場合。

9 CPOL_CPHA Error R/TOW(1) 0

CPOL_CPHA エラー。

IPISR ビット [9] は CPOL_CPHA エラーを示します。次の場合にこのフラグがアサートされます。

• 制御レジスタの CPOL - CPHA ビットが 01 または 10 に設定されている場合。

8 DRR_Not_Empty R/TOW(1) 0

DRR ノットエンプティ。

IPISR ビット [8] は DRR ノットエンプティビットです。このビットは、[FIFO Depth] が 16 または 256 で、コアをスレーブモードおよびスタンダード SPI モードにした場合のみアサートされます。このビットは、 SPI トランザクション中に DRR FIFO が最初のデータ値を受信するとセットされます。このビットは、コアが最初のデータビートを受信すると割り込みレジスタへの 1 クロック周期のストローブによってセットされます。

注記: このビットは、 [FIFO Depth] が 16 または 256 で、コアをスレーブモードおよびスタンダード SPI モードにした場合のみアサートされます。

[FIFO Depth] を 0 に設定した場合、このビットは常に 0 を返します。デュ

アル/クワッドモードでは、このビットは無視されます。

表 2‐13: IP 割り込みステータスレジスタの説明 (コアベースアドレス + 0x20) (続き)

値説明

7 Slave_Select_Mode R/TOW(1) 0

スレーブ選択モード。

IPISR ビット [7] はスレーブモードビットです。このビットは、コアをスレーブモードおよびスタンダード SPI モードにした場合のみアサートされます。このビットは、ほかの SPI マスターコアがスレーブ選択ラインをアサートしてこのコアを選択するとセットされます。このビットは、割り込みレジスタへの 1 クロック周期のストローブによってセットされます。

注記: このビットはスタンダード SPI スレーブモードの場合のみ関係し

ます。

6 TX FIFO Half Empty R/TOW(1) 0

送信 FIFO ハーフエンプティ。

スタンダード SPI モードでは、 IPISR ビット [6] は送信 FIFO ハーフエンプティ割り込みを示します。たとえば [FIFO depth] = 16 の場合、このビットは FIFO 占有レベルの値が 1000 から 0111 へデクリメントすると割り込みレジスタへの 1 クロック周期のストローブによってセットされます。 0111 は、送信 FIFO に 8 つのエレメントが格納されていることを意味します。このモードでは、FIFO の深さは 16 に固定されます。同様に、深さが 256 の場合は 10000000 から 01111111 への変化でハーフエンプティとなります。デュアルまたはクワッド SPI モードでは、このビットは FIFO の深さに応じてハーフエンプティ条件が成立するとセットされます。

注記: この割り込みは、 AXI Quad SPI コアをスタンダード、デュアル、ま

たはクワッド SPI モードにし、 FIFO を有効にした場合のみ存在します。

5 DRR Overrun R/TOW(1) 0

データ受信レジスタ /FIFO オーバーラン。

IPISR ビット [5] はデータ受信 FIFO オーバーラン割り込みです。このビットは、受信レジスタ /FIFO がフルの場合に SPI コアロジックがデータを書き込んで SPI 転送が完了すると、割り込みレジスタへの 1 クロック周期のストローブによってセットされます。これは、 SPI デバイスがマスターまたはスレーブモード (スタンダード SPI モードの場合)、または IP が SPI マスターモードに設定されている場合 (デュアル/クワッド SPI モードの場合) に発生します。

4 DRR Full R/TOW(1) 0

データ受信レジスタ /FIFO フル。

IPISR ビット [4] はデータ受信レジスタフル割り込みです。 FIFO を使用しない場合、このビットは 1 つの SPI エレメント (1 エレメントは [Transfer Width] の値によりバイト、ハーフワード、またはワードのいずれか) の転送が終了すると、割り込みレジスタへの 1 クロック周期のストローブによってセットされます。FIFO を使用する場合、このビットは SPI エレメントの転送が完了して受信 FIFO が完全にフルになると、割り込みレジスタへの 1 クロック周期のストローブによってセットされます。

3 DTR Underrun R/TOW(1) 0

データ送信レジスタ /FIFO アンダーラン。

IPISR ビット [3] はデータ送信レジスタ /FIFO アンダーラン割り込みです。このビットは、 SPI ロジックが SPI 転送を実行するために空の送信レジスタ /FIFO からデータを要求すると、 SPI エレメントの転送終了時に割り込みレジスタへの 1 クロック周期のストローブによってセットされます。これは、 SPI デバイスがスタンダード SPI モードでスレーブとして構成されており、 SPE ビットがセットされて有効になっている場合のみ発生します。アンダーラン条件ではシフトレジスタにすべて 0 がロードされ、スレーブによって送信されます。

値説明

IP 割り込みイネーブルレジスタ (IPIER)

IP 割り込みイネーブルレジスタ (IPIER) は、システム割り込み出力をアクティブにするかどうかを設定します。この割り込みは、 IPISR レジスタのビットがアクティブで、対応する IPIER レジスタのビットがイネーブルの場合に生成されます。 IPIER レジスタには、 IPISR で定義された各ビットに対応するイネーブルビットがあります (図 2-11 参照)。詳細は表 2-14 で説明します。ビットはすべてリセット時にクリアされます。

2 DTR Empty(2) R/TOW(1) 0

データ送信レジスタ /FIFO エンプティ。

IPISR ビット [2] はデータ送信レジスタ /FIFO エンプティ割り込みです。最後のデータバイトが外部フラッシュメモリに転送されるとセットされます。第 3 章の「転送終了周期」を参照してください。M68HC11 リファレンスマニュアルの説明では、 FIFO なしで構成した場合、この割り込みは SPI 転送完了フラグ (SPIF) 割り込みビットの補数と同じ意味です。マスターモードでこのビットが 1 にセットされると、それ以上の SPI 転送は許可されません。

1 Slave MODF R/TOW(1) 0

スレーブモードフォルトエラー。

IPISR ビット [1] はスレーブモードフォルトエラーフラグです。この割り込みは、スレーブとして設定された SPI デバイスが無効にされているときに SS 信号がアクティブになると生成されます。このビットは SS がアクティブになるとすぐにセットされ、 SS がアクティブでデバイスが有効になっていない間はセットされたままです。

0 MODF R/TOW(1) 0

モードフォルトエラー。

IPISR ビット [0] はモードフォルトエラーフラグです。この割り込みは、マスターとして設定した SPI デバイスで SS 信号がアクティブになると生成されます。このビットは SS がアクティブになるとすぐにセットされます。

注記:1. TOW = 書き込みによりトグル (Toggle on Write)。レジスタの特定のビットに 1 を書き込むと、そのビット位置の値がトグルします。

2. IPISR の DTR Empty ビットは、 IP からフラッシュメモリへのトランザクションが完了したことを確認するために使用します。

値説明

図 2‐11: IP 割り込みイネーブルレジスタ (コアベースアドレス + 0x28)

X14430

05 4 37 6 231 1

Slave MODF

DTR Under-run

DTR EmptyReserved

DRR Over-run

DRRFull

Tx FIFO Half Empty

Slave Mode_Select

DRR_Not_Empty

Slave Mode Error

CPOL_CPHA Error

Loop Back Error

MSB Error

Command Error

表 2‐14: IP 割り込みイネーブルレジスタの説明 (コアベースアドレス + 0x28)

値説明

13 Command Error R/W 0

コマンドエラー。

0 = 無効。1 = 有効。

このビットは、コアをデュアル/クワッド SPI モードにした場合のみ関係します。

12 Loopback Error R/W 0

ループバックエラー。

0 = 無効。1 = 有効。

11 MSB Error R/W 0

MSB エラー。

0 = 無効。1 = 有効。

10Slave Mode

ErrorR/W 0

I/O モード命令エラー。

0 = 無効。1 = 有効。

9CPOL_CPHA

ErrorR/W 0

CPOL_CPHA エラー。

0 = 無効。1 = 有効。

8DRR_Not_

EmptyR/W 0

DRR ノットエンプティ。

0 = 無効。1 = 有効。

注記: このビットは、コアの [FIFODepth] を 1 に設定し、スタンダード SPI スレーブモードにした場合のみ関係します。

[FIFO Depth] を 0 に設定した場合、このビットの設定は無視されます。この設定はスタンダード SPI モードの場合のみサポートされます。この場合、 IPIER レジスタのこのビットはセットされません。したがって、このビットは [FIFO Depth] を 1 に設定し、コアをスレーブモードに設定したした場合のみ使用してください。

デュアル/クワッドモードでは、このビットは無視されます。

7Slave_Select_

ModeR/W 0

スレーブ選択モード。

0 = 無効。1 = 有効。

このビットは、spisel でアクティブ Low のステータスを選択してコアをスレーブモードに設定した場合のみ関係します。マスターモードでは、このビットの設定は無視されます。

XIP モード

AXI Quad SPI コアを XIP モードに設定した場合、 AXI4-Lite インターフェイスで利用できるのは次のレジスタのみです。

• XIP コンフィギュレーションレジスタ

• XIP ステータスレジスタ

これらの 32 ビットレジスタは、 AXI4-Lite インターフェイス経由で個別に設定およびアクセスできます。表 2-15 に、 XIP モードで利用できる AXI Quad SPI コアレジスタをまとめます。

重要: XIP モードでは、AXI QUAD SPI コアは割り込みを生成しません。割り込みピンは未接続のままでかまいません。

6TX FIFO Half

EmptyR/W 0

送信 FIFO ハーフエンプティ。

0 = 無効。1 = 有効。

注記: このビットは、 AXI Quad SPI コアのコンフィギュレーションで FIFO を有効にした場合のみ意味があります。

5 DRR Overrun R/W 0受信 FIFO オーバーラン。

0 = 無効。1 = 有効。

4 DRR Full R/W 0データ受信レジスタ /FIFO フル。

0 = 無効。1 = 有効。

3 DTR Underrun R/W 0データ送信 FIFO アンダーラン。

0 = 無効。1 = 有効。

2 DTR Empty R/W 0データ送信レジスタ /FIFO エンプティ。

0 = 無効。1 = 有効。

1 Slave MODF R/W 0スレーブモードフォルトエラーフラグ。

0 = 無効。1 = 有効。

0 MODF R/W 0モードフォルトエラーフラグ。

0 = 無効。1 = 有効。

表 2‐15: XIP モードのコアレジスタ

ベースアドレスオフセット (16 進数)

レジスタ名アクセスタイプ

デフォルト値 (16 進数)

説明

コア関連レジスタ

60 XIP Config_Reg (XIP-CR) R/W 0x0 XIP コンフィギュレーションレジスタ

64 XIP Status_Reg (XIP-SR) R 0x0 XIP ステータスレジスタ

表 2‐14: IP 割り込みイネーブルレジスタの説明 (コアベースアドレス + 0x28) (続き)

値説明

XIP モードのコマンド

XIP モードのレジスタには、 AXI4-Lite インターフェイス経由でアクセスします。 XIP モードにした場合、コアは次の 3 つの読み出しコマンドをサポートします。

• 高速読み出し (0x0Bh)

• 高速読み出しデュアル I/O (0xBBh)

• 高速読み出しクワッド I/O (0xEBh)

コアがどのコマンドをサポートするかは、 [Mode] で決定します。これらはビルトインコマンドで、それ以外のコマンドをコンフィギュレーションする必要はありません。 [Mode] を設定したら、トランザクションが終わるまで同じコマンドで動作します。

XIP コンフィギュレーションレジスタ

図 2-12 に、 XIP コンフィギュレーションレジスタ (XIP-CR) のビット割り当てを示します。このレジスタは、読み出し専用の XIP モードの設定に使用します。このレジスタは読み出し /書き込みが可能で、 CPOL および CPHA モードを設定します。 XIP モードでは、 CPOL–CPHA = 00 または CPOL–CPHA = 11 のみサポートされます。これ以外の組み合わせではステータスレジスタのエラーフラグがセットされ、コアは AXI4 インターフェイスでトランザクションを受け取りません。新規に AXI4 トランザクションを開始する前に、コアは必ず CPOL と CPHA の設定を確認します。

XIP ステータスレジスタ

図 2-13 に XIP ステータスレジスタ (XIP-SR) のビット割り当てを示します。詳細は表 2-16 で説明します。このレジスタは、コマンドおよびコアが実行するその他のプロセスのステータスを確認するために使用します。コアが書き込みコマンドまたは書き込みトランザクションを受信した場合はエラーが生成され、ステータスレジスタに示されます。このレジスタは読み出し専用です。このレジスタに書き込みを実行した場合、通常の ACK が返されますがレジスタの内容は変化しません。このレジスタの内容は、読み出すとリセットされます。コアにはタイムアウトカウンターがないため、 AXI4 トランザクションを受け取ることができない場合はステータスレジスタでエラーを確認する必要があります。エラーがある場合、コアは AXI4 トランザクションを受け取りません。

図 2‐12: XIP コンフィギュレーションレジスタ (コアベースアドレス + 0x60)

図 2‐13: XIP ステータスレジスタ (コアベースアドレス + 0x64)

Reserved

X14431

CPOL CPHA

Reserved

X14432

AXITransaction

MasterMODF

Rx Empty

CPOL_CPHAError Rx Full

仕様との相違点

Motorola M68HC11‐Rev. 4.0 リファレンスマニュアルとの相違点

• スレーブに設定して有効にしていない SPI デバイスを選択した場合に割り込みを生成できるように、スレーブモードフォルトエラーが追加されています。

• このデザインでは、 SPI DTR レジスタと SPI DRR レジスタのアドレスは異なっています。 M68HC11 仕様では、これら 2 つのレジスタのアドレスは同じです。

• SPI デバイスの SS 信号はすべて FPGA 内部で相互に接続する必要があります。これは、 FPGA リソースの使用を最小限に抑えるためにスレーブで SS 信号のトグルを利用しているためです。

• SPICR レジスタのビット [7] をセットすると SS 信号を手動で制御できます。デバイスをマスターとして構成して SPICR レジスタのビット [7] をセットすると、 SPISSR レジスタのベクターがアサートされます。このモードを有効にすると、 SS ベクターをトグルしなくても複数のエレメントを転送できます。

• マスター転送を禁止する制御ビットが用意されています。このビットはすべてのマスターモードで有効ですが、主な目的は SS 信号を手動で制御することにあります。

• M68HC11 のインプリメンテーションでは、送信レジスタはシフトレジスタから透過的であるため、書き込み競合エラー (WCOL) 検出ハードウェアが必要です。このデザインでは、この機能はインプリメントされていません。

• M68HC11 仕様で M68HC11 制御レジスタにある割り込みイネーブル (SPIE) ビットが IPIER レジスタに移動されています。 SPIE ビットの位置には、テスト用のローカルマスターループバックモードを選択するビットがあります。

• このデザインには、送信モードと受信モードの両方 (全二重のみ) で FIFO をインプリメントするオプションがあります。

• M68HC11 のインプリメンテーションでサポートされるのはバイト転送のみです。このデザインでは、 [Transaction Width] パラメーターを使用してバイト、ハーフワード、またはワード転送のいずれかに設定できます。

• Motorola の仕様では、ボーレートジェネレーターは制御レジスタのビットを使用してプログラムします。しかしこの FPGA デザインでは、ボーレートジェネレーターは VHDL インプリメンテーションのパラメーターを使用してプログラムします。このため、ボーレートを実行時に変更することはできません。比の値は、 2、 4、 16、32 以外に 2048 までの 16 の倍数を指定できます。

表 2‐16: XIP ステータスレジスタの説明 (コアベースアドレス + 0x64)

値説明

31:5 予約 N/A 0 予約

4AXI Transaction

ErrorR 0 AXI トランザクションエラー

3CPOL_CPHA

ErrorR 0 CPOL_CPHA エラー

2 Master MODF R 0 マスターモードフォルト。 spisel ラインがディアサートされている場合、このビットは 1 にセットされます。

1 RX Full R 0 レシーバーフル

0 RX Empty R 1 レシーバーエンプティ

• ほとんどの SPI スレーブデバイスは SPI モード 0 および 3 をサポートします。これらデバイスの一部は、データ有効期間が SCK の立ち下がりエッジから 8ns です。これらのデバイスを 50MHz (ほとんどの命令がサポートする速度) で高速動作させる場合、 [Frequency Ratio] を 2 に設定する必要があります (AXI の動作周波数を 100MHz にした場合)。

デザイン内の時間の制約およびデータ変更時の SPI スレーブの実際の動作を理由に、 SPI コア内のデータはコア内の SPI 立ち上がりエッジとその直後の立ち下がりエッジの中間で取り込まれます。これにより、コアがデータを取り込む時間に 5ns が追加されます (ext_spi_clk ポートの動作クロックが 100MHz の場合)。 M68HC11 リファレンスマニュアルの記載に従い、 SPI モード 1 および 3 ではマスターは SCK の立ち上がりエッジごとにデータを取り込む必要があります。 [Frequency Ratio] = 2 の場合、このデータ取り込みメカニズムはこのコア特有のもので、仕様に記載されたデータ取り込みメカニズムとは異なります。 SPI コアをマスターモードに設定した場合、立ち下がりエッジごとにデータを変更します。この動作は M68HC11 仕様に準拠しています。

• AXI Quad SPI コアをスレーブモードにした場合 ([Mode] = [Standard])、コア内のデータは SCK の立ち上がりエッジ + 1 AXI クロックサイクルで取り込まれます。内部では、このデータは AXI クロックサイクルの次の立ち上がりエッジで取り込まれます。コアは SCK の立ち下がりエッジ + 1 AXI クロックサイクルでデータを変更します。

• スタンダード SPI モードで SCK RATIO = 16 を使用した場合、ダウンストリームデバイスが次の SPI 立ち上がりエッジでデータを取り込むためのセットアップタイムとして、コアは ext_spi_clk の約 7 サイクルを提供します。

その他の相違点

• AXI Quad SPI コアは同時に複数のメモリを選択できません。つまり、マルチスレーブシステムでは一度に 1 つのスレーブのみを選択してコマンドを実行するようにコアを設定する必要があります。

• このコアは Winbond (W25Q80)、 Micron (N25Q256)、 Macronix (MX66U1G45G)、および Spansion (S70FL01GS) メモリの使用を想定しています。これ以外のメモリデバイスを使用してコアをテストする場合、コアを正しく動作させるためには内部コマンドデコードロジックとそのビット位置が理解される必要があります。また、 Winbond、 Micron、 Spansion、 Macronix およびその他のメモリで共通にサポートされるコマンドが実行されるように、各メモリのデータシートで共通のコマンドセットを確認してください。クワッドモードでは、Micron メモリは HOLD 機能を備えたデバイスのみがサポートされます。 RESET 機能を備えたメモリデバイスはサポートされません。

• 55 ページの「次に、デュアル/クワッド SPI モードでサポートされないコマンドを Winbond、 Micron、 Spansion のメモリ別に示します。」を参照してください。

• AXI Quad SPI コアは Winbond、 Micron、 Macronix、および Spansion メモリでコマンド、アドレス、データ要件と動作が共通なコマンドセットのみをサポートするため、スレーブには同じ種類のメモリを使用してください。1 種類のメモリのみを使用した場合、コアはより多くのコマンドをサポートでき、性能が最大限に引き出されます。

• XIP モードでは、 AXI4/AXI4-Lite インターフェイスと SPI ドメインの間でクロックドメインをまたぐ信号がいくつかあります。 XIP SR を読み出す場合は、コアがステータスビットを更新するのに 5 クロックサイクルかかることに注意してください。

• XIP モードでは、バイトアクセスモードはサポートされません。

• コアはコマンドキューイングをサポートしていません。このコアは、 Winbond、 Micron、 Macronix、 Spansion のスタンダード SPI メモリデバイスでサポートされるコマンドのみに基づいて設計されています。

第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

AXI インターフェイスに基づく機能

AXI4‐Lite インターフェイス

AXI4-Lite インターフェイスを選択した場合、 SPI DTR と SPI DRR を含むすべてのレジスタが 32 ビットのシングルアクセスレジスタです。 SPI DTR および SPI DRR レジスタは、 32 ビットのうち 8 ビットのみが有効です。

AXI4 インターフェイス (エンハンストモード )

AXI4 インターフェイスを選択した場合、どのレジスタにも長さ 1 のシングルアクセスとする必要があります。 SPI DTR または SPI DRR 以外でバーストアクセスを試みた場合、コアの動作は保証されません。 SPI DTR および SPI DRR レジスタは 32 ビットとしてアクセスできます。 FIXED バーストは SPI DTR および SPI DRR レジスタに対してのみ可能です。 FIXED バーストの 32 ビットのうち、 8 ビットのみが有効です。再帰 FIXED バーストを開始する前には FIFO 占有レベルレジスタを読み出してください。FIFO 占有レベルレジスタの値に基づいて FIXED バーストの長さを決定します。最後の 8 ビットのみを実際のデータと見なす必要があります。

DTR レジスタに対して書き込みバーストを実行する場合、書き込みストローブのホールは認められません。これはコアによってサポートされておらず、この場合のコアの動作は保証されません。

SPI フラッシュメモリで新規トランザクションを開始する場合、 DTR FIFO にはコマンド、アドレス、ダミーバイト、データバイトの順に格納する必要があります。アプリケーションはこのシーケンスに厳密に従う必要があります。読み出しまたは書き込みデータ占有レベルレジスタで受信または送信 FIFO の空きの数を調べて、次のバーストトランザクションの長さを決定できます。このモードは、主に CDMA ベースのアプリケーションに適しています。

AXI4 読み出し専用インターフェイス (XIP モード )

このインターフェイスでは、 AXI4 インターフェイスからの読み出しトランザクションのみが許可されます。書き込みトランザクションはサポートされず、コアによってエラーと見なされます。 XIP レジスタには AXI4-Lite インターフェイス経由でアクセスします。このモードは、主にフラッシュデバイスを ROM ベースのアプリケーションで使用する場合に適しています。

第 3 章: コアを使用するデザイン

AXI4‐Lite インターフェイスのみを使用するスタンダード SPI デバイスの機能

スタンダード SPI コンフィギュレーションの SPI デバイスには、「IP の概要」の「機能」に記載したもの以外に、次のスタンダード機能があります。

• トライステートポートの表現を_I、 _O、 _T と区別し、 FPGA 内のマルチマスター構成をサポートします。

• デフォルトコンフィギュレーションで N x 8 ビットのデータキャラクターが使用可能です。デフォルトモードでは、 SPISSR に書き込んだデータを使用して SS 出力を手動で制御します。マスターを有効にすると、このデータが SS 出力に直接そのまま現れます。このモードは、外部スレーブデバイスに対してのみ使用できます。または、マスターデバイスによる 8 ビットのキャラクター転送ごとに SS 出力を自動でトグル (FIFO 無効時) するように SPI マスターデバイスの SPICR のビットで選択することもできます。

• マルチマスター環境をサポートします ( トライステートドライバーを使用してインプリメント。競合の可能性があるため、ソフトウェアによるアービトレーションが必要)。「スタンダード SPI マルチマスター構成における AXI4-Lite インターフェイスの機能」を参照してください。

• マルチスレーブ環境をサポートします (マスター側で追加のスレーブ選択出力信号を自動で生成)。

• マスターモードでは AXI クロックレートの最大 1/2、スレーブモードでは AXI クロックの最大 1/4 の SPI クロックレートをサポートします (AXI クロックと SPI クロックの同期方法により、スレーブモードでは C_SCK_RATIO = 2 はサポートされない)。スレーブモードに設定した場合、 AXI クロック信号と外部クロック信号を揃える必要があります。

• SPI クロック信号用のパラメーター変更可能なボーレートジェネレーターがあります。

• M68HC11 リファレンスマニュアルに記載された書き込み競合エラーの WCOL フラグはサポートしていません。SPI データ転送中は送信レジスタに書き込まないでください。

• 連続トランザクションをサポートします。送信 FIFO エンプティまたは受信 FIFO フルが発生しない限り、複数のバイト /ハーフワード /ワード転送を中断なく実行できます。

• SPI 転送はすべて全二重で、マスターからスレーブへ 8 ビットのデータキャラクターを転送しながらスレーブからマスターへも別の 8 ビットデータキャラクターを転送できます。これは、 SPI マスターデバイスの 8 ビットシフトレジスタを SPI スレーブデバイスの別の 8 ビットシフトレジスタに接続した循環 16 ビットシフトレジスタと見なすことができます。

スタンダード SPI マルチマスター構成における AXI4‐Lite インターフェイスの機能

個々のスレーブデバイス (N 番目のデバイス) への SPI バスは次の 4 線で構成されます。

• シリアルクロック (SCK)

• IO0 (MOSI (Master Out, Slave In))

• IO1 (MISO (Master In, Slave Out))

• スレーブ選択 (SS(N))

SCK、 IO0 (MOSI)、および IO1 (MISO) 信号はすべてのスレーブとマスターで共有します。図 3-1 を参照してください。図 3-1 で、いずれか 1 つの SPI デバイスを SPICR (60h) でマスターとして設定し、それ以外のデバイスをスレーブに設定できます。この場合、マスターは ss ピンからスレーブの SPISEL ピンを駆動します。

注記: マスターモードで生成したコアを SPICR (60h) でスレーブとして設定した場合、 SPISEL は SPI マスターからコアへ駆動されます。

図 3‐1: スタンダード SPI モードにおけるマルチマスター構成のブロック図

SPI Device 0

IO0(MOSI)IO1(MISO)

SCK SPISEL

SS(1) SS(2) SS(3)

Slave-only devices (not shown) have SPISEL local slave select ports only and do not have SS(N) remote slave select ports

SPI Device 1

IO0(MOSI)IO1(MISO)

SCK SPISEL

SS(1) SS(2) SS(3)

SPI Device 2

IO0(MOSI)IO1(MISO)

SCK SPISEL

SS(1) SS(2) SS(3)

SPI Device 3

IO0(MOSI)IO1(MISO)

SCK SPISEL

SS(1) SS(2) SS(3)

x14433

各マスター SPI デバイスには、ワンホットエンコードによるアクティブ Low の SS(N) ベクターを生成する機能があります。このベクターの各ビットには、各スレーブ SPI デバイスの SS 信号が割り当てられます。 SPI マスター /スレーブデバイスはどちらも FPGA 内部に置くことができ、 SPI スレーブデバイスは FPGA 外部に置くことができます。外部 SPI スレーブデバイスに接続する場合、 SPI ピンは Vivado® Design Suite によって自動で生成されます。図 3-1 に複数の SPI マスター /スレーブデバイスを示します。この構成図はデュアルモードの場合も同様です。

AXI4‐Lite インターフェイススタンダード SPI モード — レガシモードにおけるオプション FIFO

コアをスタンダード SPI モードにした場合、深さ 16 または 256 の FIFO をオプションでデザインに含めることができます。 AXI Quad SPI は全二重のため、送信 FIFO と受信 FIFO はペアでインスタンシエートされ、 5 ページの図 1-1 のようにコアに含めることができます。

FIFO をインプリメントした場合、 FIFO バッファーに格納されたすべてのデータのスレーブ選択アドレスはすべて同じ必要があります。これは、スレーブ選択アドレス用の FIFO がないためです。送信 FIFO と受信 FIFO はどちらも深さ 16 (または 256) のエレメントで、バーストモードはサポートされないためシングル AXI トランザクションを使用してアクセスします。

送信 FIFO は書き込み専用です。 FIFO にデータを書き込むと占有レベルの値がインクリメントし、 1 回の SPI 転送が完了するとデクリメントします。この動作により、 SPI 転送を中止してもデータは存在しており再送が可能です。マスターモードで転送を中止するには、転送中に SPICR の Master Transaction Inhibit ビット (8) を 1 にセットする必要があります。スレーブモードでこのビットをセットしてもスレーブの動作には影響しません。これらの転送は、SPI インターフェイスで中止されます。占有レベルの値は読み出し専用レジスタに格納されます。

FIFO がフルのときに書き込みを試みると、 ACK が返されると同時にエラー信号が生成されます。送信 FIFO に関する割り込みには次があります。

• データ送信 FIFO エンプティ

• TX FIFO Half Empty

• 送信 FIFO アンダーラン

詳細は、第 2 章の「割り込みレジスタセットの説明」を参照してください。

受信 FIFO は読み出し専用です。 FIFO からデータを読み出すと占有レベルの値がデクリメントし、 1 回の SPI 転送が完了するとインクリメントします。 FIFO が空のときに読み出しを試みると、 ACK が返されるのと同時にエラー信号が生成されます。受信 FIFO がフルになると、受信 FIFO フル割り込みが生成されます。

1 回の SPI 転送が完了すると、データは SPI モジュールのシフトレジスタから自動的に FIFO に書き込まれます。受信 FIFO がフルのときにデータを受信すると、受信 FIFO オーバーフロー割り込みがアサートされます。この場合、フルの受信 FIFO に SPI モジュールが書き込んだデータはすべて失われます。

AXI Quad SPI コアを FIFO ありで構成した場合、SPI 転送を開始する方法は SPICR の SPE ビットをセットするタイミングによって 2 種類あります。最初のデータを FIFO にロードする前に SPE ビットをセットした場合、マスターの送信 FIFO に書き込んだ直後に SPI 転送が開始します。追加のエレメントを送信 FIFO に書き込む前に SPI 転送によって FIFO が空になった場合、割り込みがアサートされます。これは、 AXI クロックと SPI SCK の周波数比が非常に小さい場合によく起こります。

もう 1 つの方法として、FIFO に最大 16 または 256 エレメントをロードしてからイネーブルビットをセットして SPI 転送を開始することもできます。この場合、すべてのエレメントが転送された後に割り込みがアサートされます。どちらの場合も、 FIFO が空になる前に追加のデータを送信 FIFO に書き込んで、送信エレメント数を増やすことができます。

AXI4‐Lite インターフェイスデュアル/クワッド SPI モード — FIFO の深さを選択可能

コアをデュアル/クワッド SPI モードにした場合、 FIFO は必ず存在しており、オプションで FIFO の深さを選択できます。 FIFO 深さは 16 または 256 が可能です。このモードの FIFO 幅は常に 8 ビットです。

AXI4‐Lite インターフェイス SPI マスターのループバックモード

M68HC11 リファレンスマニュアルには記載されていませんが、テストを容易にするために SPI マスターループバックモードがインプリメントされています。 SPICR の LOOP ビット (0) をセットしてこのモードを選択すると、内部でトランスミッター出力がレシーバー入力に接続されます。レシーバーとトランスミッターは通常どおり動作しますが、リモートスレーブからの受信データは無視されます。ループバックモードがサポートされるのは、 SPI デバイスをマスターとして設定してスタンダード SPI トランザクションモードで動作させた場合のみです。コアをデュアル/クワッド SPI モードにした場合、ループバックモードはサポートされません。

AXI4‐Lite インターフェイスのハードウェアエラー検出

SPI アーキテクチャでは、マルチマスター構成での競合とエラーをソフトウェア制御によるバスアービトレーションで防いでいます。ただし、 SPI ハードウェアにも若干のエラー検出機能がインプリメントされています。まず挙げられるのが、競合エラー検出のメカニズムです。これは、マスターとして設定された SPI デバイスが、同時にマスターとして設定された別の SPI デバイスによって SS ビットをアサートされて選択されたことを検出するメカニズムです。この場合、スレーブとして選択されたマスターは駆動の同時競合によるハードウェアの損傷を防ぐために直ちに出力を駆動します。また、このマスターは SPISR の MODF (モードフォルトエラー ) ビットをセットします。このビットは、 SPISR を読み出すと自動的にクリアされます。 MODF エラーが発生した場合、いったんマスターを無効にした後、正しいデータで再び有効にする必要があります。 FIFO ありで構成した場合、 FIFO のクリアも必要となる場合があります。

SPI スレーブデバイスにも同様のエラー検出メカニズムがインプリメントされています。スレーブとして設定された SPI デバイスが無効にされているときに別の SPI デバイスによって SS ビットがアサートされて選択されると、エラーが検出されます。この条件が検出されると、 IPISR レジスタへのストローブによって IPISR のビット 1 がセットされます。

また、アンダーランおよびオーバーランエラーの検出機能もあります。アンダーランはスレーブモードで動作中のみ発生します。これは、マスターからのコマンドで転送が開始したときにスレーブの送信レジスタ /FIFO にデータが格納されていないと発生します。この場合、スレーブアンダーラン割り込みがアサートされスレーブのシフトレジスタには送信データとしてすべて 0 がロードされます。オーバーランは受信レジスタ /FIFO がフルのときに転送が実行されると発生し、マスターおよびスレーブデバイスのどちらでも起こる可能性があります。オーバーランが発生中の転送で受信したデータは失われ、 IPISR の DRR Overrun 割り込みビット (5) がアサートされます。

[Frequency Ratio] パラメーターの設定

AXI Quad SPI コアは、 Micron、 Winbond、 Macronix、および Spansion フラッシュメモリなどの SPI スレーブデバイスを使用してスタンダード SPI モードでハードウェアテストを実施しています。スタンダード、デュアル、およびクワッドモードのテストには、 Winbond、 Micron、 Spansion、および Macronix の SPI フラッシュメモリを使用しています。最大動作速度については、使用する SPI スレーブフラッシュメモリまたは EEPROM のデータシートを参照してください。 AXI クロックを決定し、 [Frequency Ratio] パラメーターを選択する際には、正しい値を使用する必要があります。 AXI クロックおよび [Frequency Ratio] パラメーターによってコアの SCK ピンのクロック周波数が決まります。種類の異なる複数の外部 SPI スレーブデバイスを使用する場合は、 [Frequency Ratio] パラメーターの設定に注意が必要です。すべての外部 SPI スレーブデバイスによってサポートされる最大クロック周波数を考慮に入れる必要があります。

AXI4‐Lite インターフェイス SPI スレーブモード — レガシモードにおけるスタンダード SPI

外部マスターのスレーブ選択ラインを SPISEL に接続し、 SPICR のビット 2 を 0 にすると、 AXI Quad SPI コアはスレーブモードに設定されます。スレーブモードは、スタンダード SPI モードの場合のみサポートされます。デュアル/クワッド SPI モードでは、コアはマスターモードのみをサポートします。

[Frequency Ratio] パラメーターが 4 より大きい場合、受信信号はすべて AXI クロックに同期します。[Frequency Ratio] パラメーターを 4 に設定した場合はタイミング要件が厳しいため、受信した SCK クロック信号とその同期信号は内部ロジックで直接使用されます。したがって、 [Frequency Ratio] パラメーターが 4 の場合は外部クロックと AXI クロックが同期している必要があります。 [Frequency Ratio] パラメーターがそれ以外の値の場合も同期させることを推奨しますが、必須ではありません。

推奨: スレーブモードで FIFO を使用するには、スタンダード SPI モードで [FIFODepth] を 16 または 256 に設定します。

スレーブモードでは、 IPISR の割り込み以外に次の 2 つの割り込みを利用できます。

• DRR_Not_Empty (ビット 8)

• Slave_Mode_Select (ビット 7)

ほかの SPI マスターが通信を開始する前に、スレーブコアの送信 FIFO に必要なデータビートを書き込んでおく必要があります。マスターがスレーブモードのコアと通信を開始すると、コアは送信 FIFO のデータがなくなるまで転送を継続します。最後のデータビートがスレーブの FIFO から送信されると、スレーブモードのコアは DTR エンプティ信号を生成し、次の通信を開始するには新規データビートを送信 FIFO に書き込む必要があることを知らせます。

[Enable STARTUPEn Primitive] パラメーター

[Enable STARTUPEn Primitive] パラメーターはマスター SPI モードで使用します。このパラメーターをオンにすると、STARTUPE2 プリミティブ (7 シリーズの場合) または STARTUPE3 プリミティブ (UltraScale™ デバイスの場合) がデザインに追加され、 FPGA のコンフィギュレーション後にコアの一部となります。

STARTUPEn プリミティブの機能と使用法の詳細は、アンサーまたはデバイスのユーザーガイドを参照してください。

[Enable STARTUPEn Primitive] をオンにした場合

コアの動作とポート

• コアからの SCK_O ポートが STARTUPEn プリミティブに接続されます。 STARTUPEn は、 FPGA の前に外部 SPI スレーブメモリをコンフィギュレーションする FPGA のプリコンフィギュレーションプロセスでも使用できます。

• FPGA のコンフィギュレーション後、コアからの SCK_O 出力ポートがプリミティブの USRCCLK0 ポートを駆動します。この信号はコアの外部ポートとしては利用できません。

• STARTUPEn をインスタンシエートすると ext_spi_clk の最大周波数に影響します。サポートされる最大周波数については、表 2-1 を参照してください。第 4 章の「必須の制約」も参照してください。

デュアルクワッドモードの使用

[Enable Dual Quad Mode] パラメーターは、 UltraScale™ 以降のデバイスで IP コアを次のように設定した場合のみ利用できます。

• [Enable Master Mode]: オン

• [Enable STARTUPE3 Primitive]: オン

• [Mode]: Quad

• [No. of Slaves]: 2

このパラメーターを有効にすると、 IP コアは 2 つの SPI インターフェイスを使用します。図 3-2 に示すように、 IP は 2 つのフラッシュ /SPI スレーブデバイスに接続されます。

SPI スレーブへのトラフィックはスレーブ選択レジスタ (SPISSR) で制御します。

[Enable STARTUPEn Primitive] をオフにした場合

コアの動作とポート

• SCK_O および IO1_I ポートはコアの一部で、プリミティブはコアにインスタンシートされないため、これらのポートはコアの外部ポートとして利用でき、ユーザーが設定したアドレスの IOB に配置されます。

レガシおよびエンハンストモードのコアの動作

[Enable Performance Mode] をオフにするとレガシモード、 [Enable Performance Mode] をオンにして [Enable XIP Mode] をオフにするとエンハンストモードに設定されます。 AXI Quad SPI コアは Winbond、 Micron、 Spansion および Macronix メモリをサポートしています。これ以外のメモリをコアと組み合わせてテストする場合は、コマンドを確認してください。コマンド、アドレス、およびデータの動作が同じなら、そのメモリをベースメモリとして使用してコアをテストできます。

コアは、ターゲットメモリに応じてコマンドおよびその期待される動作を内部ロジックを利用して理解します。Winbond、 Micron、 Macronix、および Spansion メモリのデータシートでサポートされないコマンドの場合は、コマンドエラーフラグがセットされます。コマンドエラーフラグがセットされると、コアはそのコマンドに対する SPI トランザクションを実行せず、コマンドエラー割り込みを生成します。コマンドフェーズの後にアドレスフェーズが含まれる場合、 DTR の次の内容はアドレスモードビットで定義されたモードの SPI トランザクションで転送されます。データフェーズが存在するコマンドの場合、データフェーズはデータモードビットで設定されたモードにより読み出しまたは書き込みとして実行されます。

図 3‐2:デュアルクワッドモード

QSPI LogicFlash1

Flash2

MUXDEMUX

AXI QUAD SPI

lo*_1_i

lo*_1_0

X17930-091616

メモリおよび命令の種類によってはダミーバイトが必要なことがあります。これらのダミーバイトは、メモリから読み出すバイト数のダミーも含めて SPI DTR に書き込む必要があります。各命令で必要なダミーバイトの数の詳細は、使用するメモリのデータシートを参照してください。

読み出しコマンドの場合、アドレスビットを送信するとコアは直ちに入力モードに戻り、 DRR へのデータ書き込みを開始します。したがって、 DRR のダミーバイトを何バイト無視するかを知る必要があります。たとえば Winbond メモリの高速読み出しデュアル出力コマンドの場合、 DTR にはコマンド (1 バイト )、アドレス (3 バイト )、ダミーサイクル用のダミー (2 バイト )、そしてメモリから読み出すバイト数のダミーを書き込みます。コマンドとアドレスをスタンダード SPI モードで転送した後、コアは入力モードに戻り、データの格納を開始します。データは IO0_I および IO_1 ラインで転送され、 SPI DRR に格納されます。このデータには、 2 ダミーサイクルと有効データが含まれます。したがって SPI DRR を読み出す間、 SPI DRR の最初の 6 バイトは無視する必要があります。 FIFO 内の有効なデータは 7 番目のバイトから始まります。これは、その他のデュアルまたはクワッド読み出しコマンドの場合も同様です。

SPI DTR FIFO は、新規トランザクションのたびにクリアする必要があります。 SPI DTR の最初のエントリは常にコマンドと見なされ、選択した SPI モードの各メモリに対して内蔵ロジックとのクロスチェックが行われます。

XIP モードのコアの動作

[Enable Performance Mode] と [Enable XIP Mode] を両方オンにすると、コアはスタンダード、デュアル、およびクワッドモードをサポートします。

• [Mode] を [Standard] に設定し、 [Slave Device] を [Winbond]、 [Micron]、 [Macronix]、または [Spansion] に設定するとスタンダードモードに設定されます。

• [Mode] を [Dual] に設定し、 [Slave Device] を [Winbond]、 [Micron]、 [Macronix]、または [Spansion] に設定するとデュアルモードに設定されます。

• [Mode] を [Quad] に設定し、 [Slave Device] を [Winbond]、 [Micron]、 [Macronix]、または [Spansion] に設定するとクワッドモードに設定されます。

次に、このモードの注意点について説明します。

Winbond メモリ

DIOFR (0xBBh) または QIOFR (0xEBh) を実行する前に、コアはパワーオンリセットのたびにハイパフォーマンスモード (HPM) コマンドを実行します。これにより、 Winbond メモリをハイパフォーマンスモードに設定します。

重要: クワッドモードに設定した場合、Winbond メモリのプリコンフィギュレーションとしてステータスレジスタの QE ビットを 1 にセットしておく必要があります。

メモリのプリコンフィギュレーションはユーザーが行う必要があります。コアはステータスレジスタへの書き込みは行いません。 XIP モードでは、コアはプリコンフィギュレーションが完了していることを前提に動作します。

DIOFR または QIOFR コマンドを実行する前にコアをデュアルまたはクワッドモードにコンフィギュレーションしている場合、コアは POR 時にハイパフォーマンスコマンドをメモリに書き込んでから AXI4 インターフェイスでトランザクションを受け取ります。 HPM コマンドには 1 コマンドおよび 3 ダミー SPI サイクルが必要です。 HPM コマンドをメモリに書き込むこの動作は、パワーオンリセット時のみ実行されます。これでメモリがハイパフォーマンスモード (HPM — 0xA3h) になり、 DIOFR または QIOFR はそれぞれのモードで動作できるようになります。

Micron メモリ

Micron メモリでは、揮発性および不揮発性コンフィギュレーションレジスタのダミーサイクルの設定はデフォルトのまま使用します。つまり、 VCR[7:4] と NVCR[15:12] は 1111 に設定されます。コアはこれを前提に動作し、これらのダミーサイクルレジスタの値を変更した場合、コアの動作は保証されません。

推奨: 揮発性コンフィギュレーションレジスタ (VCR) と不揮発性コンフィギュレーションレジスタ (NVCR) はデフォルト設定を変更しないでください。

新規トランザクション開始時に、コアは各コマンド、アドレス、および必要なダミーサイクルを送信してからデータを受信します。

Spansion メモリ

Spansion メモリのプリコンフィギュレーションはユーザーが行う必要があります。コアはステータスレジスタへの書き込みは行いません。 XIP モードでは、コアはプリコンフィギュレーションが完了していることを前提に動作します。

重要: クワッドモードに設定した場合、 Spansion メモリのプリコンフィギュレーションとしてコンフィギュレーションレジスタの QUAD ビットを 1 にセットしておく必要があります。

Macronix メモリ

Macronix メモリでは、揮発性および不揮発性コンフィギュレーションレジスタのダミーサイクルの設定はデフォルトのまま使用します。つまり、 VCR[7:4] と NVCR[15:12] は 1111 に設定されます。コアはこれを前提に動作し、これらのダミーサイクルレジスタの値を変更した場合、コアの動作は保証されません。

推奨: 揮発性コンフィギュレーションレジスタ (VCR) と不揮発性コンフィギュレーションレジスタ (NVCR) はデフォルト設定を変更しないでください。

デュアル SPI および混在メモリモードでサポートされる共通のコマンド

[Mode] を [Dual] に設定し、 [Slave Device] を [Mixed] に設定した場合、コアはコマンド、アドレス、およびデータの動作が Winbond、 Micron、および Spansion メモリで共通のコマンド (表 3-1 参照) をサポートします。コマンドの詳細はメモリのデータシートを参照してください。このモードでは、高速読み出し、デュアル I/O 高速読み出し、およびデュアル出力高速読み出しコマンドはサポートされません。これらのコマンドは、 Winbond、 Micron、および Spansion デバイス間でダミーバイトまたはダミーサイクルが異なるため、混在モードではサポートされません。

また、 Micron メモリの揮発性コンフィギュレーションレジスタは混在モードではサポートされません (該当するコマンドが Winbond メモリに存在しないため)。サポートされないコマンドの一覧は、「次に、デュアル/クワッド SPI モードでサポートされないコマンドを Winbond、 Micron、 Spansion のメモリ別に示します。」を参照してください。

表 3‐1:デュアル SPI および混在メモリモードでサポートされるコマンド

オペコード (16 進数) コマンドの説明

01 ステータスレジスタの書き込み

02 ページプログラム

03 データバイト読み出し

04 書き込みディスエーブル

05 ステータスレジスタの読み出し

06 書き込みイネーブル

4B OTP (One Time Programmable) の読み出し (OTP 領域の読み出し )

75 プログラム/消去の停止

7A プログラム/消去の再開

9F ID の読み出し

C7 バルク消去

D8 セクター消去

クワッド SPI および混在メモリモードでサポートされる共通のコマンド

[Mode] を [Quad] に設定し、 [Slave Device] を [Mixed] に設定した場合、コアはコマンド、アドレス、およびデータの動作が Winbond、 Micron、および Spansion メモリで共通のコマンド (表 3-2 参照) をサポートします。コマンドの詳細はメモリのデータシートを参照してください。このモードでは、高速読み出し、デュアル出力高速読み出し、クワッド出力高速読み出し、デュアル I/O 高速読み出し、およびクワッド I/O 高速読み出しコマンドはサポートされません。これらのコマンドは、 Winbond および Micron デバイス間でダミーバイトまたはダミーサイクルが異なるため、混在モードではサポートされません。また、 Micron メモリの揮発性コンフィギュレーションレジスタは混在モードではサポートされません (該当するコマンドが Winbond メモリに存在しないため)。サポートされないコマンドの一覧は、「次に、デュアル/クワッド SPI モードでサポートされないコマンドを Winbond、 Micron、 Spansion のメモリ別に示します。」を参照してください。

XIP モードのコマンド

XIP モードでは、コアは次の 3 つの読み出しコマンドをサポートします。

• スタンダードモード : 高速読み出し (0x0Bh)

• デュアルモード : 高速読み出しデュアル I/O (0xBBh)

• クワッドモード : 高速読み出しクワッド I/O (0xEBh)

表 3‐2: クワッド SPI モードおよび混在メモリモードでサポートされるコマンド

オペコード (16 進数) コマンドの説明

01 ステータスレジスタの書き込み

02 ページプログラム

03 データバイト読み出し

04 書き込みディスエーブル

05 ステータスレジスタの読み出し

06 書き込みイネーブル

32 クワッド IP ページプログラム

C7 バルク消去

75 消去の停止

7A 消去の再開

4B 一意の ID 番号の読み出し

9F JEDEC® ID 番号の読み出し

D8 セクター消去

表 3‐3: AXI Quad SPI コアでサポートされるコマンド

コマンドオペコード

コマンドの説明 Winbond SpansionNumonyx/Micron

Macronix

9E/9F JEDEC ID (各フラッシュメモリ固有の電子 ID)。 Spansion では SPAN_RDID、 Numonyx/Macronix では READ ID。

ありありありあり

0B 高速読み出し (フラッシュの最大周波数での読み出し動作)。ありありありあり

3B 高速読み出しデュアル出力 (2 ライン高速読み出し )。ありありありあり

BB 高速読み出しデュアル I/O (1 クロックあたり 2 アドレスビット (A23-0) の入力が可能。それ以外は 3Bh と同じ )。

6B 高速読み出しクワッド出力 (4 ライン高速読み出し )。ありありありあり

EB 高速読み出しクワッド I/O (1 クロックあたり 4 アドレスビット (A23-0) の入力が可能。それ以外は 3Bh と同じ )。

06 WEN (ステータスレジスタの Write Enable Latch (WEL) ビットを 1 にセット )。ページプログラム、セクター消去、ブロック消去、チップ消去、およびステータスレジスタ書き込み命令の前には WEL ビットをセットしておく必要があります。 Numonyx/Macronix ではライトイネーブルです。

04 書き込みディスエーブル (WEL を 0 に設定)。ありありありあり

02 ページプログラム (FFh で消去済みのメモリアドレスに対し、 1 ～ 256 バイト (1 ページ) のデータをプログラム)。

32 クワッドページプログラム (4 本のピンを使用したページプログラム)。

ありありありなし

D8 ブロック消去。指定したブロック (64KB) 内のすべてのメモリを 1 (FFh) にして消去します。 Numonyx ではセクター消去です。

01 ステータスレジスタの書き込み (書き込みできるのは、不揮発性ステータスレジスタの SRP0、 SEC、 TB、 BP2、 BP1、BP0 ビット (ステータスレジスタ 1 のビット 7、 5、 4、 3、 2) および QE、 SRP1 ビット (ステータスレジスタ 2 のビット 9、8) のみ)。

03 データ読み出し。 1 バイト以上のデータをメモリから逐次的に読み出すことができます。

05 SR-1 の読み出し。 8 ビットのステータスレジスタを読み出す。

7A 消去の再開。消去の停止の後にセクターまたはブロック消去を再開するにはこの命令を実行する必要があります。

75 消去の停止。セクターまたはブロック消去を一時停止して、その他のセクターまたはブロックに対するデータの読み出しまたは書き込みを実行できます。

C7 チップ消去。デバイス内のすべてのメモリを 1 (FFh) にして消去します。 Numonyx では C4 です。

4B 一意の ID の読み出し。工場で設定された各フラッシュデバイスに固有の読み出し専用 64 ビット値にアクセスします。Spansion および Numonyx では OTP の読み出しです。

13 読み出し (4 バイトアドレス)。 4 バイトアドレスを使用したデータバイト読み出し命令コード (READ4BYTE) の後に 4 バイトアドレス (A31 ～ A0) を送信すると、シリアルクロック (C) の立ち上がりエッジで各ビットがラッチされます。

なしありありあり

0C 高速読み出し (4 バイトアドレス)。なしありありあり

表 3‐3: AXI Quad SPI コアでサポートされるコマンド (続き)

Macronix

5A SFPD (Serial Flash Discoverable Parameters) の読み出し。動作特性やベンダー固有情報を格納した読み出し専用の SFDP 領域 (2048 バイト ) を読み出します。 SFDP 領域は工場で書き込み済みです。 Numonyx ではシリアルフラッシュ検出パラメーターの読み出しです。

3C 高速読み出しデュアル出力 (4 バイトアドレス) なしありありあり

BC デュアル I/O 読み出し (4 バイトアドレス) なしありありあり

6C 読み出しクワッド出力 (4 バイトアドレス) なしありありあり

EC クワッド I/O 読み出し (4 バイトアドレス)、高周波数、 4 ライン、アドレス 2 ライン。

12 ページプログラム (4 バイトアドレス)、 4 バイトアドレス指定によるページプログラム。

42 OTP プログラム (POTP)。最大 64 バイトを OTP メモリ領域にプログラムします (ビットの変化は 1 から 0 のみ)。これらの 64 バイトは、特定の OTP プログラム (POTP) シーケンスによって永続的にロックできます。

E8 ロックレジスタ読み出し。 SPM1 と SPM2 の 2 つのソフトウェア保護モードを組み合わせることによって、メモリアレイを必要に応じて保護できます。 SPM2 は、入力ピンを使用してハードウェアでロックできます。

SPM1 は、各 64KB セクターに割り当てられたロックレジスタで管理します。 Numonyx では揮発性ロックビットの読み出しです。

85 揮発性コンフィギュレーションレジスタの読み出し。不揮発性コンフィギュレーションレジスタ (NVCR) のビットは、電源投入後のデフォルトのメモリ設定に影響します。これにより、アプリケーション要件に応じた設定でメモリの動作を開始できます。 Spansion ではプログラムサスペンドです。

E9 4 バイトアドレスモードの終了。この 4 バイトアドレスモード (EX4BYTEADDR) 命令により、 4 バイトアドレスモードが終了します。 Spansion ではパスワードロック解除です。

52 ブロック消去。 Numonyx では 32KB サブセクター消去です。ありなしありあり

A2 デュアル入力高速プログラム。最高周波数。この DIFP 命令では、 2 つの入力ピンを同時に使用して最大 256 バイトをプログラムできます (ビットの変化は 1 から 0)。

なしなしありなし

D2 デュアル入力拡張高速プログラム。この DIEFP 命令は、 2 つのデータラインでアドレスを送信できるように DIFP 命令を拡張したものです。

E5 ロックレジスタの書き込み。 Numonyx では揮発性ロックビットの書き込みです。

70 フラグステータスレジスタの読み出し。なしなしありなし

50 フラグステータスレジスタのクリア。なしなしありなし

B5 不揮発性コンフィギュレーションレジスタの読み出し。なしなしありなし

B1 不揮発性コンフィギュレーションレジスタの書き込み。Macronix ではセキュア OTP の開始 (ENSO) です。

なしなしありあり

Macronix

81 揮発性コンフィギュレーションレジスタの書き込み。なしなしありなし

65 揮発性拡張コンフィギュレーションレジスタの読み出し。なしなしありなし

61 揮発性拡張コンフィギュレーションレジスタの書き込み。この WRVECR 命令を実行するたびに、揮発性拡張コンフィギュレーションレジスタ (VECR) によってメモリ設定が更新されます。この命令により、 POR シーケンスで不揮発性コンフィギュレーションレジスタ (NVCR) によって適用されたメモリ設定が上書きされます。この命令は、 QIO-SPI および DIO-SPI プロトコルを有効にするために使用します。

B7 4 バイトアドレスモードの開始。なしなしありあり

C5 拡張アドレスレジスタの書き込み。なしなしありあり

C8 拡張アドレスレジスタの読み出し。なしなしありあり

66 リセットイネーブル。なしなしありあり

99 メモリリセット。リセットイネーブルおよびメモリリセットコマンドは、デバイスをパワーオンリセット状態にするためのシステムソフトウェアリセットとして使用します。

20 サブセクター消去 (SSE)。選択したサブセクターのすべてのビットを 1 (FFh) にします。このコマンドを実行する前に、ライトイネーブル (WREN) 命令を実行する必要があります。Macronix ではセクター消去です。

ありなしありあり

35 SR-2 の読み出し。 Numonyx ではクワッド IO モードの開始です。

B9 パワーダウン。通常動作時のスタンバイ電流はそれほど大きくありませんが、パワーダウン命令を実行すると、このスタンバイ電流を削減できます。この命令は、消費電力の削減が必要なバッテリ動作アプリケーションでは特に有用です。Spansion ではバンクレジスタアクセス、 Numonyx/Macronix ではディープパワーダウンの開始です。

A3 HPM。高周波数での動作時に、デュアルまたはクワッド I/O 命令を実行する前に、高性能モード (HPM) 命令を実行する必要があります (AC 電気的特性の FR および FR1 参照)。この命令を実行すると、フラッシュメモリアレイへのアクセスに必要な電圧が得られるように内部チャージポンプにプリチャージが実行されます。

ありなしなしなし

FF 連続読み出しモードリセット。高速読み出しデュアル/クワッド I/O 動作で命令オーバーヘッドを削減するために、連続読み出しモードビット (M7-0) が実装されています。Spansion ではモードビットリセットです。

なしありなしなし

AB パワーダウン終了/HPM。パワーダウンの終了、または高性能モード /デバイス ID 命令は、多目的の命令です。このコマンドは、パワーダウンステートの終了、またはデバイスの電子 ID 番号の取得に使用できます。 Spansion では電子署名の読み出し、 Numonyx/Macronix ではディープパワーダウンの終了。電子 ID の読み出しです。

Macronix

90 デバイス ID。メーカー /デバイス ID 読み出し命令は、パワーダウン終了/デバイス ID 命令とは異なり、 JEDEC で割り当てられたメーカー ID とデバイス固有 ID の両方を読み出します。

ありありなしあり

30 SR-1 をクリア。 Macronix ではプログラム/消去再開です。なしありなしあり

15 自動ブートレジスタの書き込み。 Macronix ではコンフィギュレーションレジスタの読み出しです。

なしなしなしあり

16 バンクレジスタの読み出し。サスペンド中に、別のセクターに対して読み出しまたはプログラムを実行するにはバンクアドレスレジスタの変更が必要となることがあります。Macronix では高速ブートレジスタの読み出しです。

なしありなしあり

17 バンクレジスタの書き込み。 Macronix では高速ブートレジスタの書き込みです。

38 拡張クワッド入力高速プログラム。クワッド入力高速プログラムを拡張し、 4 つの入力ピンを使用して並列入力 (デバイスに送信されるアドレスを含む) を可能にしたものです。

34 クワッドページプログラム (4 バイトアドレス)。なしありありなし

60 バルク消去。 Macronix ではチップ消去です。ありありなしあり

E0 DYBRD。消去サスペンド中にプログラムを実行するには、動的保護の解除と復元が必要となることがあります。Numonyx では 4 バイト揮発性ロックビットの読み出し、Macronix では DPB レジスタ書き込みです。

E1 DYBWR。 Numonyx では 4 バイト揮発性ロックビットの書き込み。 Macronix では DPB レジスタの書き込みです。

E2 PPBRD。消去サスペンド中にプログラムコマンドを実行する前に、永続的保護の状態を確認します。 Numonyx では不揮発性ロックビットの読み出し。 Macronix では SPB ステータスの読み出しです。

E3 PPB プログラム。 Winbond ではオクタルワード読み出しクワッド I/O。オクタルワード読み出しクワッド I/O (E3h) 命令は、アドレスの下位 4 ビット (A0、 A1、 A2、 A3) を 0 にする必要がある点を除けば、高速読み出しクワッド I/O (EBh) 命令と同じです。これにより 4 つのダミークロックが不要となるため、命令のオーバーヘッドが削減され、コード実行 (XIP) におけるランダムアクセスが高速化します。 Numonyx では不揮発性ロックビットの書き込みです。

E4 PPB 消去。 Numonyx では不揮発性ロックビットの消去です。なしありありあり

2B ASP 読み出し。 Macronix ではセキュリティレジスタの読み出しです。

2F ASP プログラム。 Macronix ではセキュリティレジスタの書き込みです。

A7 PPB ロックビットの読み出し。 Numonyx ではグローバルフリーズビットの読み出しです。

なしありありなし

A6 PPB ロックビットの書き込み。 Numonyx ではグローバルフリーズビットの書き込みです。

なしありありなし

Macronix

E7 クワッド IO ワードの読み出し。 Spansion ではパスワードの読み出しです。

なしありなしなし

F0 リセットなしありなしなし

8A プログラムの再開。なしありなしなし

07 SR-2 SP の読み出し。なしありなしなし

DC 256KB 消去 (4 バイトアドレス)。Numonyx では 4 バイトセクター消去です。

27 4 バイトパスワードの読み出し。なしなしありあり

28 パスワードの書き込み。なしなしありあり

29 パスワードのロック解除。なしなしありあり

3E 4xIO ページプログラム。 Numonyx では 4 バイトクワッド入力拡張高速プログラムです。

21 セクター消去 (4 バイトアドレス)。 Numonyx では 4 バイト 4KB サブセクター消去です。

5C ブロック消去 32KB。 Numonyx では 4 バイト 32KB サブセクター消去です。

C0 バースト読み出し長の設定。なしなしなしあり

18 高速ブートレジスタの消去。なしなしなしあり

F5 QPI モードのリセット。 Numonyx ではクワッド IO モードのリセットです。

2D ロックレジスタの読み出し。 Numonyx ではセクター保護の読み出しです。

2C ロックレジスタの書き込み。 Numonyx ではセクター保護の書き込みです。

AF QPI ID。 Numonyx ではマルチ I/O ID 読み出しです。なしなしありあり

B0 プログラム/消去サスペンド (プログラム/消去の一時停止)。なしなしなしあり

C4 ダイ消去。なしなしありなし

68 書き込み保護選択 (WPSEL)。なしなしなしあり

C1 セキュア OTP の終了。なしなしなしあり

7E ギャングブロックのロック。なしなしなしあり

98 ギャングブロックのロック解除。なしなしなしあり

00 NOP なしなしなしあり

Macronix

次に、デュアル/クワッド SPI モードでサポートされないコマンドを Winbond、 Micron、 Spansion のメモリ別に示します。

Winbond メモリ (例: W25Q64VSFIG)

このコアは 24 ビットアドレスモードのみをサポートします。

このメモリでサポートされないコマンド /機能は次のとおりです。

• 高速読み出しデュアル I/O 連続読み出しモード。

• 高速読み出しクワッド I/O 連続読み出しモード。

• コマンド ABh はフラッシュをパワーダウンまたはハイパフォーマンスモードから解放する場合のみサポートされます。デバイス ID の読み出しには使用しないでください。コマンド FFh (モードビットのリセット ) はデュアル/クワッドモード機能を使用する際に推奨されるため、サポートされません。

一部のコマンドには、次のような例外動作があります。

• パワーダウン/ハイパフォーマンスモードからの解放 (ABh): このコマンドには、ダミーバイトの組み合わせによってパワーダウン/ハイパフォーマンスモードからの解放とデバイス ID の読み出しの異なる機能があります。コアがサポートするのは、パワーダウン/ハイパフォーマンスモードからの解放 (1 コマンドバイトのみを DTR に格納) のみです。デバイス ID の読み出しは、別のコマンド (90h) があるためサポートされません。

Micron メモリ (例: N25Q256)

このコアは 24 ビットおよび 32 ビットアドレスモードをサポートします。

このメモリでサポートされないコマンド /機能は次のとおりです。

• レガシまたはエンハンストモードでは、 XIP モードまたは連続読み出しモードはサポートされません。

• 拡張 SPI モードではデュアルまたはクワッドモードのコマンドはすべてサポートされます。 DIO (Dual In Out) および QIO (Quad In Out) モードはサポートされません。このコアでサポートされないコマンドは、次のとおりです。

° 96h (汎用読み出しレジスタの読み出し )

° 9Bh (インターフェイスの有効化)

° E7h (クワッド IO ワード読み出し )

° E1h (4 バイト揮発性ロックビットの書き込み)

注記:デュアルモードでは非サポート

• クワッドモードでは、 Micron メモリは HOLD 機能を備えたデバイスのみがサポートされます。 RESET 機能を持つメモリデバイスはサポートされません。

注記: Micron MT25Q デバイスとバリデーション済み N25Q デバイスの互換性については、『Technical Note: Micron N25Q to Micron MT25Q Migration』 [参照 21] を参照してください。

Spansion メモリ (例: S70FL01GS)

このコアは 24 ビットおよび 32 ビットアドレスモードをサポートします。このメモリでサポートされないコマンド /機能は次のとおりです。

• コアのモードにかかわらず、 DDR (Double Data Rate) コマンドはいずれもサポートされません。

• Spansion フラッシュは ExtAddr ビットを 1 にセットすると 24 ビットアドレスコマンドで 32 ビットアドレスモードをサポートします。コアはこの機能をサポートしていません。

• コアのモードにかかわらず、 Spansion フラッシュの自動ブートコマンドはサポートされません。

Macronix メモリ (例: MX66U1G45G)

このコアは 24 ビットおよび 32 ビットアドレスモードをサポートします。このメモリでサポートされないコマンド /機能は次のとおりです。

• 拡張 SPI モードではデュアルまたはクワッドモードのコマンドはすべてサポートされます。

• DIO (Dual In Out) および QIO (Quad In Out) モードはサポートされません。

クロッキング (SPI クロック位相および極性の制御)

シリアルクロック (SCK) の位相と極性は、ソフトウェアで SPICR のビットをプログラムして 4 つの組み合わせのいずれかを選択できます。 CPOL (クロック極性) ビットでは、アクティブ High (クロックのアイドルステートが Low) またはアクティブ Low (クロックのアイドルステートが High) クロックを選択します。立ち上がりエッジと立ち下がりエッジのどちらを意味のあるエッジとするかは、クロックのアイドルステート (すなわち CPOL の設定) によって決まります。

CPHA (クロック位相) ビットでは、 2 種類の転送フォーマットのいずれかを選択できます。CPHA = 0 の場合、SS(N) がアサートされた後の最初の SCK エッジ (立ち上がりまたは立ち下がり ) でデータが有効になります。CPHA = 1 の場合、 SS(N) がアサートされた後の 2 番目の SCK エッジ (立ち上がりまたは立ち下がり ) でデータが有効になります。

重要: 正しく転送を行うには、クロックの位相と極性をマスター SPI デバイスおよび選択したスレーブデバイスと同じにする必要があります。

最初の SCK サイクルは、 SCK 信号がアイドルステートから遷移すると開始します。これが、データ転送の開始を示します。アイドルからのクロック遷移が転送の開始を示すため、 M68HC11 仕様では連続する転送と転送の間で SS(N) ラインをアクティブ (Low) のままにできると記載されています。仕様では、このフォーマットはマスターとスレーブが 1 つずつのシステムに適していると記載されています。 M68HC11 仕様では、送信データは送信レジスタに書き込むと直接シフトレジスタに格納されます。したがって、最初の SCK エッジの前にユーザーが SPISSR レジスタにデータを正しくロードする必要があります。

SS 信号はすべての CPHA コンフィギュレーションでトグルします。 SPISEL を Low に維持することはできません。SPI デバイスの SS 信号はすべて FPGA 内部で相互に接続する必要があります。 SS 信号をトグルすることにより、FPGA リソースの使用が抑えられます。

リセット

すべてのコンフィギュレーションモードにおいて、コアは AXI インターフェイスからのアクティブ Low リセット入力をサポートしています。外部リセットは、 AXI クロックに同期する必要があります。また、コアへのローカルリセット信号を生成する内部リセットレジスタもサポートしています。このリセットにより、すべてのレジスタのすべてのビットがデフォルト設定に戻ります。

プロトコルの説明

SPI プロトコルの説明は、『Motorola M68HC11-Rev. 4.0 Reference Manual』を参照してください。

AXI プロトコルの説明は、『AMBA® AXI4-Stream Protocol Specification』 [参照 4] を参照してください。

AXI Quad SPIレガシおよびエンハンストモードのコアの動作

Micron SPI メモリをスレーブとして使用する場合、サポートされる命令セットが異なることに注意が必要です。Micron N25Q_256_3 メモリのデータシートでは、拡張 SPI 命令のみがサポートされています。 [Mode] を [Dual] または [Quad]、および [Slave Device] を [Micron] に設定した場合に各モードで予想されるコアの動作については、データシートで確認してください。

[Mode] = [Dual]

この設定では、コアはデュアルおよびスタンダードモード SPI コマンドをサポートします。ここからは、各コンフィギュレーションモードにおける動作について説明します。

[Slave Device] = [Mixed]

このモードは、複数の SPI スレーブデバイスが存在することを前提とします。コアがサポートするのは Winbond および Micron メモリのみのため、スレーブにはこれらのデバイスを使用する必要があります。

混在メモリモードでのコアの動作は、 Winbond メモリに対する動作に準じます。拡張 SPI プロトコル命令セットのうち、 Winbond、 Micron および Spansion メモリに共通の命令がサポートされます。表 3-4 に、コアの動作を示します。

表 3‐4:デュアルモード、混在メモリでの SPI コマンドに対するコアの動作

コマンドタイプ Winbond Micron/Spansion コマンドエラーコアの動作

スタンダード SPI サポートするサポートするなしスタンダードフォーマット

スタンダード SPI サポートしないサポートするあり SPI トランザクションなし

スタンダード SPI サポートするサポートしないなしスタンダードフォーマット

スタンダード SPI サポートしないサポートしないあり SPI トランザクションなし

デュアルモードサポートするサポートするなしデュアルモード命令フォーマット

デュアルモードサポートしないサポートするあり SPI トランザクションなし

デュアルモードサポートするサポートしないなしデュアルモード命令フォーマット

デュアルモードサポートしないサポートしないあり SPI トランザクションなし

クワッドモードサポートするサポートするあり SPI トランザクションなし

クワッドモードサポートしないサポートするあり SPI トランザクションなし

クワッドモードサポートするサポートしないあり SPI トランザクションなし

クワッドモードサポートしないサポートしないあり SPI トランザクションなし

注記:1. [Slave Device] = [Mixed] は混在メモリモードです。 [Mode] = [Dual] の場合、デュアルおよびスタンダード SPI コマンドがサポー

トされます。各コマンドに対するコアの動作は、 Winbond メモリに対する動作に準じます。 Micron または Spansion でしかサ

ポートされないコマンドの場合はコマンドエラーフラグがセットされ、コマンドは実行されません。このモードでは、

Winbond と Micron の両方のメモリに共通のコマンドセットがサポートされます。

[Slave Device] = [Winbond]

これは SPI スレーブデバイスとして Winbond メモリのみをサポートする専用モードです。 Winbond メモリのほとんどの SPI コマンドがサポートされます。表 3-5 に、コアの動作を示します。

[Slave Device] = [Micron]

これは SPI スレーブデバイスとして Micron メモリのみをサポートする専用モードです。 Micron メモリのほとんどのデュアルおよびスタンダード SPI コマンドがサポートされます。表 3-6 に、コアの動作を示します。

表 3‐5:デュアルモード、 Winbond メモリでの SPI コマンドに対するコアの動作

コマンドタイプ Winbond メモリコマンドエラー

コアの動作

スタンダード SPI サポートするなしスタンダードフォーマット

スタンダード SPI サポートしないあり SPI トランザクションなし

デュアルモードサポートするなしデータシートに記載されたデュアルモード命令フォーマット

デュアルモードサポートしないあり SPI トランザクションなし

クワッドモードサポートするあり SPI トランザクションなし

クワッドモードサポートしないあり SPI トランザクションなし

注記:1. このコアは Winbond W25Q64BV メモリをサポートするように設計されています。コマンド、アドレス、ダミーバイトおよび

各コマンドに必要なデータバイト、そしてコマンド、アドレスおよびデータビットの動作の詳細は、デバイスのデータシー

トを参照してください。

表 3‐6:デュアルモード、 Micron メモリでの SPI コマンドに対するコアの動作

コマンドタイプ Micron メモリコマンドエラー

コアの動作

注記:1. コアはこのモードですべてのデュアルおよびスタンダードモードコマンドに関して Micron N25Q256-3V メモリをサポートす

るように設計されています。コマンド、アドレス、ダミーバイトおよび各コマンドに必要なデータバイト、そしてコマンド、

アドレスおよびデータビットの動作の詳細は、デバイスのデータシートを参照してください。

[Slave Device] = [Spansion]

これは SPI スレーブデバイスとして Spansion メモリのみをサポートする専用モードです。 Spansion メモリのほとんどのデュアルおよびスタンダード SPI コマンドがサポートされます。表 3-7 に、コアの動作を示します。

[Mode] = [Quad]

このモードでは、コアは SPI スレーブとして使用するメモリのタイプに基づいてクワッド、デュアル、およびスタンダードモード SPI コマンドをサポートします。ここからは、各コンフィギュレーションモードにおける動作について説明します。

[Slave Device] = [Mixed]

このモードは、複数の SPI スレーブデバイスが存在することを前提とします。コアがサポートするのは Winbond、Micron、および Spansion メモリのみのため、スレーブにはこれらのデバイスを使用する必要があります。

混在メモリモードでのコアの動作は、 Winbond メモリに対する動作に準じます。拡張 SPI コマンドのうち、Winbond、 Micron および Spansion メモリに共通の命令のほとんどがサポートされます。表 3-8 に、コアの動作を示します。

表 3‐7:デュアルモード、 Spansion メモリでの SPI コマンドに対するコアの動作

コマンドタイプSpansion

メモリコマンドエラー

コアの動作

注記:1. コアはこのモードですべてのデュアルおよびスタンダードモードコマンドに関して Spansion S70FL01GS メモリをサポートす

るように設計されています。コマンド、アドレス、ダミーバイトおよび各コマンドに必要なデータバイト、そしてコマンド、

アドレスおよびデータビットの動作の詳細は、デバイスのデータシートを参照してください。

表 3‐8: クワッドモード、混在メモリでの SPI コマンドに対するコアの動作

スタンダード SPI サポートするサポートするなしスタンダードフォーマット

スタンダード SPI サポートしないサポートするあり SPI トランザクションなし

スタンダード SPI サポートするサポートしないなしスタンダードフォーマット

スタンダード SPI サポートしないサポートしないあり SPI トランザクションなし

デュアルモードサポートするサポートするなしデュアルモード命令フォーマット

デュアルモードサポートしないサポートするあり SPI トランザクションなし

デュアルモードサポートするサポートしないなしデュアルモード命令フォーマット

デュアルモードサポートしないサポートしないあり SPI トランザクションなし

クワッドモードサポートするサポートするありクワッドモード命令フォーマット

クワッドモードサポートしないサポートするあり SPI トランザクションなし

[Slave Device] = [Winbond]

これは SPI スレーブデバイスとして Winbond メモリのみをサポートする専用モードです。 Winbond W25Q64BV メモリのほとんどの SPI コマンドがサポートされます。表 3-9 に、コアの一般的な動作を示します。

[Slave Device] = [Micron]

これは SPI スレーブデバイスとして Micron メモリのみをサポートする専用モードです。 Micron N25Q256-3V メモリのほとんどのクワッド、デュアル、およびスタンダード SPI コマンドがサポートされます。表 3-10 に、コアの動作を示します。

クワッドモードサポートするサポートしないありクワッドモード命令フォーマット

クワッドモードサポートしないサポートしないあり SPI トランザクションなし

注記:1. [Slave Device] = [Mixed] は混在メモリモードです。 [Mode] = [Quad] の場合、クワッド、デュアル、およびスタンダード SPI コ

マンドがサポートされます。各コマンドに対するコアの動作は、 Winbond メモリに対する動作に準じます。 Micron または Spansion でしかサポートされないコマンドの場合はコマンドエラーフラグがセットされ、コマンドは実行されません。この

モードでは、 Winbond と Micron の両方のメモリに共通のコマンドセットがサポートされます。

表 3‐9:デュアルモード、 Winbond メモリでの SPI コマンドに対するコアの動作

コマンドタイプ Winbond コマンドエラー

コアの動作

クワッドモードサポートするなしデータシートに記載されたクワッドモード命令フォーマット

注記:1. このコアは Winbond W25Q64BV メモリをサポートするように設計されています。コマンド、アドレス、ダミーバイトおよび

各コマンドに必要なデータバイト、そしてコマンド、アドレスおよびデータビットの動作の詳細は、デバイスのデータシー

トを参照してください。

表 3‐10:デュアルモード、 Micron メモリでの SPI コマンドに対するコアの動作

コマンドタイプ Micron コマンドエラー

コアの動作

スタンダード SPI サポートするなしスタンダード SPI フォーマット

クワッドモードサポートするなしデータシートに記載されたクワッドモード命令フォーマット

注記:1. コアはこのモードですべてのクワッド、デュアル、およびスタンダードモードコマンドに関して Micron N25Q256-3V メモリ

をサポートするように設計されています。コマンド、アドレス、ダミーバイトおよび各コマンドに必要なデータバイト、そ

してコマンド、アドレスおよびデータビットの動作の詳細は、デバイスのデータシートを参照してください。

表 3‐8: クワッドモード、混在メモリでの SPI コマンドに対するコアの動作 (続き)

[Slave Device] = [Spansion]

これは SPI スレーブデバイスとして Spansion メモリのみをサポートする専用モードです。 Spansion S70FL01GS メモリのほとんどのクワッド、デュアル、およびスタンダード SPI コマンドがサポートされます。

XIP モードのコアの動作

[Enable XIP Mode] をオンにすると XIP モードに設定されます。このモードは、主にフラッシュに実行ファイルを格納し、プロセッサやその他のマスターから ROM としてアクセスする場合に使用します。

XIP モードでは、コアは Winbond、 Micron、および Spansion メモリに共通のモードとして 24 ビットアドレスモードをサポートします。 Micron および Spansion メモリの場合は 32 ビットアドレスモードもサポートします。 IP が 32 ビットアドレスモードの場合、フラッシュを 32 ビットモードにコンフィギュレーションする必要があります。サポートされるコマンドセットについては、各フラッシュのデータシートを参照してください。コアがスタンダード、デュアル、およびクワッドモードの場合、 Winbond および Micron メモリには 24 ビットアドレスモードを使用します。

このモードでは、まず AXI4-Lite インターフェイスを使用してコアの CPOL および CPHA モードを正しく設定します。有効なモードは 00 と 11 です。それ以外の組み合わせでは、コアは AXI4 トランザクションを受信できません。AXI4-Lite インターフェイスは、コンフィギュレーションレジスタとステータスレジスタへのアクセスにしか使用しません。メモリのデータは、 AXI4 インターフェイスから供給されるアドレスを使用して AXI4 インターフェイスで読み出します。 AXI4 インターフェイスの読み出しチャネルから供給された開始アドレスを、コアは SPI インターフェイスで SPI トランザクションに変換します。コアの動作モードは [Mode] で設定し、ターゲットメモリは [Slave Device] で選択します。この場合、コアは複数のメモリをサポートしておらず、ターゲットメモリは 1 つのみです。ターゲットメモリには Winbond、 Micron、 Spansion メモリ、またはデフォルトの 3 つの読み出しコマンドをサポートした任意のメモリを使用できます。 FIFO 深さが 64 のため、このモードでは AXI4 インターフェイスでの読み出しトランザクションの最大バースト長は 64 です。この条件を満たさない場合、コアの動作は保証されません。

デフォルトのコマンドは、高速読み出し (0x0Bh)、高速読み出しデュアル I/O (0xBBh)、および高速読み出しクワッド I/O (0xEBh) です。動作中は、 [Mode] の設定に基づくコマンドのみが使用されます。コマンドはコア内部で生成されるため、変更はできません。

読み出しコマンドによってはダミーバイトのパディングが必要で、コアにはそのための内部リファレンスロジックがあります。

XIP モードでのコアの動作は、 Winbond、 Micron、および Spansion メモリのデータシートに記載されている読み出しコマンドの動作仕様に基づきます。

表 3‐11:デュアルモード、 Spansion メモリでの SPI コマンドに対するコアの動作

コマンドタイプSpansion

メモリコマンドエラー

コアの動作

クワッドモードサポートするありデータシートに記載されたクワッドモード命令フォーマット

注記:1. コアはこのモードですべてのクワッド、デュアル、およびスタンダードモードコマンドに関して Spansion S70FL01GS メモリ

をサポートするように設計されています。コマンド、アドレス、ダミーバイトおよび各コマンドに必要なデータバイト、そ

してコマンド、アドレスおよびデータビットの動作の詳細は、デバイスのデータシートを参照してください。

このモードで使用するパラメーターは次のとおりです。

• [Enable Performance Mode]

• [Enable XIP Mode]

• モード

• [Slave Device]

• [Enable STARTUPEn Primitive]

注記: 7 シリーズデバイスでは STARTUPE2 プリミティブを使用します。 UltraScale デバイスでは STARTUPE3 プリミティブを使用します。

コアは SPI ロジックの基準クロックとして ext_spi_clk を使用します。このクロックは AXI4 インターフェイスクロックから独立しており、 SPI インターフェイスの目的の SPI 周波数の 2 倍の周波数とする必要があります。このクロックを基準に、コアは [Frequency Ratio] の値 (XIP モードではこの値は 2 で固定) を使用して SPI インターフェイスの SPI クロックを生成します。 XIP モードにはソフトリセットレジスタも割り込みレジスタもありません。コアをリセットするには、インターコネクトをリセットする必要があります。

XIP モードでコアがサポートする AXI4 トランザクションタイプは、WRAP および INCR のみです。 FIXED トランザクションはエラーとなり、コアはトランザクションを受け取りません。この場合、 XIP ステータスレジスタのトランザクションエラーフラグがセットされます。この場合、ターゲットメモリは Winbond または Spansion であるため、コアをクワッドモードにした場合は SPI フラッシュメモリからコアをブートする前に Winbond メモリのステータスレジスタの QE ビット、または Spansion メモリのコンフィギュレーションメモリの QE ビットをセットする必要があります。これは外部プログラミングツールで行います。

スタンダード SPI モードのトランザクション

このセクションでは、バストランザクションを開始して完了するまでの SPI レジスタの設定方法について説明します。

SPI マスターデバイス、 FIFO あり /なし、手動スレーブ選択アサートモード (SPICR ビット 7 = 1)

このフローでは、スレーブ選択ベクターを 1 回トグルするだけで N 個のバイト /ハーフワード /ワードエレメントを転送できます。これはデフォルトの動作モードです。 SPI トランザクションを正しく完了するには次の手順を実行します。

1. SPI バスアービトレーションを含め、既知の状態から開始します。

2. 必要に応じて DGIER および IPIER レジスタを設定します。

3. 必要に応じてターゲットスレーブ SPI デバイスを設定します。具体的には、スレーブ SPI コアの DTR および制御レジスタを設定し、スレーブ SPI コアを有効にします。

4. マスターの SPI DTR レジスタ /FIFO へ最初のデータを書き込みます。このとき、 SPI マスターは無効にしておきます。

a. レガシモードでは、 AXI4-Lite トランザクションは DTR に 1 つずつ書き込まれます。

b. エンハンストモードでは、 AXI4 インターフェイスは FIXED バーストトランザクションを生成する必要があります。長さ 0 の INCR トランザクションは可能ですが、 DTR または DRR FIFO に対して INCR バーストを実行した場合、コアの動作は保証されません。この INCR トランザクションは FIXED トランザクションとして扱われます。 FIFO オーバーフローまたはアンダーフローエラーを避けるため、長さにかかわらずバーストを開始する場合はその前に送信または受信 FIFO 占有レベルレジスタを読み出しておく必要があります。 XIP モード以外では、 DRR への読み出しコマンドの最大バースト長は、 16 または Rx FIFO 占有レベルの値のいずれか小さい方までサポートされます。この条件を満たさない場合、コアの動作は保証されません。 DTR レジスタへの書き込みの場合、書き込みの長さが (FIFO_Depth - DTR 占有レベルの値) 以下でないとコアの動作は保証されません。

5. SPISSR レジスタのビットがすべて 1 であることを確認します。

6. コンフィギュレーションデータをマスター SPI デバイスの SPICR に書き込みます。ビット 7 はセットし、 SS ベクターを手動でアサートします。 SPE ビットと Master Transaction Inhibit ビットもセットします。これで SCK と IO0 が初期化されますが、転送は禁止されます。

7. SPISSR レジスタに書き込んで SS ベクターを手動でアサートします。

8. 上記のコンフィギュレーションデータをマスター SPI デバイスの SPICR レジスタに書き込みます。ただし Master Transaction Inhibit ビットはクリアします。これで転送が開始します。

9. 割り込みを待つ (通常は IPISR のビット 4) か、完了ステータスをポーリングします。待ち時間は SPI クロック比により異なります。

10. Master Transaction Inhibit ビットをセットして割り込み要求を処理します。

11. マスターのレジスタ /FIFO およびスレーブデバイスに新規データを書き込みます。

12. Master Transaction Inhibit ビットをクリアすると、 N 個の 8 ビットエレメントの転送が継続します。

注記: SPI DRR レジスタ /FIFO のオーバーランは、 SPI DRR レジスタ /FIFO を正しく読み出していない場合に発生します。また、エレメント (FIFO を使用する場合はエレメントグループ) の転送が終了してから次に開始するまでの間、 SCK によってアイドルレベルが延長されます。 IO0 は 1 エレメント (またはエレメントグループ) の転送終了時に遷移できますが、 2 分周クロッキングモードでは安定しています。 IO0 は SCK の立ち下がりエッジで有効になります。それ以外のすべてのモードでは、 SCK の立ち下がりエッジから 2 ext_spi_clk サイクル後に有効になります。また、新規 SPI トランザクションどうしの間にはアイドルサイクルはありません。

13. すべてのデータが転送されるまで手順 10 ～手順 12 を繰り返します。

14. SPISSR レジスタのすべてのビットに 1 を書き込むか、SCK と IO0 がアイドルステートの状態で手動スレーブ選択アサートモードを終了して SS ベクターをディアサートします。

15. 必要に応じてデバイスを無効にします。

SPI マスターおよびスレーブデバイス、 FIFO なし、 1 回の 8/16/32 ビット転送を実行 (オプションモード )

SPI トランザクションを正しく完了するには、次の手順を実行します。

1. SPI バスアービトレーションを含め、既知の状態から開始します。

2. マスターの DGIER および IPIER レジスタを設定します。スレーブの DGIER および IPIER レジスタも必要に応じて設定します。

3. 必要に応じてマスター SPI デバイスの SPICR レジスタにコンフィギュレーションデータを書き込みます。

4. 必要に応じてスレーブ SPI デバイスの SPICR レジスタにコンフィギュレーションデータを書き込みます。

5. ワンホットエンコードによるアクティブ Low スレーブ選択アドレスをマスターの SPISSR レジスタに書き込みます。

6. 必要に応じてスレーブの SPI DTR にデータを書き込みます。

7. マスターの SPI DTR にデータを書き込んで転送を開始します。

8. 割り込みを待つ (通常は IPISR のビット 4) か、完了ステータスをポーリングします。

9. 必要に応じてマスターおよびスレーブ SPI デバイスの IPISR レジスタを読み出します。

10. 必要に応じて割り込み要求を実行します。

11. 必要に応じてマスターおよびスレーブ SPI デバイスの SPISR レジスタを読み出します。

12. 必要に応じて、または SPISR レジスタのデータに基づいてアクションを実行します。

SPI マスターおよびスレーブデバイス、 SPI 転送の開始前にレジスタ /FIFO に書き込み、複数の 8 ビット転送を個別に実行 (オプションモード )

スレーブモードのコアは、送信または受信 FIFO に対して FIXED バーストのみをサポートします。このバーストトランザクションの長さは、 [FIFO Depth] パラメーターおよび送信/受信 FIFO 占有レベルレジスタに基づいて決定します。これにより、 DTR または DRR FIFO のオーバーランまたはアンダーランエラーを防ぐことができます。

1. SPI バスアービトレーションを含め、適切な状態から開始します。

6. 必要に応じてスレーブの SPI DTR レジスタ /FIFO にすべてのデータを書き込みます。

7. マスターの SPI DTR レジスタ /FIFO へすべてのデータを書き込みます。

8. マスターの SPICR レジスタにイネーブルビットを書き込んで転送を開始します。

SPI マスターおよびスレーブデバイス、 FIFO に初期データ書き込み、 SPI 転送を開始、高速 SPI 転送またはそれ以上の高速 SPI 転送としてデータを FIFO に書き込み、複数の 8 ビット転送を個別に実行 (オプションモード )

1. SPI バスアービトレーションを含め、適切な状態から開始します。

6. 必要に応じてスレーブの送信 FIFO に最初のデータを書き込みます。

7. マスターの送信 FIFO に最初のデータを書き込みます。

8. マスターの SPICR レジスタにイネーブルビットを書き込んで転送を開始します。

9. マスターおよびスレーブの FIFO へのデータ書き込みを継続します。

デュアル/クワッド SPI モードのトランザクション

このモードでは、コアをマスターモードに設定する必要があります。それ以外の場合、エラー割り込みが生成されます。

コアをデュアルモードで動作させる手順をコアの観点から説明します。コマンドの相互依存を確認してから SPI DTR レジスタへの書き込みを実行し、 SPI コアを有効にしてトランザクションを開始してください。

1. [Mode] = [Dual] に設定され、 [Slave Device] が正しい SPI スレーブメモリに設定されていることを確認します。

2. 必要な SPI クロックによって駆動され、 [Frequency Ratio] によって設定される命令がリストに含まれていることを確認します。

3. [FIFO Depth] パラメーターを設定します。このパラメーターは 16 または 256 が可能です。

4. ソフトリセットレジスタに書き込んでコアをリセットします。このリセットは、 16 AXI サイクルの間アクティブです。この間、各 FIFO レジスタはリセットステートに維持されます。

5. SPICR レジスタに書き込んでコアをマスターモードにし、 CPOL と CPHA の値を設定し、 Master Transaction Inhibit ビットをセットします。

6. IPIER および IPISR レジスタに書き込んで必要な割り込みを有効にします。

7. SPI DTR にコマンド、アドレス、ダミー、および送信するデータバイトを書き込みます。書き込み手順は、使用するデバイスのデータシートの記載に従います。

8. SPI DTR にコマンド、アドレス、ダミーバイト、および読み出しまたは書き込みを行うバイト数のデータバイトを書き込みます。

9. SPISSR レジスタに書き込んでコアからのチップ選択信号をアサートします。

10. SPICR レジスタの Master Transaction Inhibit ビットをクリアします。これでコアは SPI クロックを開始します。

11. 書き込みの場合、 DTR エンプティ割り込みが生成されるまで待ちます。

12. DTR エンプティ割り込みが生成されると、データを SPI DTR に書き込んでトランザクションを継続できます (スレーブ選択レジスタが変化しておらず、スレーブが選択されたままの場合)。

13. 追加のデータを書き込んだ場合、 SPISSR レジスタはアサートされたままで、 SPI クロックのみが停止します。DTR FIFO が空でない場合、 SPI クロックを再び有効にするとデータが送信されます。

14. 読み出しの場合も手順 11、手順 12、および手順 13 が適用されます。 SPI スレーブメモリを読み出す間、 DTR FIFO に任意のランダムなデータビートを書き込みます。

15. SPISSR レジスタのすべてのビットを 1 にセットして選択したスレーブを無効にするか、 SPICR レジスタの Master Transaction Inhibit ビットを 1 にセットすると SPI クロックが停止します。

16. SPISSR レジスタのすべてのビットを 1 にセットして選択したスレーブを無効にした後、 SPI DTR FIFO に再び書き込むと、コアは新規トランザクションと見なして DTR FIFO の最初のエントリとサポートされるコマンドを比較します。

17. 新規トランザクションの前に、スレーブを選択していない状態で SPICR レジスタのビットに書き込んで SPI DTR および DRR FIFO をリセットする必要があります。これで 2 つの FIFO がリセットされ、 DTR FIFO の最初のエントリをサポートされるコマンドと比較できるようになります。

注記: このコアは、 DTR への書き込みに関して、一括で書き込む方法 (手順 7 のように、 Master Transaction Inhibit をセットした後、コマンド、アドレス、データをすべて DTR に書き込んで、 Master Transaction Inhibit をリセットする ) と、順次書き込む方法 (Master Transaction Inhibit をセットした後、コマンドを SPI DTR に書き込んで Master Transaction Inhibit をリセット。アドレス、データについても同じ手順を繰り返す) の両方をサポートします。

デュアル/クワッドモード SPI コンフィギュレーション

デュアル/クワッドモード SPI コンフィギュレーションでは、 SPI データビートを送信する前にメモリのタイプ (Winbond、 Micron、または Spansion) に応じて SPI DTR FIFO に書き込む必要があります。新規トランザクションを書き込む前に、 SPI DTR および DRR FIFO の両方をリセットします。 SPI DTR FIFO にはコマンド、アドレス、ダミーバイト、データの順に書き込む必要があります。 SPI DTR FIFO の最初のエントリは常に内部のコマンドマップテーブルと比較され、サポートされるコマンドに基づいてコアの動作が決定します。 SPI DTR FIFO の最初のエントリがサポートされるコマンドのリスト内のどのコマンドとも一致しない場合、コアはこれをエラーとして扱い、 SPI トランザクションは実行されません。このエラーに対しては割り込みも生成されます。

Winbond、 Micron、および Spansion メモリでサポートされるコマンドとサポートされないコマンド (デュアル/クワッド SPI モードと Winbond、 Micron、または Spansion メモリでサポートされないコマンド ) のリストを必ず確認する必要があります。サポートされない命令を実行した場合、コアの動作は保証されません。コマンドがコアでサポートされるコマンドのいずれとも一致しない場合、コマンドエラーを示す割り込みがセットされます。デュアル/クワッドモードでは、コアは常に SPI トランザクションのコマンドフェーズを 1 本のライン (IO0_* ポート ) で送信します。デュアル/クワッド SPI コンフィギュレーションのコアでは、 2-2-2 および 4-4-4 (コマンド、アドレス、データ ) SPI モードはサポートされません。

転送フォーマット

スタンダード SPI モードでは、 CPHA - CPOL の組み合わせは 00、 01、 10、 11 のいずれかのモードがサポートされます。

デュアル/クワッド SPI モードでは、 CPHA - CPOL の組み合わせは 00 または 11 のモードのみがサポートされます。SPICR でそれ以外のモードを設定した場合はエラーとなり、割り込みがセットされます。コアの動作は予測不能です。

CPHA = 0 の場合の転送フォーマット

図 3-3 に、スタンダード SPI モードで CPHA = 0 の場合のデータ書き込み/読み出しサイクルのタイミング図を示します。この波形は CPOL = 0、 LSB First = 0、およびジェネリック C_SCK_RATIO = 4 の場合のものです。すべての AXI 信号と S_AXI_AClk、およびすべての SPI 信号と SCK の関係は同じです。

信号 SCK は、スレーブ選択ラインのアサート (すなわち転送の開始) から 1/2 周期まではアイドルステートのままです。 SS(N) ラインのアサートは転送開始を示すため、同じスレーブデバイスに対して連続してエレメントを転送するにはいったんディアサートしてから再びアサートする必要があります。

1 SCK クロック周期で 1 ビットのデータが転送されます。データは SCK の片方のエッジでシフトされ、データが安定すると反対のエッジでサンプルされます。 M68HC11 SPI 仕様に準じ、クロック極性および 8/16/32 ビット指向データ転送に対する 2 種類のクロッキングプロコトルは SPICR のビットで選択できます。

スタンダード SPI モードでは、 IO0 ピンは IO0 (MOSI) と同じです。スタンダード SPI モードでは、 IO1 ピンは IO1 (MISO) と同じです。

図 3‐3: CPHA = 0 および SPICR(7) = 0 の場合の SPI バスに対する 8 ビットデータ書き込み/読み出しサイクル

IO0 (MOSI)IO1 (MISO)

SPISEL

Dt(0) Dt(1) Dt(3) Dt(4) Dt(5) Dt(6) Dt(7)

Dr(0) Dr(1) Dr(3) Dr(4) Dr(5) Dr(6) Dr(7) **

A0: Address of Transmit_Data Register

Dr: Received Data

**: Not de ned, but normally MSB of character just receivedSCK is shown for CPOL = 0

Dt: Transmi ed Data

Legend:

X14434

IO0 および IO1 ポートの動作は、 SPI デバイスがマスターモードかスレーブモードかで異なります。マスターモードの場合、 IO0 ポートはシリアルデータ出力ポートで、 IO1 はシリアルデータ入力ポートです。反対に、デバイスがスレーブモードの場合は IO1 ポートがスレーブシリアルデータ出力ポートで、 IO0 がシリアルデータ入力ポートです。複数のマスターとスレーブが同時にデータを送信することはできません。このバスアーキテクチャでは競合エラーの検出が制限される、つまり複数のデバイスが共有の IO1 および IO0 信号を駆動する競合エラーしか検出できないため、競合エラーを防ぐためにソフトウェアによるアービトレーションが必要です。

各デバイスの SCK、 IO0、および IO1 ピンはすべてハードワイヤードされています。すべてのトランザクションにおいて、 SPI バス上でマスターに設定される SPI デバイスは 1 つのみで、それ以外のすべての SPI デバイスはスレーブに設定されます。

この 1 つのマスターが、 SCK および IO0 ピンをスレーブの SCK および IO0 ピンに駆動します。 1 つだけ選択されたスレーブデバイスは IO1 ピンからマスターの IO1 ピンにデータを駆動し、これによって全二重通信を実現します。

SS(N) 信号の N 番目のビットをアクティブ (Low) にして N 番目の SPI スレーブを選択します。それ以外のスレーブデバイスは SCK 信号と IO0 信号をいずれも無視します。また、選択されていないスレーブ (すなわち SS ピンが High) は、 SPI バスアクティビティに干渉しないように IO1 ピンをトライステートに駆動します。外部スレーブ SPI デバイスをインプリメントした場合、 SCK、 IO0、 IO1、および必要な SS(N) 信号はピンに引き出されます。すべての信号は完全なトライステートバス信号で、内部デバイスと外部デバイスの両方が存在する場合、誤った外部バスアクティビティによって内部転送が破損することがあります。

外部 SPI トライステート信号の外部プルアップまたはプルダウンが FPGA I/O ドライバーのシンク /ソース能力に一致していることを確認してください。 I/O ドライバーは異なる駆動能力および内部プルアップにできます。複数の外部スレーブに対するトライステート信号はシステム設計要件に従ってインプリメントできますが、外部バスは M68HC11 SPI 仕様に従う必要があります。

CPHA = 1 の場合の転送フォーマット

CPHA = 1 の場合、 SCK ラインが非アクティブレベルからアクティブレベルに遷移するエッジ (立ち上がりエッジか立ち下がりエッジかは CPOL の設定による ) で最初の SCK サイクルが開始します (図 3-4 参照)。この波形は CPOL = 0、 LSB First = 0、およびジェネリック C_SCK_RATIO = 4 の場合のものです。すべての AXI 信号と S_AXI_Clk、およびすべての SPI 信号と SCK の関係は同じです。

図 3‐4: CPHA = 1 および SPICR(7) = 0 の場合の SPI バスに対する 8 ビットデータ書き込み/読み出しサイクル

IO0 (MOSI)

IO1 (MISO)

SPISEL

Dt(0) Dt(1) Dt(2) Dt(3) Dt(4) Dt(5) Dt(6) Dt(7)

Dr(0)** Dr(1) Dr(2) Dr(3) Dr(4) Dr(5) Dr(6) Dr(7)

Legend:AO: Address of Transmit_Data RegisterDt: Transmitted DataDr: Received DataSCK is shown for CPOL = 0**: Not defined, but normally MSB of character just received

x14435

SPI プロトコルのスレーブ選択アサートモード

このセクションでは、スタンダードモードの SPI プロトコルで利用できる自動スレーブ選択アサートと手動スレーブ選択アサートについて説明します。「クロッキング (SPI クロック位相および極性の制御)」で説明したすべての SPI 転送フォーマットは、これら 2 つのモードの両方で有効です。

自動スレーブ選択アサートモードの SPI プロトコル

このセクションでは、 FIFO 無効時にスレーブ選択 (SS(N)) を SPI マスターデバイスが自動的にアサートする場合 (SPICR ビット 7 = 0) の SPI プロトコルについて説明します。

このコンフィギュレーションモードでは、すべてのエレメントが転送されるまでスレーブ選択 (SS) 信号が自動的にトグルしてデータが転送されます。このモードでは、新規転送の開始時に SPISSR レジスタ内のデータが SS(N) 出力に現れます。 1 ビートの SPI トランザクション (Vivado IDE の [Transaction Width] で設定) が完了するたびに SS(N) 出力が 1 になります。次の新規転送の開始時に、 SPISSR レジスタ内のデータが SS(N) 出力に再び現れます。スレーブ選択信号を手動で制御する必要はありません。このモードは、 AXI4-Lite および AXI4 インターフェイスを使用したデュアル/クワッド SPI モードのコアではサポートされません。

手動スレーブ選択アサートモードの SPI プロトコル

このセクションでは、スレーブ選択 (SS(N)) をユーザーがアサートする場合 (SPICR ビット 7 = 1) の SPI プロトコルについて簡単に説明します。このコンフィギュレーションモードでは、すべてのエレメントが転送されるまでスレーブ選択をトグルせず任意の数のエレメントを転送できます。このモードでは、 SPISSR レジスタ内のデータがそのまま SS(N) 出力に現れます。

前述のように、スレーブ選択をアサートする前に SCK が安定している必要があります。したがって手動スレーブ選択モードを使用する際は、 SPI マスターを先に有効にして (SPICR ビット 7 = 1)、スレーブ選択をアサートする前に SCK をアイドルステートにしておく必要があります。

Master Transaction Inhibit (SPICR ビット 8) を使用すると、スレーブ選択を手動でアサートし、すべての FIFO データレジスタが初期化されるまで必要に応じてマスタートランザクションを禁止できます。これは最初のトランザクションの前、および完了が許可されたトランザクションの後に使用できます。

上述の規則に従った場合、スレーブ選択信号と転送されるエレメント数をユーザーが制御する点を除き、タイミングは自動スレーブ選択アサートモードの場合と同じです。完全なメモリ読み出しまたはページ読み出しを実行する際は、手動スレーブ選択モードの使用を推奨します。

SPI 転送の開始と終了

開始および終了周期の詳細は、選択した CPHA のフォーマットおよび SPI がマスターモードかスレーブモードかで異なります。ここからは、 SPI 転送の開始および終了周期について説明します。

転送開始周期

AXI Quad SPI コアの転送開始周期の定義は、 M68HC11 リファレンスマニュアルに準じます。詳細は、同マニュアルを参照してください。すべての SPI 転送はマスター SPI デバイスが開始および制御します。

スレーブとして、プロセッサは最初の SCK エッジまたは SS の立ち下がりエッジ (CPHA の設定による ) で転送開始と判断します。 CPHA = 0 の場合、 SS の立ち下がりエッジが転送開始を示します。 CPHA = 1 の場合、 SCK の最初のエッジが転送開始を示します。どちらの CPHA フォーマットの場合も、 SS(N) 信号をディアサートすると転送を中止でき、これによって SPI スレーブロジックとビットカウンターがリセットされます。このインプリメンテーションでは、ソフトウェアドライバーですべてのスレーブの選択を解除 (すなわち SS(N) を High に駆動) するとトランザクションを中止できます。ハードウェアはシングルまたはバースト転送の途中でスレーブを変更できますが、ソフトウェアでこれを防ぐように設計する必要があります。

スレーブモードでは、 SS 信号がアサートされた後の最初の AXI 立ち上がりクロックエッジで SPI DTR レジスタからデータが送信されます。データはレジスタまたは FIFO にあります。データが存在しない場合は、アンダーラン割り込みがアサートされます。

転送終了周期

AXI Quad SPI コアの転送終了周期の定義は、 M68HC11 リファレンスマニュアルに準じます。 SPI 転送が完了すると、SPIF フラグがセットされます。ただし、 SPI システムのコンフィギュレーションによっては転送完了の判定にいくつかの手順が必要になることもあります。

FIFO なしで構成した場合、 SPISR の Rx_Full ビット (1) がセットされていれば転送完了です。 SPI DRR レジスタにデータが存在する場合、 IPISR のビット 4 もアサートされます。 SPI DRR 内のデータは、 SPI DRR レジスタフル割り込みがアサートされるのと同じクロックエッジでサンプルされます。

SPI デバイスを FIFO なしで構成してマスターとして設定した場合は、次の手順を実行します。

• SPISR の Rx_Empty ビット (0) と Tx_Full ビット (3) がクリアされます。

• Tx_Empty ビット (2) と Rx_Full ビット (1) がセットされます。

• 最後の SCK サイクル終了後の最初の立ち上がり AXI クロックエッジで IPISR の DRR Full ビット (4) と Slave MODF ビット (1) がセットされます。

注記: CPHA = 0 の場合は SCK の遷移が最後の SCK サイクルの終了を示しますが、CPHA = 1 の場合は SCK の遷移は終了を示しません (図 3-3 および図 3-4 参照)。ただし内部マスタークロックによって提供される SCK エッジを利用してこれらのビットをセットおよびクリアできます。

このデザインにはカウンターがインプリメントされており、マスターおよびスレーブ SPI デバイスの SPISR と IPISR のビットを同時にセットできます。外部 SPI スレーブデバイスは、 SCK クロックと非同期な内部 AXI クロックを使用できます。このため、 SPISR と IPISR でステータスビットの状態が一致しないことがあります。したがって、外部 SPI スレーブデバイスが AXI クロックを使用しないシステムでは AXI Quad SPI コアを使用できません。

AXI Quad SPI コアで FIFO を有効にし、 SPI 8 ビット /16 ビット /32 ビット (パラメーター設定による ) エレメントの転送を連続して実行した場合、 SPISR ビットと IPISR ビットで最初と最後の SPI 転送の完了は示されますが、その中間の転送の完了は示されません。中間の転送の完了を知るには、受信 FIFO 占有レベルの値を監視する必要があります。送信 FIFO の占有レベルが半分になると発生するハーフエンプティ割り込みもあります (IPISR のビット 6)。

SPI デバイスをスレーブに設定した場合、マスターに関して説明したビットのセット /クリアは CPHA = 0 と CPHA = 1 のどちらの場合もマスターのビットのセット /クリアと一致します。 CPHA = 1 の場合 (すなわち最後のクロック周期の終了を知らせる SCK エッジがない場合)、AXI クロック周期カウンターが SPI スレーブデバイスに含まれていない限りスレーブは最後の SCK 周期の終了を知ることができません。

第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2]

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6]

• 『VVivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7]

コアのカスタマイズおよび生成

ここでは、ザイリンクスツールを使用し、 Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5] を参照してください。 IP インテグレーターは、デザインの検証または生成時に一部のコンフィギュレーション値を自動的に計算する場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザーデザインに合わせてカスタマイズできます。それには、 IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 6] を参照してください。

注記: この章の図には Vivado IDE のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。

第 4 章:デザインフローの手順

図 4-1 に、 Vivado 統合設計環境 (IDE) の AXI Quad SPI 設定画面を示します。

[AXI Interface Options]

• [Enable XIP Mode] – XIP (eXecute In Place) モードを有効にします。このチェックボックスをオンにすると AXI4 および AXI4-Lite インターフェイスが有効になります。 24 ビットと 32 ビットのアドレスモードは、ダウンストリーム SPI デバイスに合わせて選択します。

• [Enable Performance Mode] – AXI4 インターフェイスを有効にします。 AXI4 インターフェイスを使用すると、コアの送信/受信 FIFO アドレスでのバースト機能も有効になります。このチェックボックスをオフにした場合は AXI4-Lite インターフェイスが使用されます。

図 4‐1: Vivado IDE の AXI Quad SPI 設定画面

[SPI Options]

• [Mode] – スタンダード、デュアル、またはクワッドモードを選択します。使用する SPI スレーブデバイスおよびアプリケーションに応じて正しいモードを選択します。

• [Transaction Width] – 8、 16、または 32 ビットトランザクションを選択します。選択したビット数が SPI トランザクション幅となります。デュアル/クワッド SPI モードでは、トランザクション幅は 8 ビットに制限されます。XIP モードでは、スタンダード、デュアル、クワッドモードのいずれにおいてもトランザクション幅は 8 ビットに制限されます。

• [Frequency Ratio] – 2 ～ 2,048 の範囲の分周値を 2 のべき乗で指定します。 ext_spi_clk 信号の周波数をこの値で分周したものが SPI クロック周波数となります。レガシおよびエンハンストモードの場合、デュアル/クワッド SPI モードでは分周値は 2 に制限されます。 XIP モードでは、スタンダード、デュアル、クワッドモードのすべてで周波数比は 2 に制限されます。

• [No. of Slaves] – レガシまたはエンハンストモードで SPI スレーブデバイスの数を 1 ～ 32 の範囲で選択します。XIP モードでは、 SPI スレーブデバイスの数は 1 に制限されます。

• [Slave Device] – デュアル/クワッド SPI モードのスレーブデバイスの種類を次の中から選択します。

° [Mixed] – Winbond、 Micron、および Spansion メモリ仕様に共通のコマンドセット選択します。

° [Winbond] – Winbond 固有のメモリコマンドセットを選択します。

° [Micron] – Micron 固有のメモリコマンドセットを選択します。

° [Spansion] – Spansion 固有のメモリコマンドセットを選択します。

XIP 以外のスタンダード SPI モードでは [Slave Device] パラメーターは無視されます。 [Mode] で [Dual] または [Quad] を選択すると、 Vivado IDE に [Slave Device] オプションが表示されます。

その他のオプション

• [Enable Master Mode] – オンにするとマスター SPI モード、オフにするとスレーブ SPI モードが有効になります。このパラメーターはスタンダード SPI モードの場合のみ適用されます。デュアル/クワッド SPI モードでは、マスター SPI モードしかサポートされません。

• [Enable FIFO] – オンにすると送信/受信 FIFO がデザインに追加され、オフにすると FIFO が省略されます。このパラメーターはスタンダード SPI モードの場合のみ適用されます。デュアル/クワッド SPI モードでは、 FIFO が常にデザインに追加されます。

• [FIFO Depth] – FIFO の深さを 0、 16、または 256 ビートから選択します。スタンダード SPI モードの場合、このパラメーターは FIFO を追加した場合のみ適用されます。デュアル/クワッド SPI モードでは、 FIFO 深さは 16 または 256 ビートに制限されます。 FIFO 幅は 8 ビットで固定です。

• [Enable STARTUPE2 Primitive] – オンにすると STARTUP プリミティブがデザインに追加され、オフにすると省略されます。 7 シリーズ FPGA には STARTUPE2 プリミティブがあり、 UltraScale™ デバイスには STARTUPE3 プリミティブがあります。外部 SPI スレーブデバイスと SPI クロックを共有する場合に使用します。スレーブモードのデバイスでは、このプリミティブは常に無効です。

• [Enable Async Clock Mode] – このオプションは、コアをスタンドアロンモードで使用し、 AXI インターフェイスクロックと外部 SPI クロックの位相/極性および周波数が異なる場合のみオンにします。このオプションは IP インテグレーターでは無効です。このパラメーターは、コアに接続されたクロックに応じて自動的に伝搬します。AXI クロックと ext_spi_clk が互いに同期している場合、このパラメーターは 0 に設定されます。互いに非同期の場合は 1 に設定されます。

ユーザーパラメーター

表 4-1 に、 Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示可能です。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

表 4‐1: Vivado IDE のパラメーターとユーザーパラメーターの対応表

Vivado IDE のパラメーター /値ユーザーパラメーター /値デフォルト値

[Enable XIP Mode] C_XIP_MODE 0

[Enable Performance Mode] C_TYPE_OF_AXI4_INTERFACE 0

モード C_SPI_MODE 0

[Transaction Width] C_NUM_TRANSFER_BITS 8

[Frequency Ratio] C_SCK_RATIO 16

[Multiplying Factor] Multiples16 1

[No. of Slaves] C_NUM_SS_BITS 1

[Enable Master Mode] Master_mode 1

[Enable FIFO] FIFO_INCLUDED 1

[FIFO Depth] C_FIFO_DEPTH 16

[Enable STARTUP Primitive] C_USE_STARTUP 1

[Enable Async Clock Mode] Async_Clk 0

ID_WIDTH C_S_AXI4_ID_WIDTH 4

[SPI Flash Address Bits] C_SPI_MEM_ADDR_BITS 24

[Slave Device] C_SPI_MEMORY 1

注記:1. 未使用のスタートアップポート C_SHARED_STARTUP 0 を共有します。

2. IP 内部のスタートアップ C_USE_STARTUP_INT 0 を使用します。

コアへの制約

IP 固有の制約は、コア生成時に出力されます。

必須の制約

「IP への制約」で説明しているシステムレベルの制約を最上位の XDC ファイルに追加する必要があります。記載した数値は仮のもので、個々のデザインに応じて変更する必要があります。

STARTUP を有効にする場合: STARTUP プリミティブを有効にすると、 AXI-QSPI の動作周波数に影響します。このプリミティブには固有の遅延があり、全体的なインプリメンテーション/タイミングプロセスではこの遅延を考慮していません。

STARTUPE2 プリミティブは CCLK ピンの SCK の駆動に使用し、 STARTUPE3 プリミティブは SCK およびデータピンの駆動に使用します。

STARTUP プリミティブを使用すると、 SCK パスに追加される遅延によってクロックとデータの関係が変化します。この遅延はデバイスおよびスピードグレードにより異なり、 0.1ns ～ 7.5ns です。この値は、 FPGA のデータシートに記載されています。

ツールではこの遅延が計測されないため、計算では必ず最大遅延を考慮する必要があります。この遅延を CCLK_DELAY と呼ぶことにします。 K7-2 の場合、この値は 0.5ns ～ 6.7ns とすることができます。これがクロック周波数に対する最初の制約となります。動作周波数は Fmax1 = (1/CCLK_DELAY) MHz を超えることはできません。

SPI への書き込み動作

SCK 比が 2 の場合、書き込み動作は 2 ext_spi_clk クロックサイクル以内に完了するのが正常です。

つまり :

• SCK の立ち上がりエッジは ext_spi_clk の 2 つのアクティブエッジの間に現れる必要があります。

• SCK の立ち上がりエッジは、 SPI デバイスの Tsetup および Thold タイムの要件を満たした位置に現れる必要があります。

• Tsetup の解析には、 SCK の最小遅延 (すなわち STARTUP の最小遅延)、データパスの最大遅延、およびボード配線遅延を考慮に入れる必要があります。

• 同様に、 Thold の解析には、 SCK の最大遅延 (すなわち STARTUP の最大遅延)、データの最小遅延、およびボード配線遅延を考慮に入れる必要があります。

この SPI デバイスの要件も、 IP の動作周波数に対する制約となります。

これに基づき、 2 つの数値が得られます。 Tsu に違反する Fmax、および Th に違反する Fmax です。

Fmax2 = fn {STARTUP delay min, max datapath, board routing delay, Tsu}

Fmax3 = fn {STARTUP delay max, min datapath, board routing delay, Th}

この 2 つの値のうち、より制約の大きい方を考慮する必要があります。

読み出し動作

SCK 比が 2 の場合、読み出し動作は SCK の立ち下がりエッジで開始した SPI データが ext_spi_clk の 2 番目の立ち上がりエッジでキャプチャされるのが正常です。つまり 2 番目の立ち上がりエッジでキャプチャされる時点で安定したデータが存在している必要があります。

ワーストケースは次の場合です。

• SCK のライン上の遅延が最大 (すなわち STARTUP の最大遅延)

• SPI がデータを駆動する際の Tco が最大

Fmax4 = fn {STARTUP delay max, Tco-max, board routing}

したがって、 Fmax2、 Fmax3、および Fmax4 の中で最も制約の大きいものが実際の Fmax となります。

IP への制約

制約の追加方法を理解するには、 AXI Quad SPI フラッシュメモリのクロックおよびデータ周辺のロジック構造を理解しておく必要があります。

次に、ロジック構造の図を示します。

注記: 『コンフィギュレーション後に UltraScale FPGA から STARTUPE3 を使用してパラレル NOR フラッシュメモリにアクセスする方法』 (XAPP1282) [参照 22] を参照してください。

STARTUP プリミティブにより、 USRCCLKO と CCLK ピンの間に遅延が追加されます。この遅延はツールでは考慮されず、タイミング計算には含まれません。ツールでは、タイミングパスは USRCCLKO で終了します。

必要な制約を得るには、 STARTUP プリミティブの遅延を考慮する必要があります。タイミングパスは USRCCLKO で終わるため、 CCLK ピンに対するクロックを生成できません。

図 4‐2: ロジック構造

Fabric

CFG Logic

STARTUP

SPI Flash

USRCCLK0

DI[3:0]

DO[3:0]

D[03:00]

SCK クロックをエミュレートするには、 STARTUP プリミティブ遅延を考慮に入れて生成クロックを作成する必要があります。そのためには、 USRCCLKO ピンに対して生成クロックを作成するようにします。

これにより、 SCK を生成するフリップフロップの遅延、そのフリップフロップから USRCCLKO ピンまでの配線遅延、および STARTUP プリミティブの遅延を考慮に入れることができます。また、 SCK に対する遅延を抑えるためにフリップフロップから USRCCLKO までの遅延をなるべく小さくする必要があります。この制約は、set_max_delay によって与えることができます。

次に、データパスに対しては set_output_delay、 set_input_delay、および set_multicyle_path 制約を使用して制約を与えることができます。

1. STARTUPE3 (UltraScale) プリミティブを IP 内部に含める場合:

# You must provide all the delay numbers# CCLK delay is 0.1, 6.7 ns min/max for ultra-scale devices; refer Data sheet# Consider the max delay for worst case analysisset cclk_delay 6.7create_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_0/ext_spi_clk] -edges {3 5 7} -edge_shift [list $cclk_delay $cclk_delay $cclk_delay] [get_pins -hierarchical *USRCCLKO]

set_multicycle_path -setup -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] 2set_multicycle_path -hold -end -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] 1set_multicycle_path -setup -start -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck 2set_multicycle_path -hold -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck 1

2. STARTUPE3 (UltraScale+) プリミティブを IP 内部に含める場合: UltraScale+ デバイスでは、 Vivado による STARTUPE3 のタイミングが異なります。 STARTUPE3 のタイミングのために、いくつかの内部ピンがモデル化されており、これらを使用してプリミティブのタイミングを決定できます。次に、 UltraScale+ デバイスで使用可能な制約を示します。

set tdata_trace_delay_max 0.25set tdata_trace_delay_min 0.25set tclk_trace_delay_max 0.2set tclk_trace_delay_min 0.2create_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_0/ext_spi_clk] [get_pins -hierarchical */CCLK] -edges {3 5 7}set_input_delay -clock clk_sck -max [expr $tco_max + $tdata_trace_delay_max + $tclk_trace_delay_max] [get_pins -hierarchical *STARTUP*/DATA_IN[*]] -clock_fall;set_input_delay -clock clk_sck -min [expr $tco_min + $tdata_trace_delay_min + $tclk_trace_delay_min] [get_pins -hierarchical *STARTUP*/DATA_IN[*]] -clock_fall;set_multicycle_path 2 -setup -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]]set_multicycle_path 1 -hold -end -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]]set_output_delay -clock clk_sck -max [expr $tsu + $tdata_trace_delay_max - $tclk_trace_delay_min] [get_pins -hierarchical *STARTUP*/DATA_OUT[*]];set_output_delay -clock clk_sck -min [expr $tdata_trace_delay_min -$th - $tclk_trace_delay_max] [get_pins -hierarchical *STARTUP*/DATA_OUT[*]];set_multicycle_path 2 -setup -start -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sckset_multicycle_path 1 -hold -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck

3. STARTUPE2 を有効にする場合:

STARTUPE2 に関する制約を使用します。

# You must provide all the delay numbers# CCLK delay is 0.5, 6.7 ns min/max for K7-2; refer Data sheet# Consider the max delay for worst case analysis

set cclk_delay 6.7# Following are the SPI device parameters# Max Tcoset tco_max 7# Min Tcoset tco_min 1

# Setup time requirementset tsu 2

# Hold time requirementset th 3

# Following are the board/trace delay numbers# Assumption is that all Data lines are matchedset tdata_trace_delay_max 0.25set tdata_trace_delay_min 0.25set tclk_trace_delay_max 0.2set tclk_trace_delay_min 0.2

### End of user provided delay numbers

# this is to ensure min routing delay from SCK generation to STARTUP input# User should change this value based on the results# having more delay on this net reduces the Fmax

set_max_delay 1.5 -from [get_pins -hier *SCK_O_reg_reg/C] -to [get_pins -hier *USRCCLKO] -datapath_onlyset_min_delay 0.1 -from [get_pins -hier *SCK_O_reg_reg/C] -to [get_pins -hier *USRCCLKO]

# Following command creates a divide by 2 clock# It also takes into account the delay added by STARTUP block to route the CCLK

create_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_1/ext_spi_clk] [get_pins -hierarchical *USRCCLKO] -edges {3 5 7} -edge_shift [list $cclk_delay $cclk_delay $cclk_delay]

# Data is captured into FPGA on the second rising edge of ext_spi_clk after the SCK falling edge # Data is driven by the FPGA on every alternate rising_edge of ext_spi_clk

set_input_delay -clock clk_sck -max [expr $tco_max + $tdata_trace_delay_max + $tclk_trace_delay_max] [get_ports IO*_IO] -clock_fall;

set_input_delay -clock clk_sck -min [expr $tco_min + $tdata_trace_delay_min + $tclk_trace_delay_min] [get_ports IO*_IO] -clock_fall;

set_multicycle_path 2 -setup -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]]

set_multicycle_path 1 -hold -end -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]]

# Data is captured into SPI on the following rising edge of SCK# Data is driven by the IP on alternate rising_edge of the ext_spi_clk

set_output_delay -clock clk_sck -max [expr $tsu + $tdata_trace_delay_max - $tclk_trace_delay_min] [get_ports IO*_IO];set_output_delay -clock clk_sck -min [expr $tdata_trace_delay_min -$th - $tclk_trace_delay_max] [get_ports IO*_IO];

set_multicycle_path 2 -setup -start -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck set_multicycle_path 1 -hold -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck

STARTUP を無効にする場合:

# Following are the SPI device parameters# Max Tcoset tco_max 7# Min Tcoset tco_min 1

# Setup time requirementset tsu 2

# Hold time requirementset th 3

# Following are the board/trace delay numbers# Assumption is that all Data lines are matchedset tdata_trace_delay_max 0.25set tdata_trace_delay_min 0.25set tclk_trace_delay_max 0.2set tclk_trace_delay_min 0.2

### End of user provided delay numbers

create_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_1/ext_spi_clk] [get_ports <SCK_IO>] -edges {3 5 7}

# Data is captured into FPGA on the second rising edge of ext_spi_clk after the SCK falling edge # Data is driven by the FPGA on every alternate rising_edge of ext_spi_clk

set_input_delay -clock clk_sck -max [expr $tco_max + $tdata_trace_delay_max + $tclk_trace_delay_max] [get_ports IO*_IO] -clock_fall;

set_input_delay -clock clk_sck -min [expr $tco_min + $tdata_trace_delay_min + $tclk_trace_delay_min] [get_ports IO*_IO] -clock_fall;

set_multicycle_path 2 -setup -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] set_multicycle_path 1 -hold -end -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]]

# Data is captured into SPI on the following rising edge of SCK

# Data is driven by the IP on alternate rising_edge of the ext_spi_clk

set_output_delay -clock clk_sck -max [expr $tsu + $tdata_trace_delay_max - $tclk_trace_delay_min] [get_ports IO*_IO];set_output_delay -clock clk_sck -min [expr $tdata_trace_delay_min -$th - $tclk_trace_delay_max] [get_ports IO*_IO];

set_multicycle_path 2 -setup -start -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck set_multicycle_path 1 -hold -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck

デュアルクワッドモードの制約

デュアルクワッドモードでは、 STARTUPE3 プリミティブが有効になります。 2 つの SPI インターフェイスがあり、1 つは STARTUPE3 ブロックに接続され、もう 1 つは SPI1 (io0_1_、 io1_1_、 io2_1_、 io3_1_ および ss_1_* ポート ) に接続されます。

SPI_1 のポートには、 STARTUP を無効にした場合と同じ方法で制約を与えます。その他の制約は、 STARTUP3 を有効にした場合と同じで、 UltraScale デバイスファミリの場合と UltraScale+ デバイスファミリの場合で異なります。UltraScale デバイスでは、制約ファイルは次のようになります。

# You must provide all the delay numbers# CCLK delay is 0.5, 6.7 ns min/max for K7-2; refer Data sheet# Consider the max delay for worst case analysisset cclk_delay 6.7# Following are the SPI device parameters# Max Tcoset tco_max 7# Min Tcoset tco_min 1# Setup time requirementset tsu 2# Hold time requirementset th 3# Following are the board/trace delay numbers# Assumption is that all Data lines are matchedset tdata_trace_delay_max 0.25set tdata_trace_delay_min 0.25set tclk_trace_delay_max 0.2set tclk_trace_delay_min 0.2### End of user provided delay numberscreate_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_0/ext_spi_clk] -edges {3 5 7} -edge_shift [list $cclk_delay $cclk_delay $cclk_delay] [get_pins -hierarchical *startup*/*usrcclko]set_multicycle_path -setup -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] 2set_multicycle_path -hold -end -from clk_sck -to [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] 1set_multicycle_path -setup -start -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck 2set_multicycle_path -hold -from [get_clocks -of_objects [get_pins -hierarchical */ext_spi_clk]] -to clk_sck 1#create_generated_clock -name clk_sck -source [get_pins -hierarchical *axi_quad_spi_1/ext_spi_clk] [get_ports <SCK_IO>] -edges {3 5 7}# Data is captured into FPGA on the second rising edge of ext_spi_clk after the SCK falling edge# Data is driven by the FPGA on every alternate rising_edge of ext_spi_clk

set_input_delay -clock clk_sck -max [expr $tco_max + $tdata_trace_delay_max + $tclk_trace_delay_max] [get_ports IO*_1_IO] -clock_fall;set_input_delay -clock clk_sck -min [expr $tco_min + $tdata_trace_delay_min + $tclk_trace_delay_min] [get_ports IO*_1_IO] -clock_fall;# Data is captured into SPI on the following rising edge of SCK# Data is driven by the IP on alternate rising_edge of the ext_spi_clkset_output_delay -clock clk_sck -max [expr $tsu + $tdata_trace_delay_max - $tclk_trace_delay_min] [get_ports IO*_1_IO];set_output_delay -clock clk_sck -min [expr $tdata_trace_delay_min - $th - $tclk_trace_delay_max] [get_ports IO*_1_IO];

デバイス、パッケージ、スピードグレードの選択

このセクションは、この IP コアには適用されません。

クロック周波数

クロック管理

クロック配置

バンク設定

トランシーバーの配置

I/O 規格と配置

シミュレーション

Vivado Design Suite のシミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。

サンプルデザインのシミュレーション方法は、第 5 章の「サンプルデザインのシミュレーション」を参照してください。

重要: 7 シリーズ FPGA または Zynq-7000 デバイスをターゲットにしたコアでは、 UNIFAST ライブラリはサポートされません。ザイリンクスの IP は UNISIM ライブラリでのみテストと認定が行われています。

合成およびインプリメンテーション

合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 2] を参照してください。

サンプルデザインの合成およびインプリメンテーションに関する詳細は、「サンプルデザインのインプリメンテーション」を参照してください。

第 5章

サンプルデザインこの章では、 Vivado® Design Suite で提供されているサンプルデザインについて説明します。

概要

最上位モジュールは、このコアおよびサンプルデザインをハードウェアに実装するために必要なすべてのコンポーネントをインスタンシエートしています (図 5-1)。これには、クロックジェネレーター (MMCME2)、レジスタ設定モジュール、読み出しデータチェッカー、およびスレーブが含まれます。

図 5‐1:サンプルデザインのブロック図

RegisterConfiguration

ClockGenerator

Read Data Checker

Status

<Component_name>_exdes.vhdTOP MODULE

X13762

SPI Interface toSlave

第 5 章:サンプルデザイン

このサンプルデザインでは、 AXI Quad SPI コアをさまざまにコンフィギュレーションしてトランザクションを評価できます。各種モードにコンフィギュレーションして、 AXI Quad SPI からスレーブメモリに対する読み出しおよび書き込みトランザクションを確認できます。

• クロックジェネレーター : サンプルデザインに対するクロックは、 MMCME2 で生成します。これにより、サンプルデザインで使用する DUT (テスト対象デバイス) およびその他のモジュールに対する 200MHz クロックを生成します。サンプルデザインの DUT は MMCME2 がロックするまでリセット状態のままです。

• レジスタ設定モジュール: DUT およびその他のモジュールの内部レジスタは、 AXI Traffic Generator を使用して設定します (62 ページの「スタンダード SPI モードのトランザクション」参照)。レジスタの最初のコンフィギュレーションのデータシーケンスが AXI トランザクションとして AXI Quad SPI に送信された後、 AXI Quad SPI コアはこのデータに対する SPI トランザクションを生成し、接続されたスレーブメモリにに書き込みます。

• 読み出しデータチェッカー : AXI Traffic Generator は、 AXI Quad SPI コアに対してコマンドを生成して接続したスレーブメモリからデータを読み出すように要求し、書き込んだデータが正しく読み出されるかを確認します。

• スレーブ: 付属のメモリモデルは Winbond、 Micron、および Spansion 製フラッシュの動作を模しており、 AXI Quad SPI コアをマスターモードにした場合はこのメモリモデルをスレーブメモリとして使用します。

スレーブモードの場合、 AXI Quad SPI コアは内部でマスターとしてインスタンシエートされ、スレーブ動作を示します。

重要: STARTUPEn ブロックを有効にした場合、サンプルデザインはサポートされません。

サンプルデザインのインプリメンテーション

第 4 章「コアのカスタマイズおよび生成」で説明した手順を実行後、次の手順に従ってサンプルデザインを実装します。

1. [Hierarchy] ペインでコアを右クリックし、 [Open IP Example Design] をクリックします。

新規ウィンドウが開きます。サンプルデザインのデフォルトのディレクトリをそのまま使用するか、新しいディレクトリ名を指定します。

選択したディレクトリに新しいプロジェクトが作成され、新しい Vivado ウィンドウでプロジェクトが開きます。

2. Flow Navigator (左側のペイン) で [Run Implementation] をクリックし、指示に従います。

現在のプロジェクトディレクトリに、新規プロジェクト <component_name>_example が作成されます。 AXI Quad SPI のサンプルデザイン作成に必要なソースファイルは、すべてこのディレクトリとそのサブディレクトリにあります。

表 5-1 に、生成されるデザインファイルを示します。

表 5‐1:サンプルデザインのディレクトリ

名前説明

<component_name>_exdes.vhd サンプルデザインの最上位 HDL ファイル。

memory.vhd XIP モードで使用するメモリモデル。

memory_model.vhd その他のモードで使用するメモリモデル。

表 5-2 に、データ送信用に生成される COE ファイルを示します。

表 5-3 に、生成されるテストベンチファイルを示します。

表 5-4 に、生成される制約ファイルを示します。

このサンプルデザインは KC705 ボード上で検証されています。 exdes.xdc ファイルにはボード制約も記述していますが、デフォルトでコメントアウトしています。

重要: このボード上でテストをする際はピン制約のコメントをはずしてください。

表 5‐2: COE デザインディレクトリ

名前説明

qspi_addr_*.coe AXI Traffic Generator にアドレス情報を提供します。

qspi_data_*.coe AXI Traffic Generator にデータ情報を提供します。

qspi_ctrl_*.coe AXI Traffic Generator に制御情報を提供します。

qspi_mask_*.coe AXI Traffic Generator にマスク情報を提供します。

init_data_coe BMG に対する初期化データ。

注記:1. * には 1 ～ 3 の数字が入り、各ファイルがそれぞれの AXI Traffic Generator に対応します。

表 5‐3: Simulation ディレクトリ

名前説明

<component_name>_exdes_tb.vhd Exdes 用テストベンチ。

表 5‐4: Constraints ディレクトリ

名前説明

exdes.xdc サンプルデザインの最上位制約ファイルです。

KC705 ボード上でのサンプルデザインのテスト

KC705 ボード上でサンプルデザインをテストするには、次の手順を実行します。

1. Vivado 統合設計環境 (IDE) を使用してコアをスタンドアロンモードでコンフィギュレーションします。

2. サンプルデザインをインプリメントします。

3. インプリメンテーションを選択してビットストリームを生成し、ビットストリームオプションを生成します。

トランザクションのステータス (Done など) は F16 に表示されます。E18 および G19 ピンは AXI Traffic Generator コアのステータスを示します。これらピンの詳細は、 exdes_xdc.ttcl ファイルを参照してください。exdes_xdc.ttcl ファイルを使用する前に、 LOC 制約のコメントをはずすことが必要な場合もあります。詳細は、90 ページの「結果の確認」を参照してください。

スレーブ SPI として外部メモリを使用するため、このサンプルデザインはボード上ではサポートされません。 FPGA のメモリモデルを使用してビットストリームをテストできます。

重要: コアの動作を確認する場合、パラメーターの組み合わせは Vivado IDE のオプションで設定する必要があります。

ビルトインメモリモデルがターゲットスレーブとして使用されます。このメモリモデルとコアは事前定義済みのコマンド、アドレス、およびデータでコンフィギュレーションされます。サンプルデザインのシミュレーションを有効にした場合、モデルとコアの両方がデータを交換します。

レガシおよびパフォーマンスモードのサンプルデザインの動作

スタンダード SPI モードおよびデュアル/クワッド SPI モードの場合、コアとメモリモデルには事前定義済みのコマンドがあります。デザインで FIFO を有効にした場合、スタンダードページプログラムコマンド (0x02h) を使用してメモリモデルにデータを書き込みます。メモリモデルからの読み出しに使用するコマンドは、コアの SPI モードに応じて選択されます。

XIP モードのサンプルデザインの動作

XIP モードでは、コアは選択したモードに応じて内蔵のコマンドを使用します。メモリモデルには事前定義済みのデータがあり、トランザクションを開始するとこのデータがコアによって読み出されます。

サンプルデザインのシミュレーション

AXI Quad SPI コアに付属するサンプルデザインを使用すると、コアの動作を簡単にシミュレーションして観察できます。

シミュレーションの設定

ザイリンクスシミュレーションライブラリをシミュレータにマップする必要があります。ザイリンクスシミュレーションモデルの設定方法の詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。シミュレータを変更するには、画面左側の Flow Navigator で [Simulation Settings] をクリックします。 [Simulation] ページで [Target Simulator] の設定を変更します。

サンプルデザインでは、論理 (ビヘイビアー ) シミュレーションと合成後のシミュレーションが可能です。シミュレーション実行方法の詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 7] を参照してください。

シミュレーション結果

シミュレーションスクリプトは、まず AXI Quad SPI サンプルデザインおよび関連するシミュレーションファイルをコンパイルします。次にシミュレーションを実行し、テストにパスするかどうかを確認します。

テストにパスすると、次のメッセージが表示されます。

Test Completed Successfully

テストがハングすると、次のメッセージが表示されます。

Test Hanged

テストに失敗すると、次のメッセージが表示されます。

Test Failed.

プログラムシーケンスの例

マスターモードでの SPI トランザクションは、 SPI コアに接続されたスレーブデバイスによってサポートされるコマンドによって決まります。サポートされるコマンドおよびモード (スタンダード /デュアル/クワッド ) については、使用する SPI スレーブデバイスのデータシートを参照してください。ここでは、 SPI フラッシュに対する消去、書き込み、および読み出しコマンドシーケンスの手順について簡単に説明します。

注記: [1] フラッシュに対する書き込みトランザクション (消去/フラッシュに対するデータ書き込み/フラッシュのレジスタ書き込み) コマンドの前には、書き込みイネーブルコマンドを発行する必要があります。

注記: [2] 次に示すプログラミングシーケンスは、フラッシュのアドレスモードが 24 ビットモードで、 AXI QUAD SPI コアにスレーブが 1 つのみ接続されている場合のものです。

書き込みイネーブルコマンドのシーケンス

1. SPICR (60h) の Master Transaction Inhibit ビットをアサートしてマスタートランザクションを無効にし、 SPICR で受信 FIFO と送信 FIFO をリセットします。

例: SPICR に 0x1E6 を書き込む。

2. SPI DTR に 0x06 を書き込んで書き込みイネーブルコマンドを発行します。

3. SPISSR (70h) に 0x00 を書き込んでチップセレクトを発行します。

4. SPICR の Master Transaction Inhibit ビットをディアサートしてマスタートランザクションを有効にします。

5. SPISSR に 0x01 を書き込んでチップセレクトをディアサートします。

6. SPICR の Master Transaction Inhibit ビットをアサートしてマスタートランザクションを無効にします。

消去コマンドのシーケンス

1. SPICR で受信 FIFO と送信 FIFO をリセットします。

2. SPI DTR にセクター消去コマンド (1) を発行してフラッシュセクターアドレス以降のセクターを消去するか、バルク消去コマンド (1) を発行してフラッシュベースアドレス以降のフラッシュ全体を消去します。

例: SPI DTR に 0xD8 を書き込む。

3. SPISSR に 0x00 を書き込んでチップセレクトを発行します。

データ書き込みコマンドのシーケンス

2. SPI DTR にデータ書き込みコマンド (1) (2) を発行して、フラッシュセクターアドレス以降のセクターにデータを書き込みます。

3. フラッシュに書き込むデータを SPI DTR に格納します。最大データサイズは QSPI の FIFO サイズ設定により異なります。

4. SPISSR に 0x00 を書き込んでチップセレクトを発行します。

データ読み出しコマンドのシーケンス

2. SPI DTR にデータ読み出しコマンド (1) (2) を発行して、フラッシュセクターアドレス以降のセクターからデータを読み出します。

3. SPI DTR にダミーデータを格納して、フラッシュから必要なデータを読み出します。

4. SPISSR (70h) に 0x00 を書き込んでチップセレクトを発行します。

8. SPI DRR を読み出し、 SPI バスから受信した読み出しデータを取得します。

1. 発行するコマンドの詳細は、使用する SPI スレーブ (フラッシュ ) のデータシートを参照してください。

2. 書き込み/読み出しコマンドは、使用するモード (スタンダード、デュアル、クワッド ) により異なります。

第 6章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

概要

図 6-1 に、 AXI Quad SPI サンプルデザインのテストベンチを示します。最上位のテストベンチは 200MHz のクロックを生成し、サンプルデザインに対する最初のリセット信号を駆動します。

図 6‐1: AXI Quad SPI サンプルデザインのテストベンチ

top_tb

Clock and Reset Generation

<componentname>_exdes.vhd(top)

Test Status

clock_in

status

X13763

Slave Model

SPI Interfaceto Slave

第 6 章: テストベンチ

結果の確認

AXI Quad SPI サンプルデザインはスレーブデバイスに少量のデータを書き込みます。その後、リードバックを実行して書き込んだデータと読み出したデータを比較します。テストケースの結果に関する情報は、信号ステートを使用して伝達します。

• ステータス [1:0] でテストの結果 (成功、失敗、またはハング) を示します。

01 - テスト成功。書き込んだデータと読み出したデータが一致したことを示します。

10 - テスト失敗。書き込んだデータと読み出したデータが一致しなかったことを示します。

11 - テストハング。何らかの命令でコアがハングしたことを示します。

• ステータス [9:2] は、テスト停止位置の MIF インデックスを示します。

注記: テストが完了すると Done 信号が High になります。

付録 A

検証、準拠性、相互運用性表 A-1 に、 AXI Quad SPI コアの検証とバリデーションに使用したデバイスの製品番号を示します。

表 A‐1:検証とバリデーションに使用したデバイスの製品番号

デバイスバリデーション検証

Micron

N25Q256A33E なしあり

N25Q128A11B なしあり

N25Q128A13B ありあり

Spansion

S25FL512S なしあり

S70FL01GS ありあり

Winbond

W25Q80BL なしあり

W25Q80BV なしあり

W25Q80BW なしあり

W25Q80DL なしあり

W25Q80DV なしあり

W25Q80EW なしあり

W25Q80V なしあり

注記:1. Micron MT25Q デバイスとバリデーション済み N25Q デバイスの互換性については、『Technical Note: Micron N25Q to Micron

MT25Q Migration』 [参照 21] を参照してください。

付録 B

アップグレードこの付録には、 ISE® から Vivado® Design Suite へデザインを移行する際の情報、および最新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行

Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 8] を参照してください。

Vivado Design Suite でのアップグレード

マスター SPI モードを選択した場合、 SPISEL ポートは外部に現れません。マスターモードでは、このポートは内部で VCC に駆動されます。スレーブ SPI モードの場合はこのポートをほかの SPI マスターのスレーブ選択ポートに接続する必要があります。

デュアルクワッドモードのみで使用する I/O ポートがいくつか追加されています。詳細は、表 2-2 (特に 18 および 19 ページ) を参照してください。

付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

AXI Quad SPI コアを使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでサービスリクエストを作成してください。

資料

この製品ガイドは、 AXI Quad SPI コアに関する主要資料です。このガイド、並びに設計プロセスで使用する各製品の関連資料はすべて、ザイリンクスサポートウェブページ (https://japan.xilinx.com/support) またはザイリンクス Documentation Navigator から入手できます。

ザイリンクス Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の最新情報にアクセスできるよう作成および管理されています。

このコアのアンサーを下に示します。また、ザイリンクスサポートウェブページからも検索できます。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールに表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

AXI Quad SPI コアのマスターアンサーレコードは、ザイリンクスアンサー 54408 を参照してください。

付録 C:デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。ただし、次のいずれかに該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合。

ザイリンクステクニカルサポートへのお問い合わせは、ザイリンクスサポートウェブページを参照してください。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザーデザインに直接挿入します。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジック解析は次の IP ロジックデバッグコアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

いくつかの内部信号はデバッグ信号としてマークされています。これらは簡単にロジック解析に追加できます。

詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 9] を参照してください。

ハードウェアデバッグ

ハードウェアの問題は、リンク立ち上げ時の問題から、テスト後に生じる問題までさまざまです。ここでは、一般的な問題のデバッグ手順を説明します。 Vivado Design Suite のデバッグ機能は、ハードウェアデバッグに有益なリソースです。

1. SPI インターフェイスのハードウェアデバッグには、 Vivado ロジックアナライザーを使用します。

2. すべての SPI インターフィスポート (SS、 SCK、 IO0、 IO1、およびクワッドモードの場合は IO2、 IO3) にロジックアナライザーのポートを接続します。

3. AXI インターフェイスでトランザクションを生成し、スレーブ選択ラインがアサートされるかどうか、および SPI クロックが存在するかどうかを観察します。

4. コアからのデータがセットアップおよびホールドタイムの要件を十分に満たしているかどうかを観察します。

インターフェイスのデバッグ

AXI4‐Lite インターフェイス

デフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると出力 s_axi_rvalid がアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_areset がアクティブ Low のリセットであることを確認します。

• シミュレーションが実行されている場合はシミュレーション、または Vivado Design Suite のデバッガーのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。

• コアは AXI 読み出しトランザクションと AXI 書き込みトランザクションを同時に受信することはできません。

AXI4 インターフェイス

AXI Quad SPI コアは、エンハンストモードと XIP モードで AXI4 インターフェイスをサポートします。

• エンハンストモードでは、データ送信およびデータ受信 FIFO のアドレスに対して FIXED タイプの AXI4 トランザクションのみがサポートされます。それ以外の AXI4 トランザクションはサポートされておらず、コアの動作は保証されません。

• XIP モードではすべての AXI4 トランザクションがサポートされます。 32 ビット AXI4 トランザクションを使用することを推奨します。次に、デバッグに関する注意点を示します。

エンハンストモードのデバッグ

1. クロックが s_axi4_aclk ポートに接続されていることを確認します。

2. アクティブ Low の reset 信号が s_axi4_aresetn ポートに接続されていることを確認します。コアを確実に動作状態にするためにはリセットを非アクティブにする必要があります。

3. すべてのレジスタには、シングル AXI トランザクションを使用してワード境界でアクセスする必要があります。

4. DTR および DRR FIFO には、シングルトランザクションまたは FIXED タイプのバーストトランザクションでアクセスできます。

5. AXI4 トランザクションは bus2ip_* 信号のトランザクションで変換されます。

6. SPI トランザクションを開始するには、 DTR FIFO にデータビートが格納されている必要があります。 SPI トランザクションは SPICR レジスタを設定した場合のみ有効になります。スレーブレジスタを更新して特定のスレーブを選択する必要があります。 SPI トランザクションは SPI インターフェイス (スレーブ選択、 SPI クロック、 IO0、 IO1 など) で観察できます。

7. スレーブ選択ラインはすべての SPI トランザクションでアサートする必要があります。

XIP モードのデバッグ

1. すべてのクロックおよびリセット信号が AXI インターフェイスに正しく接続されていることを確認します。

2. このモードでは、コアは FIXED、 WRAP、および INCR を含むすべての AXI4 トランザクションをサポートします。 32 ビット AXI トランザクションを使用することを推奨します。 XIP モードでは、コアは読み出し専用モードで動作します。

3. ダウンストリームデバイスがサポートするアドレスビット数に応じて、 Vivado 統合設計環境 (IDE) で 24 ビットまたは 32 ビットアドレスモードを選択します。この設定に基づき、コアは AXI4 アドレストランザクションを 24 ビットまたは 32 ビットと見なします。

4. 選択した SPI モードに基づき、コアは適切な SPI 読み出しコマンドを選択し、ダミーサイクルを追加した後、メモリから正しいデータビットを受信します。

5. SPI トランザクションはスレーブ選択ラインがアサートされている SPI インターフェイスで観察されます。 SPI クロックはコアによって生成されます。

6. データを取得すると、コアは内部 FIFO 経由でデータを AXI4 読み出しチャネルに供給します。

付録 D

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)

2. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896: 英語版、日本語版)

3. 『Vivado Design Suite: AXI リファレンスガイド』 (UG1037: 英語版、日本語版)

4. 『AMBA AXI4-Stream Protocol Specification』 (Arm IHI 0051A)

5. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910: 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900: 英語版、日本語版)

8. 『ISE から Vivado Design Suite への移行ガイド』 (UG911: 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908: 英語版、日本語版)

10. 『Motorola M68HC11-Rev. 4.0 Reference Manual』

11. 『Motorola MPC8260 PowerQUICC II Users Manual 4/1999 Rev. 0』

12. 『AXI4-Lite IPIF LogiCORE IP 製品ガイド』 (PG155)

13. 『AXI Interconnect LogiCORE IP 製品ガイド』 (PG059)

14. Winbond メモリデータシート (W25Q64BV)

15. Micron メモリデータシート (N25Q256-3v)

16. 『7 シリーズ FPGA データシート : 概要』 (DS180: 英語版、日本語版)

17. 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470: 英語版、日本語版)

18. 『Vivado IP インテグレーターで AXI Quad SPI を XIP (eXecute-in-Place) モードに設定して使用』 (XAPP1176: 英語版、日本語版)

19. 『スループット性能の測定』 (XAPP797: 英語版、日本語版)

20. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904: 英語版、日本語版)

付録 D: その他のリソースおよび法的通知

21. 『Technical Note: Micron N25Q to Micron MT25Q Migration』 (TN-25-01)

22. 『コンフィギュレーション後に UltraScale FPGA から STARTUPE3 を使用してパラレル NOR フラッシュメモリにアクセスする方法』 (XAPP1282: 英語版、日本語版)

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2019 年 7 月 8 日 3.2 表 3-3 を更新。

2018 年 4 月 4 日 3.2 • 「デュアルクワッドモードの制約」を追加。

• 各種デバイスでサポートされるコマンドを更新。

• [FIFO Depth] の値を更新。

• 1 バイトコマンドモードのみのサポートに関する注記を追加。

2017 年 4 月 5 日 3.2 • UltraScale+ デバイスの XDC を更新。

2016 年 10 月 05 日 3.2 • 「IP の概要」の表の注記 2 で SDK のディレクトリを更新。

• 「レジスタ空間」の冒頭に AXI4-Lite 書き込みアドレスレジスタに関する注記を追加。

• を追加。

• 第 1 章「概要」に「デュアルクワッド SPI モード」を追加。

• 表 2-2 に、デュアルクワッドモードにのみ関係する I/O 信号を追加。

• 第 3 章「コアを使用するデザイン」に「デュアルクワッドモードの使用」を追加。

2016 年 4 月 6 日 3.2 • 第 5 章に「プログラムシーケンスの例」を追加。

• 第 4 章の set_max_delay コマンドを更新。

2015 年 11 月 18 日 3.2 UltraScale+ ファミリのサポートを追加。

2015 年 9 月 30 日 3.2 • Performance and Resource Utilization (ウェブページ) へのリンクを追加。

• UltraScale™ デバイスで使用する新しい STARTUPE3 プリミティブに関する情報を追加。

• 表 2-1 に EXT_spi_clk の列を追加。

• 表 2-4 の ss_i [(No. of Slaves – 1):0] の説明を変更。

• 表 2-7 のマスター制御レジスタの説明に注記を追加。

• 表 4-1 に 2 つの注記を追加。

• Numonyx の表記をすべて Micron に置き換え。

• Intel フラッシュに関する記載をすべて削除 (S3A を最後に S33 クワッド SPI フラッシュファミリの生産を終了したため)。

• ST MicroElectronics に関する記載をすべて削除 (Micron による置き換えのため)。

• Atmel に関する記載を削除。

• 図 3-2 を訂正。

2014 年 11 月 19 日 3.2 UltraScale のリソースの数値を追加。

2014 年 10 月 1 日 3.2 • リビジョン変更に伴う文書更新のみ。

• 文書全体で E3 に関する記載を削除。

• 表 1-1 「コアの動作モードとデザインパラメーターの値」の注記 2 を更新。

• 表 2-2 「Kintex®-7 FPGA のリソース使用状況」を更新。

• 表 2-3 「I/O 信号」の STARTUP 信号を更新。

• SPI 制御レジスタのビット [8] を更新。

• SPI ステータスレジスタのビット [2] の説明を更新。

• SPI データ受信レジスタの説明を更新。

• IP 割り込みステータスレジスタのビット [2] の説明を更新。

• 表 3-1 および表 3-2 のオペコード 20 を削除。

• 「XIP モードのコマンド」に表 3-3 「AXI Quad SPI コアでサポートされるコマンド」を追加。

• 「コアを使用するデザイン」の章に「AXI Quad SPI でサポートされるデバイス」のセクションを追加。

• 「デザインフローの手順」の章にユーザーパラメーターの表を追加。

• 「必須の制約」に説明を追加。

• 図 5-1 「サンプルデザインのブロック図」を更新。

• 図 6-1 「AXI Quad SPI サンプルデザインのテストベンチ」を更新。

2014 年 4 月 2 日 3.2 • Spansion フラッシュのサポートを追加 (ベータバージョン)。

• STARTUP 信号をほかの IP コアで使用できるようにした STARTUP インターフェイスを追加。

2013 年 12 月 18 日 3.1 UltraScale アーキテクチャのサポートを追加。

2013 年 10 月 2 日 3.1 • コア v3.1 用に内容を更新。文書のバージョン番号とコアのバージョン番号を統一。

• XIP モードで Micron メモリの 32 ビットアドレスサポートを追加。

• コアのサンプルデザイン、およびテストベンチに関する情報を追加。

• シミュレーション、合成、インプリメンテーション、および Vivado IP インテグレーターのサポートに関する情報を追加。

• ハードウェアデバッグとインターフェイスデバッグに関する情報を追加。

2013 年 3 月 20 日 1.0 製品ガイドのフォーマットでの初版 (従来の DS843 を置き換え)。

• 「コアの動作モードとデザインパラメーターの値」の表を第 1 章に移動。

• 変更された I/O 信号の幅を改訂。

• 第 3 章の「リセット」を改訂。

• 第 3 章の「XIP モード」に 24 ビットアドレス指定の制限に関する注記を追加。

• 第 4 章に IDE の画面に関する説明を追加し、「デザインパラメーター」 (旧情報) を削除。

日付バージョン内容

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補

助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

リケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの

製品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザ

イリンクスの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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